JPH0583122A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH0583122A JPH0583122A JP3241130A JP24113091A JPH0583122A JP H0583122 A JPH0583122 A JP H0583122A JP 3241130 A JP3241130 A JP 3241130A JP 24113091 A JP24113091 A JP 24113091A JP H0583122 A JPH0583122 A JP H0583122A
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- Japan
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- input
- transistor
- pulse
- input end
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Abstract
(57)【要約】
【目的】 使用電圧の異なる回路間における高速動作を
可能とする。 【構成】 出力回路を高電位側より２段のＰ型ＦＥＴと
２段のＮ型ＦＥＴを直列接続し、この中点を出力端とす
ると共に、１つのＰ型ＦＥＴと１つのＮ型ＦＥＴの入力
端を接続して第１入力端とし、他のＰ型ＦＥＴと他のＮ
型ＦＥＴの入力端を接続して第２入力端として構成す
る。第１入力端に第１パルスのダウンエッジ入力が加わ
ると、これに同期して第２入力端に所定幅の第２パルス
のダウンエッジ入力を加えるようにする。
可能とする。 【構成】 出力回路を高電位側より２段のＰ型ＦＥＴと
２段のＮ型ＦＥＴを直列接続し、この中点を出力端とす
ると共に、１つのＰ型ＦＥＴと１つのＮ型ＦＥＴの入力
端を接続して第１入力端とし、他のＰ型ＦＥＴと他のＮ
型ＦＥＴの入力端を接続して第２入力端として構成す
る。第１入力端に第１パルスのダウンエッジ入力が加わ
ると、これに同期して第２入力端に所定幅の第２パルス
のダウンエッジ入力を加えるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、使用電圧が低い回路と
接続するＣＭＯＳ論理回路に関する。
接続するＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ（相補型金属酸化膜半導体）は
消費電力が少なく、スピードが速く、集積化が高くでき
るので、超ＬＳＩ素子として急成長しているデバイスで
ある。この電源としては、従来５Ｖが広く採用されてい
るが、最近低電圧動作を行う装置が広く使用される機運
にあり、その際、従来電源電圧（５Ｖ）を低電圧（３
Ｖ）動作を行う素子間のインタフェースが問題となる。
特にＣＭＯＳ素子においては、低電圧作動素子側の素子
破壊を起こすことになるので重要な問題となる。
消費電力が少なく、スピードが速く、集積化が高くでき
るので、超ＬＳＩ素子として急成長しているデバイスで
ある。この電源としては、従来５Ｖが広く採用されてい
るが、最近低電圧動作を行う装置が広く使用される機運
にあり、その際、従来電源電圧（５Ｖ）を低電圧（３
Ｖ）動作を行う素子間のインタフェースが問題となる。
特にＣＭＯＳ素子においては、低電圧作動素子側の素子
破壊を起こすことになるので重要な問題となる。
【０００３】図５は使用電圧差によりショート電流が発
生する説明図である。ＤＶ側出力トランジスタ（Tr）
がON状態（出力はHigh level）の時、ＲＶ側の入力寄生
ダイオード（Ｄ１）を順方向にバイアスし、ショート電
流を流す。この時の電流は数10ｍＡの値となりＲＶ側入
力回路を破壊してしまう恐れがある。
生する説明図である。ＤＶ側出力トランジスタ（Tr）
がON状態（出力はHigh level）の時、ＲＶ側の入力寄生
ダイオード（Ｄ１）を順方向にバイアスし、ショート電
流を流す。この時の電流は数10ｍＡの値となりＲＶ側入
力回路を破壊してしまう恐れがある。
【０００４】図６はこの電圧差によるショート電流を防
止する回路で、通常ＤＶ側をオープンドレイン型の出力
とし、かつプルアップ抵抗RpをＲＶ側電源（Vcc2）に接
続することで破壊を防止する。
止する回路で、通常ＤＶ側をオープンドレイン型の出力
とし、かつプルアップ抵抗RpをＲＶ側電源（Vcc2）に接
続することで破壊を防止する。
【０００５】
【発明が解決しようとする課題】しかし、このオープン
ドレイン型は、そのプルアップ抵抗Rpが、ＤＶ側の駆動
能力に依存するが数百オーム〜数キロオーム程度あるの
が一般的なので、このRpと負荷容量の積で表わされる時
定数が大きい。このためVcc2電圧に立ち上がるまでの遅
れが大きく、高速動作ができない。
ドレイン型は、そのプルアップ抵抗Rpが、ＤＶ側の駆動
能力に依存するが数百オーム〜数キロオーム程度あるの
が一般的なので、このRpと負荷容量の積で表わされる時
定数が大きい。このためVcc2電圧に立ち上がるまでの遅
れが大きく、高速動作ができない。
【０００６】本発明は上述の問題点に鑑みてなされたも
ので、使用電圧の異なる回路間において、高速動作を可
能とするＣＭＯＳ論理回路を提供することを目的とす
る。
ので、使用電圧の異なる回路間において、高速動作を可
能とするＣＭＯＳ論理回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、出力回路を高電位側より２段のＰ型ＦＥＴと２段の
Ｎ型ＦＥＴを直列接続し、このＰ型ＦＥＴとこのＮ型Ｆ
ＥＴとの接続部を出力端とするとともに、前記Ｐ型ＦＥ
Ｔの一方の入力端と前記Ｎ型ＦＥＴの一方の入力端を接
続して第１入力端とし、前記Ｐ型ＦＥＴの他方の入力端
と前記Ｎ型ＦＥＴの他方の入力端を接続して第２入力端
として構成し、前記第１入力端に第１パルスのダウンエ
ッジ入力が加わるとこれに同期して前記第２入力端に前
記第１パルスの幅より小さな所定パルス幅を有する第２
パルスのダウンエッジ入力が加わるようにする。
め、出力回路を高電位側より２段のＰ型ＦＥＴと２段の
Ｎ型ＦＥＴを直列接続し、このＰ型ＦＥＴとこのＮ型Ｆ
ＥＴとの接続部を出力端とするとともに、前記Ｐ型ＦＥ
Ｔの一方の入力端と前記Ｎ型ＦＥＴの一方の入力端を接
続して第１入力端とし、前記Ｐ型ＦＥＴの他方の入力端
と前記Ｎ型ＦＥＴの他方の入力端を接続して第２入力端
として構成し、前記第１入力端に第１パルスのダウンエ
ッジ入力が加わるとこれに同期して前記第２入力端に前
記第１パルスの幅より小さな所定パルス幅を有する第２
パルスのダウンエッジ入力が加わるようにする。
【０００８】
【作用】第１入力端に第１パルスのダウンエッジ入力が
加わると、出力回路は通常のトーテムポール型と同様な
切り替わりをするが、これと同期して第２入力端に所定
パルス幅を有する第２パルスのダウンエッジ入力が加わ
り、所定パルス幅のアップエッジにより出力端はハイイ
ンピーダンス状態になる。
加わると、出力回路は通常のトーテムポール型と同様な
切り替わりをするが、これと同期して第２入力端に所定
パルス幅を有する第２パルスのダウンエッジ入力が加わ
り、所定パルス幅のアップエッジにより出力端はハイイ
ンピーダンス状態になる。
【０００９】図４はこの切換えの過渡期の状態を表わす
図で、実線が本発明の切換えを表わし、破線が従来のオ
ープンドレイン型の切換え応答を示す。切換えの遅延時
間はＲＶ側のスレッショルド電圧を横切る時で決まる。
ＲＶ側でVcc2＝３Ｖとするとこのスレッショルド電圧は
普通約１．５Ｖである。このスレッショルド電圧以上の
点でハイインピーダンス状態に変化すれば遅延は少くな
る。なお、ＲＶ側入力でレベル確定の為のプルアップ抵
抗を介してVcc2に接続しているものとする。これによ
り、本発明では迅速にＶcc２に切換わることができる。
図で、実線が本発明の切換えを表わし、破線が従来のオ
ープンドレイン型の切換え応答を示す。切換えの遅延時
間はＲＶ側のスレッショルド電圧を横切る時で決まる。
ＲＶ側でVcc2＝３Ｖとするとこのスレッショルド電圧は
普通約１．５Ｖである。このスレッショルド電圧以上の
点でハイインピーダンス状態に変化すれば遅延は少くな
る。なお、ＲＶ側入力でレベル確定の為のプルアップ抵
抗を介してVcc2に接続しているものとする。これによ
り、本発明では迅速にＶcc２に切換わることができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の実施例の回路構成を示し、トーテ
ムポールを構成するトランジスタ〜が本実施例の出
力回路を構成し、トランジスタ，、抵抗ｒ、ＮＡＮ
ＤゲートＧ１は、トランジスタ，を制御してＯＵＴ
をハイインピーダンス状態にするパルスを発生する回路
である。インバータＧ２はトランジスタ，を制御す
る。ＲＶ側は入力でレベル確定の為のプルアップ抵抗Rp
を介してVcc2＝３Ｖに接続している。なお、ＮＡＮＤゲ
ートＧ１とインバータＧ２はＣＭＯＳ論理回路で、両者
のDelay は同じとする。またトランジスタ，，は
Ｐ型ＦＥＴ（電界効果トランジスタ）、，，はＮ
型ＦＥＴでありVcc1＝５Ｖである。
する。図１は本発明の実施例の回路構成を示し、トーテ
ムポールを構成するトランジスタ〜が本実施例の出
力回路を構成し、トランジスタ，、抵抗ｒ、ＮＡＮ
ＤゲートＧ１は、トランジスタ，を制御してＯＵＴ
をハイインピーダンス状態にするパルスを発生する回路
である。インバータＧ２はトランジスタ，を制御す
る。ＲＶ側は入力でレベル確定の為のプルアップ抵抗Rp
を介してVcc2＝３Ｖに接続している。なお、ＮＡＮＤゲ
ートＧ１とインバータＧ２はＣＭＯＳ論理回路で、両者
のDelay は同じとする。またトランジスタ，，は
Ｐ型ＦＥＴ（電界効果トランジスタ）、，，はＮ
型ＦＥＴでありVcc1＝５Ｖである。
【００１１】次に動作について説明する。図２は本実施
例のタイミングチャートである。Ｉの領域では次の動作
をする。 １）トランジスタがON、トランジスタがOFF の状態
となるため、図１のＡ点ではHigh levelが出力される。 ２）Ｇ１でＩＮとＡ点出力のＮＡＮＤがとられ、Ｂ点に
はHigh levelが出力される。 ３）Ｇ２は反転出力のため、Ｃ点にはHigh levelが出力
される。 ４）トランジスタはＣ点がHigh levelのためOFF 、ト
ランジスタはON状態となる。その時、トランジスタ
はＢ点がHigh levelのためOFF 、トランジスタはON状
態となり、ＯＵＴにはLow level を出力する。
例のタイミングチャートである。Ｉの領域では次の動作
をする。 １）トランジスタがON、トランジスタがOFF の状態
となるため、図１のＡ点ではHigh levelが出力される。 ２）Ｇ１でＩＮとＡ点出力のＮＡＮＤがとられ、Ｂ点に
はHigh levelが出力される。 ３）Ｇ２は反転出力のため、Ｃ点にはHigh levelが出力
される。 ４）トランジスタはＣ点がHigh levelのためOFF 、ト
ランジスタはON状態となる。その時、トランジスタ
はＢ点がHigh levelのためOFF 、トランジスタはON状
態となり、ＯＵＴにはLow level を出力する。
【００１２】ＩＩの領域では次の動作をする。 １）トランジスタがOFF 、トランジスタがON状態と
なる。その時のＡ点はHighよりLow に切り替わるが、ト
ランジスタのON抵抗が直列抵抗ｒによって大きくな
り、ｒ×Ｃ（Ｃは負荷容量で、トランジスタとＧ１の
入力迄の配線容量とＧ１の入力容量を加えたもの）の時
定数によってゆっくりと下降してゆき、最終的にLow le
vel となる。 ２）Ｂ点は、Ａ点の立ち下がりがゆるやかなため、Ｇ１
のスレッショルド電圧（Vth ）を横切るまでLow level
を出力するがVth を過ぎるとHigh levelを出力する。
なる。その時のＡ点はHighよりLow に切り替わるが、ト
ランジスタのON抵抗が直列抵抗ｒによって大きくな
り、ｒ×Ｃ（Ｃは負荷容量で、トランジスタとＧ１の
入力迄の配線容量とＧ１の入力容量を加えたもの）の時
定数によってゆっくりと下降してゆき、最終的にLow le
vel となる。 ２）Ｂ点は、Ａ点の立ち下がりがゆるやかなため、Ｇ１
のスレッショルド電圧（Vth ）を横切るまでLow level
を出力するがVth を過ぎるとHigh levelを出力する。
【００１３】３）Ｃ点はLow level を出力する。 ４）トランジスタはON、トランジスタはOFF 、トラ
ンジスタはＢ点の短いLow level パルスによりその間
だけONし、トランジスタはその間だけOFF する。その
後Ｂ点がまたHigh levelに戻るため、トランジスタは
ON→OFF 、トランジスタはOFF →ONに移行する。その
時のＯＵＴはハイインピーダンス状態となる。この短い
パルスの時間はｒ×Ｃの時定数で決まり、その値をＯＵ
ＴがＬ→Ｈへ移行する立ち上がり時間と同等かそれ以上
になるようコントロールする。
ンジスタはＢ点の短いLow level パルスによりその間
だけONし、トランジスタはその間だけOFF する。その
後Ｂ点がまたHigh levelに戻るため、トランジスタは
ON→OFF 、トランジスタはOFF →ONに移行する。その
時のＯＵＴはハイインピーダンス状態となる。この短い
パルスの時間はｒ×Ｃの時定数で決まり、その値をＯＵ
ＴがＬ→Ｈへ移行する立ち上がり時間と同等かそれ以上
になるようコントロールする。
【００１４】図３はＢ点波形の短いパルスとＯＵＴの立
ち上がりを示す図である。Ｂ点波形の短いパルスは破線
で示す形状であり、ＯＵＴがLow よりHighに立ち上がる
状態は実線で示すようになる。矢印の示す点で破線と実
線が交わり、トランジスタ，がOFF し、ＯＵＴがハ
イインピーダンス状態になる。ハイインピーダンス状態
になった後は、プルアップ抵抗RpとＤＶ〜ＲＶ間の負荷
容量の積となる時定数でVcc2に向って上昇してゆく。な
お、＊印の間は、通常のトーテムポールと同じ動作をす
る。
ち上がりを示す図である。Ｂ点波形の短いパルスは破線
で示す形状であり、ＯＵＴがLow よりHighに立ち上がる
状態は実線で示すようになる。矢印の示す点で破線と実
線が交わり、トランジスタ，がOFF し、ＯＵＴがハ
イインピーダンス状態になる。ハイインピーダンス状態
になった後は、プルアップ抵抗RpとＤＶ〜ＲＶ間の負荷
容量の積となる時定数でVcc2に向って上昇してゆく。な
お、＊印の間は、通常のトーテムポールと同じ動作をす
る。
【００１５】ｒ×Ｃの時定数と立ち上がり時間を同等以
上にコントロールするのは次の理由による。ｒ×Ｃが立
ち上がり時間よりも大きいと、ＯＵＴのHigh電圧レベル
がVcc1＝５Ｖになる。これでは、過渡的に図５に示した
場合と変らないものとなり、ショート電流が流れる。そ
のため、３Ｖ程度までの立ち上り時間とｒ×Ｃを同等以
上にコントロールすることでショート電流が流れなくな
る。
上にコントロールするのは次の理由による。ｒ×Ｃが立
ち上がり時間よりも大きいと、ＯＵＴのHigh電圧レベル
がVcc1＝５Ｖになる。これでは、過渡的に図５に示した
場合と変らないものとなり、ショート電流が流れる。そ
のため、３Ｖ程度までの立ち上り時間とｒ×Ｃを同等以
上にコントロールすることでショート電流が流れなくな
る。
【００１６】なお、通常のトーテムポールとは、図１に
おいてトランジスタ，がなく、トランジスタと
からなる場合であり、Ｃ点の波形がＨ→Ｌに変化する
と、トランジスタがONからOFF に、トランジスタが
OFF からONに変化し、ＯＵＴの状態をＬ→Ｈへ変化させ
る動作をする。
おいてトランジスタ，がなく、トランジスタと
からなる場合であり、Ｃ点の波形がＨ→Ｌに変化する
と、トランジスタがONからOFF に、トランジスタが
OFF からONに変化し、ＯＵＴの状態をＬ→Ｈへ変化させ
る動作をする。
【００１７】ＩＩＩの領域では次の動作をする。 １）トランジスタがON、トランジスタがOFF のた
め、Ａ点はHigh levelを出力する。このとき、Ｌ→Ｈへ
の変化はトランジスタのON抵抗のみで切り替わるた
め、スムースにHigh levelとなる。 ２）Ｂ点はHigh level、Ｃ点もHigh levelを出力する。 ３）トランジスタはOFF 、トランジスタはON、トラ
ンジスタはOFF 、トランジスタはONとなることで、
ＯＵＴはハイインピーダンスからLow level へと変化す
る。
め、Ａ点はHigh levelを出力する。このとき、Ｌ→Ｈへ
の変化はトランジスタのON抵抗のみで切り替わるた
め、スムースにHigh levelとなる。 ２）Ｂ点はHigh level、Ｃ点もHigh levelを出力する。 ３）トランジスタはOFF 、トランジスタはON、トラ
ンジスタはOFF 、トランジスタはONとなることで、
ＯＵＴはハイインピーダンスからLow level へと変化す
る。
【００１８】図４は既に説明したように、本発明の場合
と、オープンドレイン型の立ち上りを比較して示してい
る。 オープンドレン型応答：Rp×（負荷容量） 本発明の応答 ：ｒｏｎ×（負荷容量） ｒｏｎは出力トランジスタのON抵抗を表わす。ここで ｒｏｎ：数十オーム（50オーム以下が一般的） Rp：数百オーム〜数キロオーム つまりRp≫ｒｏｎ このため本発明の方がDelay が小さい。
と、オープンドレイン型の立ち上りを比較して示してい
る。 オープンドレン型応答：Rp×（負荷容量） 本発明の応答 ：ｒｏｎ×（負荷容量） ｒｏｎは出力トランジスタのON抵抗を表わす。ここで ｒｏｎ：数十オーム（50オーム以下が一般的） Rp：数百オーム〜数キロオーム つまりRp≫ｒｏｎ このため本発明の方がDelay が小さい。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
は、高電圧動作のＤＶ回路がLow level からHigh level
に変化するとき、出力のHigh電圧を変化する過渡期の途
中でハイインピーダンス状態とし、その時の電圧をスレ
ッショルド電圧以上で低電圧動作のＲＶ回路電圧以下に
することにより、Delay を少くしてＲＶ回路の定格電圧
以内に納めることができる。
は、高電圧動作のＤＶ回路がLow level からHigh level
に変化するとき、出力のHigh電圧を変化する過渡期の途
中でハイインピーダンス状態とし、その時の電圧をスレ
ッショルド電圧以上で低電圧動作のＲＶ回路電圧以下に
することにより、Delay を少くしてＲＶ回路の定格電圧
以内に納めることができる。
【図１】本発明の実施例の回路図である。
【図２】本実施例のタイミングチャートである。
【図３】本実施例のＯＵＴ電圧変遷図である。
【図４】本発明の動作説明図である。
【図５】回路使用電圧の差異により発生するショート電
流を説明する図である。
流を説明する図である。
【図６】従来のオープンドレイン型の電圧差対策回路を
示す図である。
示す図である。
Claims (1)
- 【請求項１】 出力回路を高電位側より２段のＰ型ＦＥ
Ｔと２段のＮ型ＦＥＴを直列接続し、このＰ型ＦＥＴと
このＮ型ＦＥＴとの接続部を出力端とするとともに、前
記Ｐ型ＦＥＴの一方の入力端と前記Ｎ型ＦＥＴの一方の
入力端を接続して第１入力端とし、前記Ｐ型ＦＥＴの他
方の入力端と前記Ｎ型ＦＥＴの他方の入力端を接続して
第２入力端として構成し、前記第１入力端に第１パルス
のダウンエッジ入力が加わるとこれに同期して前記第２
入力端に前記第１パルスの幅より小さな所定パルス幅を
有する第２パルスのダウンエッジ入力が加わるようにし
たことを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241130A JPH0583122A (ja) | 1991-09-20 | 1991-09-20 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241130A JPH0583122A (ja) | 1991-09-20 | 1991-09-20 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583122A true JPH0583122A (ja) | 1993-04-02 |
Family
ID=17069731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241130A Withdrawn JPH0583122A (ja) | 1991-09-20 | 1991-09-20 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583122A (ja) |
-
1991
- 1991-09-20 JP JP3241130A patent/JPH0583122A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |