JPH0582609A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0582609A JPH0582609A JP3238410A JP23841091A JPH0582609A JP H0582609 A JPH0582609 A JP H0582609A JP 3238410 A JP3238410 A JP 3238410A JP 23841091 A JP23841091 A JP 23841091A JP H0582609 A JPH0582609 A JP H0582609A
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- semiconductor integrated
- integrated circuit
- scan
- input
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置に係り、特にスキャンイ
ン／アウト方式を用いたスキャンパス回路を有する半導
体集積回路装置に関し、半導体集積回路装置の集積度が
増大し、半導体集積回路装置のチップ上にＩ／Ｏセルが
展開配置されている場合でも、容易かつ低コストで試験
を行うことが可能な半導体集積回路装置を提供する。 【構成】 内部にスキャンパス回路が形成された半導体
集積回路チップ上に、複数の入出力セルおよび接続パッ
ドが展開配置されてなる半導体集積回路装置において、
前記複数の入出力セルおよび接続パッドのうち、前記半
導体集積回路チップ（１）の外周端領域に属する入出力
セルおよび接続パッドをスキャン用入出力セル（２、
…、２）および接続パッドとし、これらスキャン用入出
力セル（２、…、２）と前記スキャンパス回路とを接続
する。
ン／アウト方式を用いたスキャンパス回路を有する半導
体集積回路装置に関し、半導体集積回路装置の集積度が
増大し、半導体集積回路装置のチップ上にＩ／Ｏセルが
展開配置されている場合でも、容易かつ低コストで試験
を行うことが可能な半導体集積回路装置を提供する。 【構成】 内部にスキャンパス回路が形成された半導体
集積回路チップ上に、複数の入出力セルおよび接続パッ
ドが展開配置されてなる半導体集積回路装置において、
前記複数の入出力セルおよび接続パッドのうち、前記半
導体集積回路チップ（１）の外周端領域に属する入出力
セルおよび接続パッドをスキャン用入出力セル（２、
…、２）および接続パッドとし、これらスキャン用入出
力セル（２、…、２）と前記スキャンパス回路とを接続
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特にスキャンイン／アウト方式を用いたスキャンパ
ス回路を有する半導体集積回路装置に関する。
り、特にスキャンイン／アウト方式を用いたスキャンパ
ス回路を有する半導体集積回路装置に関する。
【０００２】近年の半導体技術の進歩に対応して、ＬＳ
Ｉ（Large Scale Integration ）、ＶＬＳＩ（Very Lar
ge Scale Integration ）等の半導体集積回路装置の集
積規模が増大している。半導体集積回路装置の集積規模
の増大に伴い、データ入出力用の端子数が増加し、デー
タ入出力用のＩ／Ｏ（Input/Output）セル数も増大して
いる。このためＩ／Ｏセルを半導体集積回路装置のチッ
プの周辺部分のみに配置する方法によっては、必要なＩ
／Ｏセル数を確保することができず、半導体集積回路装
置のチップの全面に渡ってＩ／Ｏセルを配置することが
行われており、プローバ（Prober）を用いた試験を行う
ことが困難になっている。一方、半導体集積回路装置の
集積規模が増大すればするほど、半導体集積回路装置が
設計通りに動作するか否かを診断することは困難にな
り、試験コストの増大を招いている。そこで、試験を容
易にするとともに、試験コストの低減を図ることが可能
な半導体集積回路装置が要望されている。
Ｉ（Large Scale Integration ）、ＶＬＳＩ（Very Lar
ge Scale Integration ）等の半導体集積回路装置の集
積規模が増大している。半導体集積回路装置の集積規模
の増大に伴い、データ入出力用の端子数が増加し、デー
タ入出力用のＩ／Ｏ（Input/Output）セル数も増大して
いる。このためＩ／Ｏセルを半導体集積回路装置のチッ
プの周辺部分のみに配置する方法によっては、必要なＩ
／Ｏセル数を確保することができず、半導体集積回路装
置のチップの全面に渡ってＩ／Ｏセルを配置することが
行われており、プローバ（Prober）を用いた試験を行う
ことが困難になっている。一方、半導体集積回路装置の
集積規模が増大すればするほど、半導体集積回路装置が
設計通りに動作するか否かを診断することは困難にな
り、試験コストの増大を招いている。そこで、試験を容
易にするとともに、試験コストの低減を図ることが可能
な半導体集積回路装置が要望されている。
【０００３】
【従来の技術】次に、図５を参照して従来の技術につい
て説明する。ＬＳＩの製造工程においては、ＬＳＩの使
用性能を確認することが必要である。この使用性能を確
認するための試験は、大別して開発段階の試験と、量産
段階の試験がある。この量産段階の回路試験として、ウ
ェーハプロセス（Wafer Process ）終了段階で行い、組
立工程への不良チップ混入率の低減を目的とするウェー
ハプロービング（Wafer Probing ）試験がある。このウ
ェーハプロービング試験は、プローバの針先をチップ上
のＩ／Ｏセルのパッド（接続パッド）に接触させ、プロ
ーバに接続された信号発生器、波形解析装置等を用いて
チップの電気的特性を調べるものである。これにより当
該チップの動作確認を行うとともに伝達遅延時間、立上
り時間、立下がり時間等がチェックされる。ここで発見
された不良チップは自動的にマーキングされ、以後の組
立工程からは除外されるため、組立て後の不良デバイス
は組立工程で発生したものだけとなるので、歩留率が著
しく向上し、ＬＳＩの製造コストを低減することができ
る。
て説明する。ＬＳＩの製造工程においては、ＬＳＩの使
用性能を確認することが必要である。この使用性能を確
認するための試験は、大別して開発段階の試験と、量産
段階の試験がある。この量産段階の回路試験として、ウ
ェーハプロセス（Wafer Process ）終了段階で行い、組
立工程への不良チップ混入率の低減を目的とするウェー
ハプロービング（Wafer Probing ）試験がある。このウ
ェーハプロービング試験は、プローバの針先をチップ上
のＩ／Ｏセルのパッド（接続パッド）に接触させ、プロ
ーバに接続された信号発生器、波形解析装置等を用いて
チップの電気的特性を調べるものである。これにより当
該チップの動作確認を行うとともに伝達遅延時間、立上
り時間、立下がり時間等がチェックされる。ここで発見
された不良チップは自動的にマーキングされ、以後の組
立工程からは除外されるため、組立て後の不良デバイス
は組立工程で発生したものだけとなるので、歩留率が著
しく向上し、ＬＳＩの製造コストを低減することができ
る。
【０００４】従来のＬＳＩ１０においては、集積度がそ
れほど高くなく、Ｉ／Ｏセル数も少ないため、図５に示
すようにＬＳＩ１０のチップの外周端領域、すなわちチ
ップの周辺部分にＩ／Ｏセル１１が設けられおり、ウェ
ーハプロービング試験に必要なプローバはチップの周辺
部分に配置されていれば十分であった。
れほど高くなく、Ｉ／Ｏセル数も少ないため、図５に示
すようにＬＳＩ１０のチップの外周端領域、すなわちチ
ップの周辺部分にＩ／Ｏセル１１が設けられおり、ウェ
ーハプロービング試験に必要なプローバはチップの周辺
部分に配置されていれば十分であった。
【０００５】
【発明が解決しようとする課題】近年、ＬＳＩの集積度
が増大に伴いＬＳＩのチップ内にもデータ入出力用のＩ
／Ｏセルが配置（展開配置）されるようになってきた。
この高集積化されたＬＳＩにおいて従来と同様のウェー
ハプロービング試験を行うためには、図６に示すように
ＬＳＩ２０内の全Ｉ／Ｏセル２１、…、２１の各パッド
にプローバを接触させる必要がある。この様なプローバ
を作成することは困難であり、もし作成したとしても非
常にコストがかかってしまうとともに、プローバの針当
て精度が低下するいう問題点があった。また、すべての
Ｉ／Ｏセルに試験用の信号を供給するためには試験装置
であるテスタにも必要な端子を設ける必要があり、試験
装置自体のコストがかかってしまうという問題点があっ
た。
が増大に伴いＬＳＩのチップ内にもデータ入出力用のＩ
／Ｏセルが配置（展開配置）されるようになってきた。
この高集積化されたＬＳＩにおいて従来と同様のウェー
ハプロービング試験を行うためには、図６に示すように
ＬＳＩ２０内の全Ｉ／Ｏセル２１、…、２１の各パッド
にプローバを接触させる必要がある。この様なプローバ
を作成することは困難であり、もし作成したとしても非
常にコストがかかってしまうとともに、プローバの針当
て精度が低下するいう問題点があった。また、すべての
Ｉ／Ｏセルに試験用の信号を供給するためには試験装置
であるテスタにも必要な端子を設ける必要があり、試験
装置自体のコストがかかってしまうという問題点があっ
た。
【０００６】そこで、本発明の目的は、半導体集積回路
装置の集積度が増大し、半導体集積回路装置のチップ上
にＩ／Ｏセルが展開配置されている場合でも、容易かつ
低コストで試験を行うことが可能な半導体集積回路装置
を提供することにある。
装置の集積度が増大し、半導体集積回路装置のチップ上
にＩ／Ｏセルが展開配置されている場合でも、容易かつ
低コストで試験を行うことが可能な半導体集積回路装置
を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、内部にスキャンパス回路が形成された半
導体集積回路チップ上に、複数の入出力セルおよび接続
パッドが展開配置されてなる半導体集積回路装置におい
て、前記複数の入出力セルおよび接続パッドのうち、ス
キャン用入出力セルおよび接続パッドを前記半導体集積
回路チップの外周端領域に配置し、前記スキャン用入出
力セルと前記スキャンパス回路とを接続して構成する。
め、本発明は、内部にスキャンパス回路が形成された半
導体集積回路チップ上に、複数の入出力セルおよび接続
パッドが展開配置されてなる半導体集積回路装置におい
て、前記複数の入出力セルおよび接続パッドのうち、ス
キャン用入出力セルおよび接続パッドを前記半導体集積
回路チップの外周端領域に配置し、前記スキャン用入出
力セルと前記スキャンパス回路とを接続して構成する。
【０００８】
【作用】本発明によれば、スキャン用入出力セルおよび
接続パッドが半導体集積回路チップの外周端領域に設け
られているので、プローバおよびテスタの構造が簡略化
でき試験コストを低減できるとともに、スキャンパス回
路を用いて容易に試験を行うことができる。
接続パッドが半導体集積回路チップの外周端領域に設け
られているので、プローバおよびテスタの構造が簡略化
でき試験コストを低減できるとともに、スキャンパス回
路を用いて容易に試験を行うことができる。
【０００９】
【実施例】次に、図１及至図４を参照して本発明の実施
例を説明する。図１に本発明にかかるＬＳＩを示す。
例を説明する。図１に本発明にかかるＬＳＩを示す。
【００１０】ＬＳＩ１のチップ上には、データ入出力用
のＩ／Ｏセルがチップの全面に渡って展開配置されてい
る。スキャン入出力用Ｉ／Ｏセル２をチップの外周端領
域、すなわちチップの周辺部分に配置する。各スキャン
用Ｉ／Ｏセル２には、スキャンパス回路としてバウンダ
リースキャン（Boundary Scan ）チェーンまたは内部ス
キャンチェーンが接続されている。なお、図１ではスキ
ャン入出力用Ｉ／Ｏセル２の一部を図示している。
のＩ／Ｏセルがチップの全面に渡って展開配置されてい
る。スキャン入出力用Ｉ／Ｏセル２をチップの外周端領
域、すなわちチップの周辺部分に配置する。各スキャン
用Ｉ／Ｏセル２には、スキャンパス回路としてバウンダ
リースキャン（Boundary Scan ）チェーンまたは内部ス
キャンチェーンが接続されている。なお、図１ではスキ
ャン入出力用Ｉ／Ｏセル２の一部を図示している。
【００１１】ＬＳＩの試験方法の１つであるバウンダリ
スキャンは、本来は、ＬＳＩ間の信号転送が正常に行わ
れることも確認するための試験方法であるが、本実施例
では、バウンダリースキャンチェーンを介して、プロー
バの接触されないＩ／Ｏセルの入力あるいは出力データ
をそれぞれセットあるいは読み出すための手段として用
いる。バウンダリスキャンチェーン（図１中、実線で示
す。）は、ＬＳＩ１内部のＩ／Ｏセルに多数存在するフ
リップフロップ（Flip-flop ：記憶素子）のいくつかを
モード信号の切り替えにより直列に接続してシフトレジ
スタを形成するようにした直列ループである（図２参
照）。試験に際しては、スキャンチェーンのスキャンイ
ン（端子）ＳＩB からテストデータ（論理“１”または
“０”）をスキャンクロック信号に同期させて入力し、
シフトレジスタを形成する各フリップフロップに順次書
き込む。このようにしてフリップフロップの内容を任意
に変更することにより任意の状態にＬＳＩ１のＩ／Ｏセ
ルの状態を設定することができる。逆にＬＳＩのＩ／Ｏ
セルの状態を調べる場合には、ＬＳＩ１のＩ／Ｏセルの
状態が変化しないようにシステムクロック信号を停止し
た後、スキャンクロック信号を入力することによりＩ／
Ｏセルの状態をスキャンアウト（端子）ＳＯBから出力
させる。このように、スキャン入出力用Ｉ／Ｏセルは基
板の最外周部に配設し、基板の中心側にあるＩ／Ｏセル
にはバウンダリスキャンチェーンを介してデータを供給
し、または、Ｉ／Ｏセルよりデータを読み出す。
スキャンは、本来は、ＬＳＩ間の信号転送が正常に行わ
れることも確認するための試験方法であるが、本実施例
では、バウンダリースキャンチェーンを介して、プロー
バの接触されないＩ／Ｏセルの入力あるいは出力データ
をそれぞれセットあるいは読み出すための手段として用
いる。バウンダリスキャンチェーン（図１中、実線で示
す。）は、ＬＳＩ１内部のＩ／Ｏセルに多数存在するフ
リップフロップ（Flip-flop ：記憶素子）のいくつかを
モード信号の切り替えにより直列に接続してシフトレジ
スタを形成するようにした直列ループである（図２参
照）。試験に際しては、スキャンチェーンのスキャンイ
ン（端子）ＳＩB からテストデータ（論理“１”または
“０”）をスキャンクロック信号に同期させて入力し、
シフトレジスタを形成する各フリップフロップに順次書
き込む。このようにしてフリップフロップの内容を任意
に変更することにより任意の状態にＬＳＩ１のＩ／Ｏセ
ルの状態を設定することができる。逆にＬＳＩのＩ／Ｏ
セルの状態を調べる場合には、ＬＳＩ１のＩ／Ｏセルの
状態が変化しないようにシステムクロック信号を停止し
た後、スキャンクロック信号を入力することによりＩ／
Ｏセルの状態をスキャンアウト（端子）ＳＯBから出力
させる。このように、スキャン入出力用Ｉ／Ｏセルは基
板の最外周部に配設し、基板の中心側にあるＩ／Ｏセル
にはバウンダリスキャンチェーンを介してデータを供給
し、または、Ｉ／Ｏセルよりデータを読み出す。
【００１２】システムの故障診断を行うような場合、例
えば、論理演算回路の通常動作をチェックするような場
合には、内部スキャンチェーンを用いる（図２、図３参
照）。この場合には、モード信号の切り替えにより基板
の最外周部に配設したスキャン入力用Ｉ／Ｏセル２のス
キャンインＳＩI1、ＳＩI2から内部スキャンチェーン
（図１中、破線で示す。）を介し、内部スキャンチェー
ンを構成するフリップフロップに順次データを書き込
む。このとき同時に、バウンダリースキャンチェーンを
介して、ＬＳＩ１内部のＩ／Ｏセルに存在するフリップ
フロップにもデータを書き込む。内部スキャンチェーン
およびバウンダリースキャンチェーンへの書き込みが完
了した時点において、再びシステムクロック信号を提供
する。これにより、内部スキャンチェーンに存在するフ
リップフロップ間、さらに内部スキャンチェーンとバウ
ンダリースキャンチェーンに存在するフリップフロップ
間でのデータ転送が発生する。この後、内部スキャンチ
ェーンを介して、内部スキャンチェーンに存在するフリ
ップフロップのデータをスキャンアウトＳＯI1、ＳＯI2
へ読み出し、また、バウンダリースキャンチェーンを介
して、バウンダリースキャンチェーンに存在するフリッ
プフロップのデータをスキャンアウトＳＯB へ読み出
す。各チップを通常動作させながら特定のタイミングで
通常動作信号をスキャンアウト（端子）ＳＯI1、ＳＯI2
から出力させることにより行う。
えば、論理演算回路の通常動作をチェックするような場
合には、内部スキャンチェーンを用いる（図２、図３参
照）。この場合には、モード信号の切り替えにより基板
の最外周部に配設したスキャン入力用Ｉ／Ｏセル２のス
キャンインＳＩI1、ＳＩI2から内部スキャンチェーン
（図１中、破線で示す。）を介し、内部スキャンチェー
ンを構成するフリップフロップに順次データを書き込
む。このとき同時に、バウンダリースキャンチェーンを
介して、ＬＳＩ１内部のＩ／Ｏセルに存在するフリップ
フロップにもデータを書き込む。内部スキャンチェーン
およびバウンダリースキャンチェーンへの書き込みが完
了した時点において、再びシステムクロック信号を提供
する。これにより、内部スキャンチェーンに存在するフ
リップフロップ間、さらに内部スキャンチェーンとバウ
ンダリースキャンチェーンに存在するフリップフロップ
間でのデータ転送が発生する。この後、内部スキャンチ
ェーンを介して、内部スキャンチェーンに存在するフリ
ップフロップのデータをスキャンアウトＳＯI1、ＳＯI2
へ読み出し、また、バウンダリースキャンチェーンを介
して、バウンダリースキャンチェーンに存在するフリッ
プフロップのデータをスキャンアウトＳＯB へ読み出
す。各チップを通常動作させながら特定のタイミングで
通常動作信号をスキャンアウト（端子）ＳＯI1、ＳＯI2
から出力させることにより行う。
【００１３】したがって、図４に示すように、バウンダ
リースキャン、内部スキャンのいずれの場合においても
基板の最外周部に配設したスキャン入出力用Ｉ／Ｏセル
２、…、２にプローバを接続することにより試験を行う
ことができるため、プローバの構造を従来のプローバと
同様の簡単な構造とすることができるととともに、テス
タの端子数を増加させる必要がないため、プローバおよ
びテスタのコストを低減させることができる。
リースキャン、内部スキャンのいずれの場合においても
基板の最外周部に配設したスキャン入出力用Ｉ／Ｏセル
２、…、２にプローバを接続することにより試験を行う
ことができるため、プローバの構造を従来のプローバと
同様の簡単な構造とすることができるととともに、テス
タの端子数を増加させる必要がないため、プローバおよ
びテスタのコストを低減させることができる。
【００１４】以上の実施例においては、ある特定のＩ／
Ｏセルをスキャン用Ｉ／Ｏセルとして機能させていた
が、任意のＩ／Ｏセルをスキャン用Ｉ／Ｏセルとして機
能させるように構成することも可能である。また、バウ
ンダリースキャン用のスキャン用Ｉ／Ｏセルと内部スキ
ャン用のＩ／Ｏセルを別のセルとして構成していたが、
同一のセルを用いモード信号の切り替えによりスキャン
チェーンを切り替えるように構成してもよい。
Ｏセルをスキャン用Ｉ／Ｏセルとして機能させていた
が、任意のＩ／Ｏセルをスキャン用Ｉ／Ｏセルとして機
能させるように構成することも可能である。また、バウ
ンダリースキャン用のスキャン用Ｉ／Ｏセルと内部スキ
ャン用のＩ／Ｏセルを別のセルとして構成していたが、
同一のセルを用いモード信号の切り替えによりスキャン
チェーンを切り替えるように構成してもよい。
【００１５】
【発明の効果】本発明によれば、スキャン用入出力セル
および接続パッドが半導体集積回路チップの外周端領域
に設けられているので、試験に用いるプローバおよびテ
スタの構造を従来のプローバおよびテスタと同様に構成
することができ試験装置のコストを低減できる。さらに
プローバおよびテスタの構造が簡略化できるので、必要
な針当て精度を容易に得ることができ、試験を容易に行
うことができる。
および接続パッドが半導体集積回路チップの外周端領域
に設けられているので、試験に用いるプローバおよびテ
スタの構造を従来のプローバおよびテスタと同様に構成
することができ試験装置のコストを低減できる。さらに
プローバおよびテスタの構造が簡略化できるので、必要
な針当て精度を容易に得ることができ、試験を容易に行
うことができる。
【図１】本発明の実施例のＬＳＩの説明図である。
【図２】スキャンチェーンの説明図である。
【図３】内部スキャンチェーンの説明図である。
【図４】図１の実施例のＬＳＩの試験状態の説明図であ
る。
る。
【図５】従来のＬＳＩの試験状態の説明図である。
【図６】従来の他のＬＳＩの試験状態の説明図である。
１…ＬＳＩ ２…スキャン用Ｉ／Ｏセル
Claims (3)
- 【請求項１】 内部にスキャンパス回路が形成された半
導体集積回路チップ上に、複数の入出力セルおよび接続
パッドが展開配置されてなる半導体集積回路装置におい
て、 前記複数の入出力セルおよび接続パッドのうち、スキャ
ン用入出力セル（２、…、２）および接続パッドを前記
半導体集積回路チップ（１）の外周端領域に配置し、前
記スキャン用入出力セル（２、…、２）と前記スキャン
パス回路とが接続されていることを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記スキャンパス回路は、バウンダリスキャン用スキャ
ンパス回路であることを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１または請求項２記載の半導体集
積回路装置において、 前記スキャンパス回路は、内部スキャン用スキャンパス
回路であることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23841091A JP3287590B2 (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置 |
| EP92308485A EP0533476B1 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit with scan path |
| DE69227743T DE69227743T2 (de) | 1991-09-18 | 1992-09-17 | Integrierte Halbleiterschaltung mit Abtastpfad |
| US07/946,538 US6487682B2 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit |
| KR1019920017009A KR970001840B1 (ko) | 1991-09-18 | 1992-09-18 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23841091A JP3287590B2 (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582609A true JPH0582609A (ja) | 1993-04-02 |
| JP3287590B2 JP3287590B2 (ja) | 2002-06-04 |
Family
ID=17029796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23841091A Expired - Fee Related JP3287590B2 (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287590B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351836B1 (en) | 1998-06-08 | 2002-02-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boundary scanning circuit |
-
1991
- 1991-09-18 JP JP23841091A patent/JP3287590B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351836B1 (en) | 1998-06-08 | 2002-02-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boundary scanning circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3287590B2 (ja) | 2002-06-04 |
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