JPH0575390A - デイジタル可変等化器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、伝送路により歪みをうけた受信信
号等の等化等をディジタル信号処理によって行うディジ
タル可変等化器を、乗算器を用いず、かつメモリ容量の
小さい簡単な構成で実現することを目的とする。 【構成】 演算手段１０１が実行するディジタルフィル
タリング演算において、可変係数をただ１つ含むような
伝達関数を定義される。そして、その可変係数は定数１
と２のべき乗の項のみで表現される。このため、ディジ
タルフィルタリング演算が、遅延演算と加減算と算術シ
フト演算のみで実現される。この場合に、切り替えられ
るべきフィルタ係数は、可変係数を定義する各２のべき
乗の項の各べき数となる。従って、例えば等化を行うべ
き信号が伝送される線路の線路長に対応する複数種類の
べき数をメモリに記憶しておき、選択的に演算手段に与
えることにより、特性可変のディジタルフィルタリング
演算が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル加入者線伝
送装置等において、伝送路により歪みをうけた受信信号
等の等化をディジタル信号処理によって行うディジタル
可変等化器に関する。

【０００２】

【従来の技術】従来からのアナログ電話回線等を用いて
ディジタル信号を伝送することが盛んに行われるように
なっている。ここで、高速のディジタル伝送を行うよう
な場合には、加入者端末と電話局の交換機等との間を結
ぶ加入者線における信号の振幅の損失周波数特性（以
下、単に「損失特性」と呼ぶ）の等化処理が不可欠であ
る。

【０００３】ディジタル信号処理技術とＬＳＩ技術が進
歩した現在においては、上述の等化処理をＤＳＰ（ディ
ジタルシグナルプロセッサ）などによるディジタルフィ
ルタリング処理によって実現することが指向されてつつ
ある。

【０００４】図５に、ディジタル加入者線伝送装置の受
信部の１構成例を示す。図５において、伝送路（加入者
線）の損失により歪みを受けた受信信号５０１は、Ａ／
Ｄ変換器５０２によりディジタル化される。Ａ／Ｄ変換
器５０２の出力は、プリカーソル発生器５０３により波
形整形された後、伝送路の損失特性の逆特性を有する線
路等化器５０４により粗く等化され、更に判定帰還型等
化回路５０５により精密に等化されることにより、符号
間干渉のないディジタル受信信号５０７に変換される。
また、タイミング再生回路５０６は、Ａ／Ｄ変換器５０
２におけるサンプリングタイミングの位相を制御する。

【０００５】まず、図５のプリカーソル発生器５０３
は、Ａ／Ｄ変換器５０２から出力される図６のような波
形を有する受信信号において、通信信号成分であるメイ
ンカーソルの１サンプル前の成分であるプリカーソルの
振幅が０で、かつ、その前後でゼロクロスとなるように
波形整形を行う。

【０００６】ここで、プリカーソル発生器５０３は、Ｆ
ＩＲフィルタなどによって実現される。なお、Ａ／Ｄ変
換器５０２におけるサンプリング周波数は、通信信号成
分の少なくとも２倍以上の周波数を有するように設定さ
れる。これにより、後述するように、判定帰還型等化回
路５０５が、メイカーソルのサンプリングタイミングに
続く各サンプリングタイミング毎にポストカーソルとし
て現れる符号間干渉成分を抑制することが可能となり、
また、タイミング再生回路５０６（図５）がプリカーソ
ルをとらえることが可能となる。

【０００７】従って、図５の判定帰還型等化回路５０５
から出力されるディジタル受信信号５０７からは、後段
の特には図示しない回路によって、通信信号成分のサン
プリング周波数のタイミングで、メインカーソルの成分
のみが受信信号成分として抽出されることになる。

【０００８】次に、図７に、図５の判定帰還型等化回路
５０５の例を示す。図７において、ｆ_k は任意の離散時
刻ｋにおいて図５の線路等化器５０４から入力した受信
信号、ｒ_k はｆ_k の符号間干渉成分を等化するための符
号間干渉レプリカ、ａ_k は受信シンボルである。

【０００９】まず、符号間干渉レプリカｒ_k は、信号を
１サンプリングタイミングＴだけ遅延させる遅延回路７
０２、乗算器７０３及び加算器７０４からなる部分によ
って、次式で示されるように演算される。なお、“＊”
は、乗算を表わす。

【００１０】

【数３】

【００１１】また、誤差信号ｅ_k-1 は、減算器７０５、
７０７、７０９、遅延回路７０８及び判定器７０６によ
って、次式で示されるように演算される。

【００１２】

【数４】

【００１３】図７のタップ係数更新部７０１は、上述の
誤差信号ｅ_k-1 を減少させるよう、タップ係数Ｃ_-1〜Ｃ
_N を更新する。タップ係数更新アルゴリズムの１例を次
式に示す。なお、αは定数であり、Ｃ_j ^kは時刻ｋにおけ
るタップ係数Ｃ_j の値であり、Ｃ_j ^k+1は次の時刻ｋ＋１
における更新されたタップ係数Ｃ_j の値である。

【００１４】

【数５】

【００１５】以上説明した判定帰還型等化回路５０５に
おいて、タップ係数Ｃ₁ 〜Ｃ_N は、受信信号のインパル
ス応答の各タップ係数を表わしている。従って、減算器
７０５において、受信信号ｆ_k から数３式として得られ
る符号間干渉レプリカｒ_k が減算されることによって、
その減算出力として、図６のタップ係数Ｃ_-1、Ｃ₁ 、Ｃ
₂ 、Ｃ₃ 、・・・に対応する各タイミングでの符号間干
渉成分が抑制された受信信号が得られる。

【００１６】判定器７０６は、上述のようにして減算器
７０５から出力される受信信号の振幅レベルの判定を行
うことによって、判定誤りの少ない状態で、伝送路上を
伝送されてきたディジタル論理値に対応する電圧値をデ
ィジタル受信信号５０７（図５）として出力することが
できる。このディジタル受信信号５０７は、例えば２Ｂ
１Ｑ符号の場合には、±１、±３の４種類の論理値をと
り得る。

【００１７】ここで、誤差信号ｅ_k-1 は、数４式で示さ
れるように、減算器７０５において受信信号ｆ_k から符
号間干渉レプリカｒ_k が減算され、続いて、減算器７０
７において減算器７０５の出力から判定器７０６からの
ディジタル受信信号５０７の電圧値が減算され、その減
算結果から更に、プリカーソルのタップ係数Ｃ_-1に対応
する符号間干渉成分が減算された出力として得られる。

【００１８】ここで、プリカーソルのタップ係数Ｃ_-1の
値は、図６において説明したように、図５のプリカーソ
ル発生器５０３によって理想的には０にされる。しか
し、図５のＡ／Ｄ変換器５０２におけるサンプリングタ
イミングが最適なタイミングでない場合には上述の値は
０にはならないため、プリカーソルの位置でも符号間干
渉成分が発生し得る。従って、このプリカーソルのタッ
プ係数Ｃ_-1に対応する符号間干渉成分を誤差信号に含め
る必要が生じるのである。

【００１９】なお、図５のタイミング再生回路５０６に
よる後述する制御動作に基づいてＡ／Ｄ変換器５０２に
おけるサンプリングタイミングが最適なタイミングに収
束してゆくに従って、図７のタップ係数更新部７０１の
更新動作によって、プリカーソルのタップ係数Ｃ_-1の値
は０に収束してゆく。

【００２０】ここで、プリカーソルのタップ係数Ｃ_-1に
対応する符号間干渉成分はメインカーソルのサンプリン
グタイミングより１サンプリングタイミング前の信号成
分であるため（図６参照）、図７の減算器７０９は、減
算器７０７の出力信号成分を遅延回路７０８で１サンプ
リングタイミング分遅延させた信号からプリカーソルの
タップ係数Ｃ_-1に対応する符号間干渉レプリカを減算す
ることにより、誤差信号ｅ_k-1 を得ている。

【００２１】以上のようにして計算される誤差信号ｅ
_k-1 を減少させるよう、図７のタップ係数更新部７０１
は、数５式のアルゴリズムに従ってタップ係数Ｃ_-1〜Ｃ
_N を更新することになる。

【００２２】一方、図５のタイミング再生回路５０６
は、以下に示される原理に基づいて、Ａ／Ｄ変換器５０
２におけるサンプリングクロックの位相を制御する。即
ち、前述したように、図５の判定帰還型等化回路５０５
におけるプリカーソルのタップ係数Ｃ_-1の値は、図５の
Ａ／Ｄ変換器５０２におけるサンプリングタイミングが
最適なタイミングでない場合には０にならない。

【００２３】例えば、Ａ／Ｄ変換器５０２におけるサン
プリングタイミングが最適なタイミングより遅いと、プ
リカーソルのタップ係数Ｃ_-1の値は図８の矢印Ｂに示さ
れるように正の値となる。逆に、Ａ／Ｄ変換器５０２に
おけるサンプリングタイミングが最適なタイミングより
早いと、プリカーソルのタップ係数Ｃ_-1の値は図８の矢
印Ｃに示されるように負の値となる。

【００２４】そこで、図５のタイミング再生回路５０６
は、判定帰還型等化回路５０５におけるタップ係数Ｃ_-1
の値が負の値である場合にはＡ／Ｄ変換器におけるサン
プリングタイミングを遅らせ、タップ係数Ｃ_-1の値が正
の値である場合にはＡ／Ｄ変換器におけるサンプリング
タイミングを進ませる制御を行う。この結果、プリカー
ソル、メインカーソル等の各サンプリングタイミングが
最適な位相に収束し、同時に、判定帰還型等化回路５０
５による前述したタップ係数の更新動作によってプリカ
ーソルのタップ係数Ｃ_-1の値は０に収束する。

【００２５】上述の制御動作を実現するためのタイミン
グ再生回路５０６の構成例を図９に示す。まず、判定帰
還型等化回路５０５からのプリカーソルのタップ係数Ｃ
_-1の値は、量子化器９０１によって＋１又は−１の何れ
かの論理値に量子化される。

【００２６】次に、初期値として適当な値Ｎがプリセッ
トされたアップダウンカウンタであるシーケンシャルル
ープフィルタ９０２は、量子化器９０１の出力に従って
カウントアップ動作又はカウントダウン動作を行う。即
ち、プリカーソルのタップ係数Ｃ_-1の値が正ならば、シ
ーケンシャルループフィルタ９０２のカウント値Ｍが＋
１され、逆に負ならば、カウント値Ｍが−１される。

【００２７】一方、分周回路９０３は、通常、固定発振
器９０４からの１５．３６ＭＨｚの発振周波数を有する
クロックをｎ＝１９２分周し、その結果、発振周波数が
８０ｋＨｚのサンプリングクロックを図５のＡ／Ｄ変換
器５０２に供給する。

【００２８】ここで、シーケンシャルループフィルタ９
０２は、そのカウント値Ｍが２Ｎに等しくなったら、分
周回路９０３に対して、１サンプリングタイミング分だ
け分周比ｎ＝１９２を−１してｎ＝１９１にしその後再
びｎ＝１９２に戻すよう指示を出す。この指示に基づい
て、サンプリングクロックの位相がΔ＝１／（１５．３
６ＭＨｚ）だけ進むことになる。逆に、シーケンシャル
ループフィルタ９０２は、そのカウント値Ｍが０に等し
くなったら、分周回路９０３に対して、１サンプリング
タイミング分だけ分周比ｎ＝１９２を＋１してｎ＝１９
３にしその後再びｎ＝１９２に戻すよう指示を出す。こ
の指示に基づいて、サンプリングクロックの位相がΔ＝
１／（１５．３６ＭＨｚ）だけ遅れることになる。

【００２９】以上のようにして、プリカーソルのタップ
係数Ｃ_-1の値が正に偏る傾向を見せたらサンプリングク
ロックの位相が微小値Δだけ進ませられ、逆に負に偏る
傾向を見せたらΔだけ遅らせられる。この結果、Ａ／Ｄ
変換器５０２におけるサンプリングタイミングが最適な
位相に収束させられる。

【００３０】次に、図５の線路等化器５０４の動作につ
いて説明する。今、加入者端末と局との距離は一定では
ないから、ケーブル長は個々の加入者により変化し、そ
れによってケーブルの損失特性（周波数特性）が変化す
る。図１０に、線路長をパラメータとする伝送路（加入
者線）の損失特性の例を示す。図１０に示されるよう
に、損失特性は、ローパス特性を有し、かつ、線路長に
より大きく変化する。

【００３１】そこで、線路等化器５０４は、加入者端末
から局までの種々の伝送路の損失特性に対応可能なよう
に、その周波数特性を可変可能な可変等化器によって構
成される必要がある。

【００３２】図１１に、線路等化器５０４の従来の構成
例を示す。図１１に示されるように、線路等化器５０４
は、入力受信信号１１０１を各遅延回路１１０２で順次
遅延させた各信号に対して、各乗算器１１０３でタップ
係数Ｋ₀ 〜Ｋ₄ が乗算され、それら各乗算結果が加算器
１１０４で加算され、出力受信信号１１０５として出力
される、ＦＩＲ型のディジタルフィルタの構成を有す
る。

【００３３】そして、タップ係数Ｋ₀ 〜Ｋ₄ によって決
定されるフィルタ特性は、図１０に例示されるような線
路の損失特性を補償するためのハイパス特性を有する。
更に、複数の線路の損失特性に対応可能なように、タッ
プ係数Ｋ₀ 〜Ｋ₄ の組が複数組用意される。

【００３４】

【発明が解決しようとする課題】しかし、図１１の従来
例では、タップ係数Ｋ₀ 〜Ｋ₄ の乗算を実行するための
複数の乗算器と、タップ係数Ｋ₀ 〜Ｋ₄ の組を複数組記
憶するためのメモリが必要となり、回路規模が大きく、
またそのため消費電力も大きくなってしまうという問題
点を有している。

【００３５】本発明は、特性可変のディジタル可変等化
器を、乗算器を用いず、かつメモリ容量の小さい簡単な
構成で実現することを目的とする。

【００３６】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、フィルタ係数を切り替えながら
ディジタルフィルタリング演算を実行することにより信
号の等化を行うディジタル可変等化器を前提とする。

【００３７】本発明では、入力信号Ｘに対して次のよう
なディジタルフィルタリング演算を実行し出力信号Ｙを
出力する演算手段１０１を有する。即ち、このディジタ
ルフィルタリング演算は、可変係数をただ１つ含む伝達
関数Ｈ（Ｚ）に対応する。この伝達関数Ｈ（Ｚ）は、例
えばＡを０≦Ａ＜１の範囲の値をとり得る可変係数とし
て、前述した数１式に示されるような式で定義される。

【００３８】次に、上述の可変係数は、定数１と少なく
とも１項以上の２のべき乗の項のみの和又は差として定
義される。即ち、例えば数１式における可変係数Ａは、
前述した数２式に示されるような式で定義される。

【００３９】そして、上述の各２のべき乗の項の各べき
数が、切り替えられるべきフィルタ係数とされる。即
ち、例えば数２式で定義される可変係数Ａにおいては、
べき数ｎが切り替えられるべきフィルタ係数である。こ
の切り替えされるべきフィルタ係数は、例えば等化を行
うべき信号が伝送される線路の線路長に対応する値であ
る。

【００４０】以上のような限定のもとで、演算手段１０
１は、遅延演算と加減算と算術シフト演算のみからなる
ディジタルフィルタリング演算を実行する。

【００４１】

【作用】本発明では、演算手段１０１が実行するディジ
タルフィルタリング演算において、可変係数をただ１つ
含むような伝達関数を定義し、かつ、その可変係数を定
数１と２のべき乗の項のみで表現している。このため、
例えば前述の数１式及び数２式に対応する図１の破線部
１０２の式から明らかなように、ディジタルフィルタリ
ング演算を、乗算を用いずに、遅延演算と加減算と算術
シフト演算のみで実現することができる。

【００４２】この場合に、切り替えられるべきフィルタ
係数は、可変係数を定義する各２のべき乗の項の各べき
数となる。従って、例えば等化を行うべき信号が伝送さ
れる線路の線路長に対応する複数種類のべき数をメモリ
に記憶しておき、選択的に演算手段１０１に与えること
により、特性可変のディジタルフィルタリング演算を実
現できる。

【００４３】

【実施例】以下、図面を参照しながら本発明の実施例に
つき説明する。本発明の実施例が適用されるディジタル
加入者線伝送装置の受信部の構成は、図５の従来例の場
合と同様である。また、図５におけるＡ／Ｄ変換器５０
２、プリカーソル発生器５０３、判定帰還型等化回路５
０５及びタイミング再生回路５０６の構成は、前述した
従来例の場合（図７、図９等参照）と同様である。

【００４４】本発明の実施例は、図５における線路等化
器５０４の構成及び動作に特徴を有する。まず、本発明
による線路等化器５０４の具体的な実施例について説明
する前に、その原理について説明する。

【００４５】本発明による線路等化器５０４は、図１０
に例示されるような線路の損失特性を補償するためのハ
イパス特性を有し、しかもその周波数特性として次式に
示されるような特別な形式を有する点が特徴である。

【００４６】

【数６】

【００４７】上述の数６式の特性を有する等化器におい
て、定数Ａの値を可変とし、定数Ａの値を次式によって
定義する。なお、ｎは０と自然数である。

【００４８】

【数７】

【００４９】この数７式を数６式に代入すると、次式の
ようになる。

【００５０】

【数８】

【００５１】

【数９】

【００５２】数９式をシグナルフローグラフで表すと、
図２に示される如くとなる。図２において、２０１と２
０２は信号を１サンプリングタイミング分だけ遅延させ
る遅延部、２０３、２０４は減算部、２０５は加算部で
ある。

【００５３】また、２０６は“×２^-n”の演算を行う演
算部であるが、この演算は遅延部２０２から入力するパ
ラレルデータに対するｎビット算術右シフトの演算とし
て実現できるため、乗算は必要としないことがわかる。

【００５４】図２のシグナルフローグラフで示される等
化器において、ｎの値をパラメータとしたときの数８式
の伝達特性Ｈ（Ｚ）に対応する周波数特性を図３に示
す。ｎの値を可変とすることで、ハイパス特性を可変で
きることがわかる。

【００５５】上述の図２のシグナルフローグラフで示さ
れるハイパスフィルタリング動作を実行する図５の線路
等化器５０４の具体的な実施例の構成を図４に示す。図
４において、ＲＥＧ４０１〜４０３はレジスタ、ＳＦＴ
４０４は外部からの制御により入力をｎビット算術シフ
トするシフタ（セレクタ）、ＳＥＬ４０５と４０６はセ
レクタ、ＩＮＶ４０７は外部の制御により入力を反転す
るインバータ、ＡＤＤ４０８は加算器である。

【００５６】図３の構成を有する線路等化器５０４（図
５参照）は、Ａ／Ｄ変換器５０２におけるサンプリング
タイミングに同期して、以下に説明する一連の動作を実
行する。

【００５７】まず、ＳＥＬ４０５は、特には図示しない
制御回路からの制御信号Ｓ１による指示に基づいて、そ
のＢ端子へ図５のプリカーソル発生器５０３から入力す
る入力信号Ｘ（図２参照）を選択する。また、ＳＥＬ４
０６は、特には図示しない制御回路からの制御信号Ｓ２
による指示に基づいて、そのＡ端子に入力するＲＥＧ４
０１からの信号成分を入力する。ＲＥＧ４０１は、入力
信号Ｘを１サンプリング周期分遅延させることにより信
号成分Ｘ＊Ｚ^-1を出力する。このＲＥＧ４０１の動作
は、図２の遅延部２０１の機能に対応する。

【００５８】ＩＮＶ４０７は、特には図示しない制御回
路からの制御信号Ｓ４による指示に基づいて、ＳＥＬ４
０６が選択した信号成分Ｘ＊Ｚ^-1を入力し、その信号成
分に対応する２の補数値を出力する。ＡＤＤ４０８は、
ＳＥＬ４０５が選択した入力信号Ｘと、ＩＮＶ４０７が
出力した、信号成分Ｘ＊Ｚ^-1に対する２の補数値を加算
する。この結果、信号成分Ｘ−Ｘ＊Ｚ^-1が演算される。
上記ＩＮＶ４０７とＡＤＤ４０８の動作は、図２の減算
部２０３の機能に対応する。ＡＤＤ４０８から出力され
る信号成分Ｘ−Ｘ＊Ｚ^-1は、ＲＥＧ４０３に入力され
る。

【００５９】次に、ＳＥＬ４０５は、制御信号Ｓ１によ
る指示に基づいて、そのＡ端子に入力するＲＥＧ４０３
からの上記信号成分Ｘ−Ｘ＊Ｚ^-1を選択する。また、Ｓ
ＥＬ４０６は、制御信号Ｓ２による指示に基づいて、そ
のＢ端子に入力するＳＦＴ４０４からの信号成分を選択
する。ここで、ＲＥＧ４０２は、後述するように、ＲＥ
Ｇ４０３にセットされる出力信号Ｙを１サンプリング周
期分遅延させることにより信号成分Ｙ＊Ｚ^-1を出力す
る。このＲＥＧ４０２の動作は、図２の遅延部２０２の
機能に対応する。また、ＳＦＴ４０４は、特には図示し
ない制御回路からの制御信号Ｓ４による指示に基づい
て、上記信号成分Ｙ＊Ｚ^-1に対して、ｎビット算術右シ
フトの演算を実行し、その結果、信号成分２^-n＊Ｙ＊Ｚ
^-1を出力する。このＳＦＴ４０４の動作は図２の演算部
２０６の機能に対応する。

【００６０】ＩＮＶ４０７は、制御信号Ｓ３による指示
に基づいて、ＳＥＬ４０６が選択した信号成分２^-n＊Ｙ
＊Ｚ^-1を入力し、その信号成分に対応する２の補数値を
出力する。ＡＤＤ４０８は、ＳＥＬ４０５が選択した信
号成分Ｘ−Ｘ＊Ｚ^-1と、ＩＮＶ４０７が出力した、信号
成分２^-n＊Ｙ＊Ｚ^-1に対する２の補数値を加算する。こ
の結果、信号成分（Ｘ−Ｘ＊Ｚ^-1）−（２^-n＊Ｙ＊
Ｚ^-1）が演算される。上記ＩＮＶ４０７とＡＤＤ４０８
の動作は、図２の減算部２０４の機能に対応する。ＡＤ
Ｄ４０８から出力される信号成分（Ｘ−Ｘ＊Ｚ^-1）−
（２^-n＊Ｙ＊Ｚ^-1）は、ＲＥＧ４０３に入力される。

【００６１】続いて、ＳＥＬ４０５は、制御信号Ｓ１に
よる指示に基づいて、そのＡ端子に入力するＲＥＧ４０
３からの上記信号成分（Ｘ−Ｘ＊Ｚ^-1）−（２^-n＊Ｙ＊
Ｚ^-1）を選択する。また、ＳＥＬ４０６は、制御信号Ｓ
２による指示に基づいて、そのＢ端子に入力するＳＦＴ
４０４からの信号成分を選択する。ここで、ＲＥＧ４０
２は、前述したように、出力信号Ｙが１サンプリング周
期分遅延させられた信号成分Ｙ＊Ｚ^-1を出力している。
また、このタイミングでは制御信号Ｓ４はＳＦＴ４０４
に対してシフト演算を指示せず、また、制御信号Ｓ３は
ＩＮＶ４０７に対して信号反転動作を指示しない。従っ
て、ＳＦＴ４０４及びＩＮＶ４０７は、ＲＥＧ４０２か
らの上記信号成分Ｙ＊Ｚ^-1をそのまま出力する。

【００６２】ＡＤＤ４０８は、ＳＥＬ４０５が選択した
信号成分（Ｘ−Ｘ＊Ｚ^-1）−（２^-n＊Ｙ＊Ｚ^-1）と、Ｉ
ＮＶ４０７が出力した信号成分Ｙ＊Ｚ^-1を加算する。こ
の結果、信号成分｛（Ｘ−Ｘ＊Ｚ^-1）−（２^-n＊Ｙ＊Ｚ
^-1）｝＋Ｙ＊Ｚ^-1が演算される。上記ＩＮＶ４０７とＡ
ＤＤ４０８の動作は、図２の加算部２０４の機能に対応
する。ＡＤＤ４０８から出力される信号成分｛（Ｘ−Ｘ
＊Ｚ^-1）−（２^-n＊Ｙ＊Ｚ^-1）｝＋Ｙ＊Ｚ^-1は、ＲＥＧ
４０３にセットされる。

【００６３】以上のようにして、ＲＥＧ４０３にセット
された信号成分｛（Ｘ−Ｘ＊Ｚ^-1）−（２^-n＊Ｙ＊
Ｚ^-1）｝＋Ｙ＊Ｚ^-1が、出力信号Ｙ（図２参照）として
図５の線路等化器５０４から出力される。

【００６４】ＲＥＧ４０３にセットされた出力信号Ｙ
は、次のサンプリングタイミングにおける前述した一連
の動作のために、ＲＥＧ４０２にセットされる。上述し
た一連の動作が、各サンプリングタイミング毎に実行さ
れる。

【００６５】以上説明した線路等化器の実施例のほかに
も、図２のシグナルフローグラフの動作を実現するため
に、さまざまな実施例を適用することが可能である。一
方、前述した数６式のハイパス特性を有する等化器にお
いて、定数Ａの値の定義式として、前述した数７式のほ
かにも、例えば次のような数１０式も採用できる。な
お、ｎ１及びｎ２はそれぞれ自然数である。

【００６６】

【数１０】

【００６７】即ち、数６式における定数Ａは、定数１と
任意の数の２のべき乗の項のみを含む式として定義でき
る。そして、このように定義される定数Ａが数６式に代
入されることによって、数６式で示されるハイパスフィ
ルタリング演算を、遅延演算と加減算と算術シフト演算
のみで実現できる。但し、等化器の特性を可変させるた
めには、定数Ａを定義するそれぞれの２のべき乗の項の
べき数を可変させる必要があるため、それらを記憶する
メモリの容量を少なくするためには、定数Ａを定義する
２のべき乗の項の数は、１項又は２項程度が望ましい。

【００６８】

【発明の効果】本発明によれば、ディジタルフィルタリ
ング演算を、乗算を用いずに、遅延演算と加減算と算術
シフト演算のみで実現することが可能となる。

【００６９】また、切り替えられるべきフィルタ係数の
種類を最低１種類のべき数に限定することができるた
め、それを記憶すべきメモリの容量を縮小させることが
可能となる。

【００７０】従って、本発明によれば、特性可変のディ
ジタル可変等化器を、乗算器を用いず、かつメモリ容量
の小さい簡単な構成で実現でき、回路規模の削減と、低
消費電力化を図れる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明による線路等化器の実施例におけるシグ
ナルフローグラフを示した図である。

【図３】本発明による線路等化器の実施例の周波数特性
図である。

【図４】本発明による線路等化器の実施例の回路構成図
である。

【図５】ディジタル加入者線伝送装置の受信部の１構成
例を示した図である。

【図６】判定帰還型等化回路の動作説明図である。

【図７】判定帰還型等化回路の例を示した図である。

【図８】タイミング再生回路の動作説明図である。

【図９】タイミング再生回路の例を示した図である。

【図１０】伝送路の損失特性の例を示した図である。

【図１１】線路等化器の従来例を示した図である。

【符号の説明】

１０１ 演算手段 Ｈ（Ｚ） 伝達関数 Ａ 可変係数 ｎ 切り替えられるべきフィルタ係数（べき
数）

フロントページの続き (72)発明者 村上 典生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小泉 伸和 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フィルタ係数を切り替えながらディジタ
   ルフィルタリング演算を実行することにより信号の等化
   を行うディジタル可変等化器において、 可変係数をただ１つ含み、該可変係数が定数１と少なく
   とも１項以上の２のべき乗の項のみの和又は差として定
   義される伝達関数（Ｈ（Ｚ））に対応し、前記各２のべ
   き乗の項の各べき数が前記切り替えられるべきフィルタ
   係数であり、遅延演算と加減算と算術シフト演算のみか
   らなるディジタルフィルタリング演算を実行する演算手
   段（１０１）を有する、 ことを特徴とするディジタル可変等化器。
2. 【請求項２】 前記伝達関数（Ｈ（Ｚ））は、Ａを０≦
   Ａ＜１の範囲の値をとり得る可変係数として、 【数１】 によって定義され、 前記可変係数Ａは、ｎを０および自然数として、 【数２】 によって定義され、 前記切り替えされるべきフィルタ係数はｎである、 ことを特徴とする請求項１に記載のディジタル可変等化
   器。
3. 【請求項３】 前記切り替えされるべきフィルタ係数
   は、等化を行うべき信号が伝送される線路の線路長に対
   応する値である、 ことを特徴とする請求項１又は２の何れか１項に記載の
   ディジタル可変等化器。