JPH0575255A - Hybrid substrate and circuit module on which the substrate is mounted, and manufacture thereof - Google Patents
Hybrid substrate and circuit module on which the substrate is mounted, and manufacture thereofInfo
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- JPH0575255A JPH0575255A JP3231710A JP23171091A JPH0575255A JP H0575255 A JPH0575255 A JP H0575255A JP 3231710 A JP3231710 A JP 3231710A JP 23171091 A JP23171091 A JP 23171091A JP H0575255 A JPH0575255 A JP H0575255A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、とくに電子機器におけ
る回路モジュールと回路モジュール用混成基板に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit module and a hybrid substrate for the circuit module, particularly in electronic equipment.
【0002】[0002]
【従来の技術】従来の多層回路基板は特開昭63−14
4599号公報に記載のように、配線用のセラミック積
層基板上に回路モジュール用のセラミック積層基板を搭
載し、各セラミック積層基板の多層ポリイミド樹脂絶縁
層上のAl,Cu,Au等の薄膜面、あるいはめっき配
線層面を位置合わせして半田付けするようにしていた。
また、上記多層回路基板においては配線遅延を短縮する
ために、配線幅を広げるたり配線膜厚を厚くしたりする
ようにしていた。また、配線密度を上げるには配線幅を
広げるより配線厚を厚くする方がよいので、配線には厚
付けが容易なCuやAuめっきが用いられていた。電気
めっき法は無電解めっきに較べて成膜速度が早いが、全
ての被めっき面を同一電位に保持するための工程が必要
であり、このため、製造時間が長くなり、また歩留も低
下するという欠点があった。2. Description of the Related Art A conventional multilayer circuit board is disclosed in Japanese Patent Laid-Open No. 63-14.
As described in Japanese Patent No. 4599, a ceramic laminated substrate for a circuit module is mounted on a ceramic laminated substrate for wiring, and a thin film surface of Al, Cu, Au, etc. on a multilayer polyimide resin insulating layer of each ceramic laminated substrate, Alternatively, the plated wiring layer surface is aligned and soldered.
Further, in the above-mentioned multilayer circuit board, in order to reduce the wiring delay, the wiring width is widened or the wiring film thickness is increased. Further, in order to increase the wiring density, it is better to make the wiring thickness thicker than to widen the wiring width. Therefore, Cu or Au plating, which is easy to thicken, has been used for the wiring. Although the electroplating method has a higher film formation rate than electroless plating, it requires a process to keep all plated surfaces at the same potential, which increases the manufacturing time and reduces the yield. There was a drawback that
【0003】図12は上記従来のセラミック積層基板の
製造工程図の一例である。図12の(1)において、基
板1の下面にめっき用の導体膜4を蒸着等により形成
し、基板表面のフォトレジスト膜を露光・現像してエッ
チングマスク51を形成し、次いで(2)に示すように
スルホール6を加工してエッチングマスク51を除去す
る。次いで(3)において、導電膜4を負電極してスル
ホール導体7を電気めっきする。次いで(4)に示すよ
うに、基板上部全面に導体膜44を形成してからその上
に(5)のような絶縁膜52を形成し、エッチング除去
した部分に(6)のような層間配線用の銅導体45を電
気めっきにより形成する。ついで(7)のように絶縁膜
52と導体膜45の不要部分を除去し、(8)のように
絶縁膜53を形成して表面を平坦にする。薄膜多層回路
を形成する場合には、上記(1)から(8)迄の工程を
繰返して薄膜回路を一層づつ形成するようにしていた。
すなわち、薄膜回路の一層毎に上記4に相当するめっき
用導体膜を改めて形成するという手間をかけ、これによ
り、めっき電流による電圧降下を低減してめっき膜厚を
均一化するようにしていた。FIG. 12 is an example of a manufacturing process diagram of the conventional ceramic laminated substrate. In (1) of FIG. 12, a conductor film 4 for plating is formed on the lower surface of the substrate 1 by vapor deposition or the like, and a photoresist film on the surface of the substrate is exposed and developed to form an etching mask 51. As shown, the through hole 6 is processed to remove the etching mask 51. Next, in (3), the conductive film 4 is used as a negative electrode and the through-hole conductor 7 is electroplated. Next, as shown in (4), a conductor film 44 is formed on the entire upper surface of the substrate, and then an insulating film 52 as shown in (5) is formed on the conductor film 44. The copper conductor 45 for use is formed by electroplating. Then, unnecessary portions of the insulating film 52 and the conductor film 45 are removed as shown in (7), and the insulating film 53 is formed as shown in (8) to flatten the surface. In the case of forming a thin film multilayer circuit, the above steps (1) to (8) are repeated to form each thin film circuit one by one.
That is, it takes time and effort to newly form a conductor film for plating corresponding to the above 4 for each layer of the thin film circuit, thereby reducing the voltage drop due to the plating current and making the plating film thickness uniform.
【0004】[0004]
【発明が解決しようとする課題】上記従来のモジュール
用積層基板を搭載する多層配線基板においては図12に
説明したように、薄膜回路の各層毎にめっき電極用の導
体膜を形成し、これにより配線用の銅導体を形成後には
この導体膜をその都度ごとのに除去するようにしていた
ので、配線層数が多くなると製造時間が長びき、歩留が
低下するという問題があった。また、セラミックやガラ
スセラミックの積層基板には表面の凹凸や内部のボイド
が多数存在するため、モジュール用積層基板と多層配線
基板間の接続面の整合が不十分となり接続ミスが発生す
るという問題があった。同時に上記セラミック配線基板
やガラスセラミック配線基板等には焼結による焼き縮み
によってスルホールの位置ずれが発生し、これも歩留ま
り低下の一因となっていた。また、厚膜多層回路基板は
分厚く重いため、この上に薄膜回路を1層ずつ重ねて形
成するには特別のハンドリング装置が必要となる上、作
業性が悪いという問題があった。本発明の目的は上記従
来の問題を改善したモジュール基板を搭載する多層配線
基板とその製造方法を提供することにある。In the multilayer wiring board on which the above-mentioned conventional laminated board for module is mounted, as described in FIG. 12, a conductive film for a plating electrode is formed in each layer of the thin film circuit, and thereby, Since the conductor film is removed every time after the copper conductor for wiring is formed, there is a problem that the manufacturing time becomes longer and the yield decreases when the number of wiring layers increases. In addition, since a ceramic or glass-ceramic laminated board has many surface irregularities and internal voids, there is a problem in that the connection surface between the module laminated board and the multilayer wiring board is insufficiently aligned and a connection error occurs. there were. At the same time, the ceramic wiring board, the glass ceramic wiring board, or the like is misaligned with the through holes due to shrinkage due to sintering, which also causes a decrease in yield. Further, since the thick film multilayer circuit board is thick and heavy, a special handling device is required to form the thin film circuits one by one on top of this, and the workability is poor. An object of the present invention is to provide a multilayer wiring board mounting a module board and a method for manufacturing the same in which the above conventional problems are improved.
【0005】[0005]
【課題を解決するための手段】上記課題を解決するため
に、回路モジュ−ルに搭載する混成基板を、セラミック
板、またはガラス板、またはガラス・セラミック板、ま
たはシリコン基板、または少なくとも片面とスル−ホ−
ル内面とを絶縁した金属基板上に薄膜多層回路を備える
ように形成する。これらの板にはスル−ホ−ルを形成
し、そこに導体を充填する。このスル−ホ−ル導体は電
気めっきで配線を形成する際のめっき電極への引き出し
線の役をするとともに、両面に回路を形成する際に、そ
の間を接続する導体となる。また、上記薄膜多層回路を
上記混成基板の両面にも設けられるようにする。また、
上記混成基板の基板の熱膨張係数を6ppm/K以下と
し、厚みを10μmないし500μm以下とするように
する。さらに、上記混成基板の薄膜多層回路の配線パタ
−ンを、導体膜と、上記導体膜上に積層した銅等の導体
とにより形成し、さらに、上記導体を電気めっきにより
形成し、この電気めっきは、上記導体膜をスル−ホ−ル
導体を介して混成基板の片面に形成しためっき電極に接
続して行うようにする。さらに、上記導体膜を耐熱性有
機絶縁膜の溝内に設けるようにする。また、上記薄膜回
路を順次積層して薄膜多層回路を製造する。In order to solve the above problems, a hybrid substrate mounted on a circuit module is a ceramic plate, a glass plate, a glass-ceramic plate, a silicon substrate, or at least one side and a through plate. -Ho-
The thin film multilayer circuit is formed on a metal substrate that is insulated from the inner surface of the semiconductor layer. Through holes are formed in these plates, and conductors are filled therein. This through-hole conductor serves as a lead wire to a plating electrode when forming a wiring by electroplating, and also serves as a conductor connecting the two when forming a circuit on both surfaces. Further, the thin film multilayer circuit may be provided on both surfaces of the hybrid substrate. Also,
The thermal expansion coefficient of the hybrid substrate is set to 6 ppm / K or less, and the thickness is set to 10 μm to 500 μm or less. Further, the wiring pattern of the thin film multilayer circuit of the hybrid substrate is formed of a conductor film and a conductor such as copper laminated on the conductor film, and further, the conductor is formed by electroplating, and the electroplating is performed. Is performed by connecting the conductor film to a plating electrode formed on one surface of the hybrid substrate through a through-hole conductor. Further, the conductor film is provided in the groove of the heat resistant organic insulating film. Also, the thin film circuits are sequentially laminated to manufacture a thin film multilayer circuit.
【0006】[0006]
【作用】本発明においては、整形、焼成済みのセラミッ
ク板、またはガラス板、またはガラス・セラミック板、
またはシリコン基板、または少なくとも片面とスル−ホ
−ル内面とを絶縁した金属基板等を用い、その上に薄膜
多層回路を形成するので、スル−ホ−ルや外部接続電極
部等の位置ずれが発生せず、また、出来上がった混成基
板には反りやねじれ等が発生しない。また、上記基板の
熱膨張係数を6ppm/K以下とするので、LSI等の
シリコンチップが受ける機械的歪が低減される。また、
混成基板の一方の面に形成しためっき電極を用いて、他
方の面に薄膜多層回路の各配線パタ−ンを順次、スル−
ホ−ル導体を介して電気めっきにより形成するため、従
来のように配線を一層形成する毎に回路面にめっき電極
を形成し、さらにめっき後にその電極を除去するという
煩雑な工程が不要になる。また、上記配線パタ−ンの導
体を薄膜多層回路の各層を構成する耐熱性有機絶縁膜の
溝内に形成する。In the present invention, a shaped or fired ceramic plate, a glass plate, or a glass-ceramic plate,
Alternatively, since a thin film multilayer circuit is formed on a silicon substrate or a metal substrate having at least one surface insulated from the inner surface of the through hole, misalignment of the through hole, external connection electrode portion, etc. It does not occur, and the finished hybrid substrate does not warp or twist. Further, since the coefficient of thermal expansion of the substrate is set to 6 ppm / K or less, mechanical strain applied to a silicon chip such as an LSI is reduced. Also,
Using the plating electrodes formed on one surface of the hybrid substrate, the wiring patterns of the thin-film multilayer circuit are sequentially formed on the other surface of the hybrid substrate.
Since it is formed by electroplating via a hole conductor, the complicated process of forming a plating electrode on the circuit surface every time one layer of wiring is formed and then removing the electrode after plating is no longer required as in the prior art. .. Further, the conductor of the wiring pattern is formed in the groove of the heat resistant organic insulating film forming each layer of the thin film multilayer circuit.
【0007】[0007]
【実施例】〔実施例 1〕図1は本発明による複数個の
モジュール28をプリント基板29上に搭載した論理パ
ッケージの斜視図である。この論理パッケージに記憶パ
ッケージ、入出力処理パッケージ等を組み合わせて計算
機を構成する。図2は上記本発明のモジュール28の部
分断面図である。モジュール28はLSI22を搭載し
た混成基板100とセラミック多層配線基板13と、L
SI22の上面に接しセラミック多層配線基板13に低
温半田24により固定されたコバールの封止キャップ2
5と、封止キャップ25上に搭載された冷却フィン26
等により構成される。なお、混成基板100に関して実
施例2にて詳しく説明する。EXAMPLE 1 FIG. 1 is a perspective view of a logic package in which a plurality of modules 28 according to the present invention are mounted on a printed board 29. A computer is configured by combining a storage package, an input / output processing package, and the like with this logical package. FIG. 2 is a partial sectional view of the module 28 of the present invention. The module 28 includes the hybrid substrate 100 on which the LSI 22 is mounted, the ceramic multilayer wiring substrate 13,
The Kovar sealing cap 2 which is in contact with the upper surface of the SI 22 and fixed to the ceramic multilayer wiring board 13 by the low temperature solder 24
5 and cooling fins 26 mounted on the sealing cap 25
Etc. The hybrid substrate 100 will be described in detail in the second embodiment.
【0008】セラミック多層配線基板13は5層のアル
ミナ基板14を備え、各アルミナ基板14間には貫通孔
にタングステンペーストを埋め込んだビアホール15が
形成されている。上記ビアホールのピッチは450μm
である。各アルミナ基板14の表面上にはタングステン
ペーストの内層配線導体16が印刷されている。各アル
ミナ基板14はそれぞれの四隅に形成したガイド穴を基
準にして重ねられ、120℃で加圧して積層され、水素
雰囲気内で1600℃に加熱されてセラミック配線基板
13となる。また、セラミック多層配線基板13の裏面
には、高温半田20を約410℃に加熱してピン19が
接続・固定される。The ceramic multilayer wiring board 13 is provided with five layers of alumina substrates 14, and via holes 15 are formed between the alumina substrates 14 in which through paste is filled with tungsten paste. The pitch of the via holes is 450 μm
Is. The inner layer wiring conductor 16 of tungsten paste is printed on the surface of each alumina substrate 14. The alumina substrates 14 are stacked on the basis of the guide holes formed at the four corners thereof, respectively, and are laminated by pressing at 120 ° C., and heated to 1600 ° C. in a hydrogen atmosphere to form the ceramic wiring substrate 13. Further, on the back surface of the ceramic multilayer wiring board 13, the high-temperature solder 20 is heated to about 410 ° C. and the pin 19 is connected and fixed.
【0009】混成基板100の薄膜回路2とセラミック
多層配線基板13間は、薄膜回路2の金めっき導体12
とセラミック多層配線基板13表面の金めっき導体17
に中高温半田18を付けて接触させたまま約350℃に
加熱、溶融させ電気的に接続する。次いで混成基板10
0のガラスまたはセラミック材等の基板面1上の金めっ
き導体9上に半田21をのせ、約250℃に加熱してL
SI22を電気的に接続及び固定する。次いでセラミッ
ク多層配線基板13表面の半田封止部23に低温半田2
4を乗せ、約200℃に加熱してコバール封止キャップ
25を接続して電子モジュールを完成する。また、LS
I22と冷却フィン26間には良熱伝導性の耐熱性ゴム
板27が介在される。Between the thin film circuit 2 of the hybrid substrate 100 and the ceramic multilayer wiring substrate 13, the gold-plated conductor 12 of the thin film circuit 2 is provided.
And the gold-plated conductor 17 on the surface of the ceramic multilayer wiring board 13
The intermediate and high temperature solders 18 are attached to and are heated to about 350 ° C. while being in contact with each other to be melted and electrically connected. Next, the hybrid substrate 10
Solder 21 is placed on the gold-plated conductor 9 on the substrate surface 1 such as 0 glass or ceramic material and heated to about 250 ° C.
SI22 is electrically connected and fixed. Next, the low temperature solder 2 is applied to the solder sealing portion 23 on the surface of the ceramic multilayer wiring board 13.
4 is placed and heated to about 200 ° C. to connect the Kovar sealing cap 25 to complete the electronic module. Also, LS
A heat-resistant rubber plate 27 having good heat conductivity is interposed between the I22 and the cooling fin 26.
【0010】従来技術においては上記セラミック多層配
線基板13上にも薄膜回路が形成され、この薄膜回路と
混成基板100上の薄膜回路2を重ねてその間を半田接
続するようにしていた。通常、セラミック多層配線基板
の表面には多層をまとめて焼結する際に発生する微小な
凹凸や気泡、ボイド等が存在するため、これらの影響に
よりその上に薄膜回路の配線層に断線が発生しすくな
り、歩留まりが上がらないという問題があった。また、
上記焼成条件はセラミック多層配線基板材とその中のビ
アホ−ル導体材の兼ね合いにより決定されるので気泡、
ボイド等が少なくなる条件を自由に設定できなかった。
これに対して本発明では、セラミック多層配線基板13
上に薄膜回路を設けないので、上記薄膜回路断線の問題
を回避して歩留まりを向上することができる。In the prior art, a thin film circuit is also formed on the ceramic multilayer wiring substrate 13, and the thin film circuit and the thin film circuit 2 on the hybrid substrate 100 are stacked and soldered between them. Usually, the surface of a ceramic multilayer wiring board has minute irregularities, bubbles, and voids that are generated when multiple layers are sintered together, and these effects cause disconnection in the wiring layer of the thin-film circuit. There was a problem that the product was reduced and the yield was not increased. Also,
Since the firing conditions are determined by the balance between the ceramic multilayer wiring board material and the via-hole conductor material therein, air bubbles,
It was not possible to freely set the conditions for reducing voids.
On the other hand, in the present invention, the ceramic multilayer wiring board 13
Since the thin film circuit is not provided above, the problem of the thin film circuit disconnection can be avoided and the yield can be improved.
【0011】〔実施例 2〕図3は混成基板100の部
分断面図である。図3において、基板1にはガラス基板
や焼結後にスル−ホ−ルを機械的に加工した平滑度のよ
いセラミック基板等を用いるのでその上に凹凸や気泡、
ボイド等に影響されることなく薄膜回路2を形成するこ
とができ、これにより歩留まりを大きく改善できる。配
線材料3には銅を用いる。また、基板表面には外部接続
用導体12、LSIとの接続導体9、及び配線修正・変
更用の導体42等が設けられている。[Embodiment 2] FIG. 3 is a partial sectional view of a hybrid substrate 100. In FIG. 3, the substrate 1 is a glass substrate or a ceramic substrate having a good smoothness obtained by mechanically processing a through hole after sintering.
The thin film circuit 2 can be formed without being affected by voids and the like, and thus the yield can be greatly improved. Copper is used for the wiring material 3. Further, an external connection conductor 12, an LSI connection conductor 9, and a wiring correction / change conductor 42 are provided on the surface of the substrate.
【0012】図4および図5は混成基板100の製造プ
ロセス図である。以下、プロセス番号(1)〜(10)
にしたがって説明する。 (1)耐熱性ガラス基板(熱膨張率:4.2ppm/
K、寸法:100mm×100mm×1mm)1の裏面
にCrを0.05μm、その上にCuを0.5μmをス
パッタして導電膜4を形成する。また基板表面には、フ
ォトレジスト膜を形成後、露光・現像してエッチングマ
スク51を形成する。 (2)HF系のエッチング液を基板表面に垂直方向から
吹き付けて基板周辺部を除去して平均0.45mmピッ
チで直径0.15mmのスルホール6を加工し、その後
エッチングマスク51を除去する。 (3)導電膜4を負電極とする電気めっきにより基板ス
ル−ホール6に銅導体7を形成する。FIGS. 4 and 5 are manufacturing process diagrams of the hybrid substrate 100. Below, process numbers (1) to (10)
Follow the instructions below. (1) Heat resistant glass substrate (coefficient of thermal expansion: 4.2 ppm /
K, dimensions: 100 mm × 100 mm × 1 mm) Cr is 0.05 μm on the back surface of 1 and Cu is 0.5 μm on it to form the conductive film 4. After forming a photoresist film on the surface of the substrate, it is exposed and developed to form an etching mask 51. (2) An HF-based etching solution is sprayed onto the surface of the substrate from the vertical direction to remove the peripheral portion of the substrate to form through holes 6 having a diameter of 0.15 mm at an average pitch of 0.45 mm, and then the etching mask 51 is removed. (3) A copper conductor 7 is formed in the substrate through hole 6 by electroplating using the conductive film 4 as a negative electrode.
【0013】(4)スパッタ法により基板表面全面に
0.05μmのCrと、その上のCuを0.5μm成膜
する。この導体膜上にフォトレジストを塗布・予備焼成
してから配線が必要な部分を残す様に露光・現像し、C
rとCuの不要部分をエッチング除去して導体膜8を形
成し、レジストを剥離する。 (5)導体膜8面上にポリイミドワニスを塗布・スピン
ナ処理・350℃ベーク処理を2回繰返して、膜厚約2
0μmの絶縁膜5を形成する。次いで絶縁膜5上に約4
μmのAl膜を蒸着し、フォトレジストを塗布・露光・
現像してからウエットエッチングする。更にこのAlを
マスクとしてドライエッチ法により、配線形成部にあた
る絶縁膜とAl上のフォトレジストを除去する。その
後、Al膜をエッチング液を用いて除去する。 (6)上記加工されたポリイミド溝内のCr膜をエッチ
ング液で除去後、基板裏面の導電膜4に負電極を接続し
て硫酸銅を主成分とする電気めっき液に投入し、溝内に
膜厚20μmの銅導体10を成長させる。(4) Deposit 0.05 μm of Cr and 0.5 μm of Cu on the entire surface of the substrate by sputtering. Photoresist is applied on this conductor film, pre-baked, and then exposed and developed to leave a portion where wiring is required.
The unnecessary portions of r and Cu are removed by etching to form the conductor film 8, and the resist is peeled off. (5) Applying polyimide varnish on the surface of the conductor film 8, spinner treatment, and bake treatment at 350 ° C. two times to obtain a film thickness of about 2
An insulating film 5 of 0 μm is formed. Then on the insulating film 5 about 4
Evaporate an Al film of μm and apply / expose photoresist.
Wet etching after development. Further, the insulating film corresponding to the wiring formation portion and the photoresist on Al are removed by a dry etching method using this Al as a mask. Then, the Al film is removed using an etching solution. (6) After the Cr film in the processed polyimide groove is removed with an etching solution, a negative electrode is connected to the conductive film 4 on the back surface of the substrate and the electroplating solution containing copper sulfate as a main component is added to the groove. A copper conductor 10 having a film thickness of 20 μm is grown.
【0014】また、上記銅導体10を、無電解めっき法
により約5μm形成し、その上に電気めっきにより約1
5μm形成するようにすると、配線膜厚を場所に依らず
均一化することができる。CrとCu下地膜4上に直接
電気めっきを施すと、下地膜の電気抵抗による電圧降下
により負電極4に近い部分と遠い部分でめっきが生じ
る。この膜厚差は上記無電解めっきにより下地膜の電気
抵抗を減しておくことにより低減することができる。 (7)更にその上の2層目の層11を(4)から(6)
迄と同様の工程により製造する。 (8)上記(4)から(6)迄と同様の工程を繰返し
て、全11層から成る薄膜回路2を形成する。 (9)基板裏面に形成した導電膜4をウエットエッチン
グにより必要部分の導体9を残して除去する。 (10)基板裏面の導体9と薄膜回路表面の導体12の
上に無電解めっき法により、金の膜34及び35を形成
する。以上により混成基板100が形成される。The copper conductor 10 is formed to a thickness of about 5 μm by an electroless plating method, and electroplated thereon to a thickness of about 1 μm.
If it is formed to have a thickness of 5 μm, the wiring film thickness can be made uniform regardless of the location. When the electroplating is performed directly on the Cr and Cu underlayer films 4, the voltage drop due to the electrical resistance of the underlayer film causes plating at a portion near the negative electrode 4 and a portion far from the negative electrode 4. This film thickness difference can be reduced by reducing the electric resistance of the base film by the electroless plating. (7) Further, the second layer 11 on the layer (4) to (6)
It is manufactured by the same process as before. (8) The steps similar to the above (4) to (6) are repeated to form the thin film circuit 2 including all 11 layers. (9) The conductive film 4 formed on the back surface of the substrate is removed by wet etching, leaving the conductor 9 in a necessary portion. (10) Gold films 34 and 35 are formed on the conductor 9 on the back surface of the substrate and the conductor 12 on the front surface of the thin film circuit by electroless plating. As described above, the hybrid substrate 100 is formed.
【0015】〔実施例 3〕実施例2ではガラス基板1
の表面のみに薄膜回路2を形成した。しかしながら図6
に示すように、ガラス基板1の表面と裏面の双方に薄膜
回路21と22を形成することができる。基板1のスル
ホール導体7や配線材料3等には銅を用いる。また、基
板表面には外部接続用の導体12、LSI接続導体9、
及び配線修正・変更用導体42等が設けられる。金導体
34と35はそれぞれのAu膜である。[Embodiment 3] In Embodiment 2, the glass substrate 1 is used.
The thin film circuit 2 was formed only on the surface of. However, FIG.
As shown in, the thin film circuits 21 and 22 can be formed on both the front surface and the back surface of the glass substrate 1. Copper is used for the through-hole conductor 7 and the wiring material 3 of the substrate 1. In addition, a conductor 12 for external connection, an LSI connecting conductor 9,
Also, a wiring correction / change conductor 42 and the like are provided. The gold conductors 34 and 35 are Au films, respectively.
【0016】図7と図8はこの混成基板101の製造プ
ロセス図である。以下、プロセス番号(1)〜(10)
にしたがって説明する。基板1には耐熱性ガラス基板
(熱膨張率:2.5ppm/K、寸法:100mm×1
00mm×1mm)を用いる。なお、(1)から(6)
までのプロセスは実施例2と同様なので説明を省略す
る。 (7)銅導体10上に層11(2層目)を銅の代わりに
ニツケルを用いて(4)〜(6)と同一の工程により形
成する。 (8)次いで基板裏面に形成した導電膜4をエッチング
等で除去する。更に薄膜回路面の全面にスパッタ法を用
いてCrを0.05μm、その上にCuを0.5μm成
膜して導電膜30を形成する。7 and 8 are manufacturing process diagrams of the hybrid substrate 101. Below, process numbers (1) to (10)
Follow the instructions below. The substrate 1 is a heat-resistant glass substrate (coefficient of thermal expansion: 2.5 ppm / K, dimensions: 100 mm x 1
00 mm × 1 mm) is used. Note that (1) to (6)
The process up to here is the same as that of the second embodiment, and therefore the description thereof is omitted. (7) A layer 11 (second layer) is formed on the copper conductor 10 by using nickel instead of copper in the same process as (4) to (6). (8) Next, the conductive film 4 formed on the back surface of the substrate is removed by etching or the like. Further, Cr is deposited to a thickness of 0.05 μm and Cu is deposited to a thickness of 0.5 μm on the entire surface of the thin film circuit surface by sputtering to form the conductive film 30.
【0017】(9)実施例2の(4)と同様に、基板表
面全面にスパッタ法を用いてCrを0.05μm、その
上にCuを0.5μm成膜する。この導体膜上にフォト
レジストを塗布・予備焼成してから、配線が必要な部分
を残す様に露光・現像する。その後、CrとCuの膜を
エッチング液を用いて除去して導体膜31を形成した
後、レジストを剥離する。この上にポリイミドワニスを
塗布・スピンナ処理・350℃でのベークを2回繰返し
て、膜厚約20μmの絶縁膜32を形成する。 (10)絶縁膜32の上に蒸着法でAl膜を約4μm成
膜後、フォトレジストを塗布・露光・現像してから、A
lをウエットエッチングする。更にドライエッチ法によ
り、Alをマスクとして配線形成部にあたる絶縁膜及び
Al上のフォトレジストを除去する。その後、Al膜を
エッチング液を用いて除去する。(9) Similar to (4) of Example 2, Cr is deposited to a thickness of 0.05 μm and Cu is deposited to a thickness of 0.5 μm on the entire surface of the substrate by the sputtering method. Photoresist is applied on the conductor film and pre-baked, and then exposed and developed so as to leave a portion where wiring is required. After that, the Cr and Cu films are removed by using an etching solution to form the conductor film 31, and then the resist is peeled off. Polyimide varnish is applied thereon, spinner treatment and baking at 350 ° C. are repeated twice to form an insulating film 32 having a film thickness of about 20 μm. (10) After depositing an Al film of about 4 μm on the insulating film 32 by a vapor deposition method, applying, exposing and developing a photoresist,
1 is wet-etched. Further, by dry etching, the insulating film corresponding to the wiring formation portion and the photoresist on Al are removed using Al as a mask. Then, the Al film is removed using an etching solution.
【0018】(11)加工されたポリイミド溝内のCr
膜をエッチング液で除去後、導電膜30を電気めっき用
の負電極を接続して、基板を硫酸銅を主成分とする電気
めっき液に投入して、溝内に膜厚20μmの銅導体33
を成長させる。 (12)上記(9)から(11)迄と同様の工程を更に
10回繰返しして、全11層から成る薄膜回路21を形
成する。 (13)薄膜基板表面の導電膜30をウエットエッチン
グで除去する。更に、基板表裏面の導体上に無電解めっ
き法により、Au膜34、35を形成する。(11) Cr in the processed polyimide groove
After removing the film with an etching solution, the conductive film 30 is connected to a negative electrode for electroplating, the substrate is put into an electroplating solution containing copper sulfate as a main component, and a copper conductor 33 having a film thickness of 20 μm is provided in the groove.
Grow. (12) The same steps as (9) to (11) above are repeated 10 times to form the thin film circuit 21 consisting of all 11 layers. (13) The conductive film 30 on the surface of the thin film substrate is removed by wet etching. Further, Au films 34 and 35 are formed on the conductors on the front and back surfaces of the substrate by electroless plating.
【0019】〔実施例 4〕図9は本発明による他の混
成基板102の断面図である。混成基板102では金属
基板37を用い、その表面と裏面に薄膜回路21及び2
2を形成する。金属基板37にはポリイミド膜36で被
覆したフェルニコ板を用いる。配線材料3とスルホール
導体7には銅を用い、導体9と42にはニッケルを用い
る。基板表面には表面をAu膜34、35で被覆した外
部接続用導体12、LSIとの接続導体9、及び配線修
正・変更用導体42等が設けられる。[Embodiment 4] FIG. 9 is a sectional view of another hybrid substrate 102 according to the present invention. A metal substrate 37 is used for the hybrid substrate 102, and thin film circuits 21 and 2 are provided on the front and back surfaces thereof.
Form 2. A Fernico plate covered with a polyimide film 36 is used for the metal substrate 37. Copper is used for the wiring material 3 and the through-hole conductor 7, and nickel is used for the conductors 9 and 42. On the surface of the substrate, there are provided an external connection conductor 12 whose surface is covered with Au films 34 and 35, an LSI connection conductor 9, and a wiring correction / change conductor 42.
【0020】図10はこの混成基板102の製造プロセ
ス図の一部である。以下、プロセス番号(1)〜(5)
にしたがって説明する。 (1)金属基板37には平坦なフェルニコ板(熱膨張
率:5.0ppm/K、寸法:100mm×100mm
×1mm)を用いる。 (2)炭酸ガスレーザにより金属基板37に直径0.2
0mmの穴38を平均0.45mmピッチであける。 (3)このフェルニコ基板表面にポリイミド樹脂を印刷
・焼成して、膜厚約20μmの絶縁膜を形成する。更に
この基板の裏面にもポリイミド樹脂を印刷し、この印刷
面を銅箔39の上に重ねてポリイミド樹脂をベークす
る。これらの作業により、穴38内にポリイミド樹脂が
浸入し被覆する。 (4)エキシマレーザにより穴38内のポリイミド樹脂
を除去してスルホール6を形成する。 (5)基板裏面の銅箔39を負電極として、スルホール
6内に銅めっきし導体7を成長させる。 その後、混成基板と21と22を実施例3の(4)〜
(13)と同様にして製造する。FIG. 10 is a part of the manufacturing process diagram of the hybrid substrate 102. Below, process numbers (1) to (5)
Follow the instructions below. (1) A flat Fernico plate (coefficient of thermal expansion: 5.0 ppm / K, dimensions: 100 mm x 100 mm) on the metal substrate 37.
× 1 mm) is used. (2) Diameter of 0.2 on the metal substrate 37 by carbon dioxide laser
The 0 mm holes 38 are drilled on average 0.45 mm pitch. (3) A polyimide resin is printed and baked on the surface of this Fernico substrate to form an insulating film having a film thickness of about 20 μm. Further, a polyimide resin is printed on the back surface of the substrate, the printed surface is overlaid on the copper foil 39, and the polyimide resin is baked. By these operations, the polyimide resin penetrates and coats the hole 38. (4) The polyimide resin in the hole 38 is removed by an excimer laser to form the through hole 6. (5) Using the copper foil 39 on the back surface of the substrate as a negative electrode, copper is plated in the through holes 6 to grow the conductor 7. Then, the hybrid substrate and 21 and 22 are used in (3) to (4) of Example 3.
It is manufactured in the same manner as (13).
【0021】〔実施例 5〕図11は本発明による他の
混成基板103の部分断面図である。混成基板103で
は両面を研磨し、酸化・絶縁したSi基板40を用い、
その表面には薄膜回路2が形成される。Si基板のスル
ホール導体7と配線材料3には銅を用いる。但し、導体
9と同42にはニッケルを用いる。スルホール導体7の
表面には外部接続用のAu膜35が設けられる。同様に
LSI接続用導体9と、配線修正・変更用導体42の表
面にも外部接続用のAu膜34が設けられる。[Embodiment 5] FIG. 11 is a partial sectional view of another hybrid substrate 103 according to the present invention. In the hybrid substrate 103, the Si substrate 40 whose both surfaces are polished and oxidized and insulated is used.
The thin film circuit 2 is formed on the surface thereof. Copper is used for the through-hole conductor 7 and the wiring material 3 of the Si substrate. However, nickel is used for the conductors 42 and 42. An Au film 35 for external connection is provided on the surface of the through-hole conductor 7. Similarly, the Au film 34 for external connection is also provided on the surfaces of the LSI connecting conductor 9 and the wiring correcting / changing conductor 42.
【0022】この混成基板103は下記のプロセス
(1)〜(18)により製造される。 (1)Si基板40(熱膨張率:3ppm/K、寸法:
102mmφ×1mm)の裏面にAuを蒸着する。 (2)超音波加工によりSi基板40に直径0.15m
mの穴(スルホール)を平均0.45mmピッチであけ
る。 (3)Si基板40の表面と上記スルホールにSiO2
絶縁膜を熱酸化して形成する。 (4)表面にAuを蒸着した銅板のAuの面をSiのA
uの面に密着して加圧、加熱し、銅板とSi基板を接着
する。 (5)この銅板を電極としてSi基板のスルホール内を
銅めっきしてスルホール導体7を形成する。This hybrid substrate 103 is manufactured by the following processes (1) to (18). (1) Si substrate 40 (coefficient of thermal expansion: 3 ppm / K, dimensions:
Au is vapor-deposited on the back surface of 102 mmφ × 1 mm). (2) 0.15 m diameter on the Si substrate 40 by ultrasonic processing
m holes (through holes) are made at an average pitch of 0.45 mm. (3) SiO 2 is formed on the surface of the Si substrate 40 and the through holes.
The insulating film is formed by thermal oxidation. (4) The surface of Au of the copper plate with Au vapor-deposited on the surface is
The copper plate and the Si substrate are adhered by closely contacting the surface of u and applying pressure and heat. (5) Using the copper plate as an electrode, the through hole of the Si substrate is plated with copper to form the through hole conductor 7.
【0023】下記(6)以降のプロセスは実施例2の
(4)以降と殆ど同様である。 (6)Si基板40の表面にCrを0.05μmスパッ
タし、その上にCuを0.5μm成膜する。 (7)次いでその上にネガタイプの感光性レジストを塗
布・予備焼成してから、フォトマスクを用いて配線が必
要な部分に光を照射し、現像する。 (8)上記レジストが除去された部分のCrとCuの膜
をエッチング液を用いて除去し、次いで配線部のレジス
トを剥離する。 (9)次いでその上にポリイミドワニスを塗布・スピン
ナ処理・350℃でのベークを2回繰返して、膜厚約2
0μmの絶縁膜を形成する。 (10)上記絶縁膜上に約4μmのAl膜を蒸着する。 (11)次いでその上にネガタイプの感光性レジストを
塗布・予備焼成してから、フォトマスクを用いて配線が
必要な部分に光を照射して現像する。 (12)レジストの除去された部分のAl膜をエッチン
グ液を用いて除去した後、配線部のレジストを剥離す
る。The processes after (6) below are almost the same as those after (4) in the second embodiment. (6) Cr is sputtered on the surface of the Si substrate 40 by 0.05 μm, and Cu is deposited thereon by 0.5 μm. (7) Next, a negative type photosensitive resist is applied thereon and pre-baked, and then a portion where wiring is required is irradiated with light using a photomask and developed. (8) The Cr and Cu films in the portion where the resist is removed are removed by using an etching solution, and then the resist in the wiring portion is peeled off. (9) Next, apply polyimide varnish on it, spinner process, and bake at 350 ° C. twice, to obtain a film thickness of about 2
An insulating film of 0 μm is formed. (10) Deposit an Al film of about 4 μm on the insulating film. (11) Next, a negative type photosensitive resist is applied thereon and prebaked, and then a portion where wiring is required is irradiated with light using a photomask to be developed. (12) After removing the Al film in the removed resist using an etching solution, the resist in the wiring portion is removed.
【0024】(13)次いで、この基板をドライエッチ
装置に入れ、Al膜で被覆されていないポリイミドをエ
ッチング除去する。この際、Al上のレジスト膜も同時
に除去される。 (14)Al膜をエッチング液を用いて除去する。 (15)加工されたポリイミド溝内のCr膜をエッチン
グ液で除去する。 (16)基板の銅板部に電気めっき用の電極を接続し
て、基板を硫酸銅を主成分とする電気めっき液に投入し
て、溝内に膜厚20μmの銅を成長させる。 (17)上記(6)〜(16)のプロセスを繰り返して
薄膜回路2を形成する。但し、層41は銅の無電解めっ
きで形成し、また、導体9及び42はNiめっきで形成
する。 (18)Si基板40裏面のAu膜と銅板を約400℃
に加熱して取り外す。(19)基板表両面の接続パッド
に金を無電解めっきする。(13) Next, this substrate is put into a dry etching apparatus, and the polyimide not covered with the Al film is removed by etching. At this time, the resist film on Al is also removed at the same time. (14) The Al film is removed using an etching solution. (15) The Cr film in the processed polyimide groove is removed with an etching solution. (16) An electrode for electroplating is connected to the copper plate portion of the substrate, the substrate is put into an electroplating solution containing copper sulfate as a main component, and copper having a film thickness of 20 μm is grown in the groove. (17) The thin film circuit 2 is formed by repeating the above processes (6) to (16). However, the layer 41 is formed by electroless plating of copper, and the conductors 9 and 42 are formed by Ni plating. (18) Approximately 400 ° C. between the Au film on the back surface of the Si substrate 40 and the copper plate
Heat to remove. (19) Gold is electrolessly plated on the connection pads on both front and rear surfaces of the substrate.
【0025】〔実施例 6〕実施例2における基板1に
アルミナ基板を用いることもできる。この基板1に対す
るスルホール加工・導体形成等は下記(1)〜(4)の
プロセスを用いる。他のプロセスは実施例2と同様であ
る。 (1)超音波加工によりアルミナ基板(熱膨張率:6.
0ppm/K、寸法:100mm×100mm×1m
m)に直径0.15mmの穴を平均0.45mmピッチ
で加工する。 (2)基板裏面に約20μm膜厚の銅箔をポリイミドワ
ニスを用いて接着し、真空中にて370℃、1時間、熱
処理して固着する。 (3)ドライエッチにより、基板表面に酸素イオンまた
は原子を照射して上記スルホール内のポリイミドを除去
する。 (4)銅箔を負電極として上記スルホール内に銅を電気
めっきして銅導体を形成する。 以降は、前記したように、実施例1と同様にして混成基
板を製造した。[Sixth Embodiment] An alumina substrate may be used as the substrate 1 in the second embodiment. For the through hole processing, conductor formation, etc. for the substrate 1, the following processes (1) to (4) are used. The other processes are similar to those in the second embodiment. (1) Alumina substrate (coefficient of thermal expansion: 6.
0 ppm / K, size: 100 mm x 100 mm x 1 m
m) holes having a diameter of 0.15 mm are machined at an average pitch of 0.45 mm. (2) A copper foil having a film thickness of about 20 μm is adhered to the back surface of the substrate using a polyimide varnish, and heat-treated in vacuum at 370 ° C. for 1 hour to be fixed. (3) By dry etching, the substrate surface is irradiated with oxygen ions or atoms to remove the polyimide in the through holes. (4) Copper is electroplated in the through-hole using the copper foil as a negative electrode to form a copper conductor. Thereafter, as described above, a hybrid substrate was manufactured in the same manner as in Example 1.
【0026】〔実施例 7〕実施例3では基板1に板厚
1mmの耐熱性ガラスを用いた。この板厚を100,3
00,500μm(熱膨張率:4.2ppm/K)の様
に薄くすると、スルホール導体7の長さが短くなるため
配線抵抗を低減し、同時に配線間の誘導雑音を低減する
ことができる。[Embodiment 7] In Embodiment 3, the substrate 1 is made of heat resistant glass having a thickness of 1 mm. This plate thickness is 100,3
When the thickness is made as thin as 00,500 μm (coefficient of thermal expansion: 4.2 ppm / K), the length of the through-hole conductor 7 becomes short, so that the wiring resistance can be reduced, and at the same time, the induced noise between the wirings can be reduced.
【0027】〔実施例 8〕上記実施例7の耐熱性ガラ
ス基板1(熱膨張率:4.2ppm/K)のサイズを2
0mm×20mmと小型化し、さらに板厚を10,5
0,100μmと薄くする。これによりスルホール導体
7の長さがさらに短縮されるので、配線抵抗や雑音等を
さらに低減することができる。以上の本発明の各実施例
において用いた厚膜基板材料にはアルミナのみならず、
ムライト等のセラミック材料、セラミック粉末とガラス
から成るガラスセラミック、ガラス等を用いることがで
きる。また、導体材料にはタングステン、銅等の他に、
モリブデン、ニツケル、銀/パラジウム、金、白金、等
を用いるようにしてもよい。また、有機絶縁材料にはポ
リイミドの他に、テフロン等の耐熱性樹脂を用いること
ができる。また、基板間の接続には、導電ペーストを用
いることもでき、さらに、加熱、加圧や超音波融着等の
方法を用いることもできる。[Embodiment 8] The size of the heat-resistant glass substrate 1 (coefficient of thermal expansion: 4.2 ppm / K) of the above Embodiment 7 is set to 2
The size was reduced to 0 mm x 20 mm, and the plate thickness was 10, 5
Thin to 0,100 μm. As a result, the length of the through-hole conductor 7 is further shortened, so that wiring resistance, noise, etc. can be further reduced. The thick film substrate material used in each of the above embodiments of the present invention is not only alumina,
Ceramic materials such as mullite, glass ceramics composed of ceramic powder and glass, and glass can be used. In addition to tungsten, copper, etc. as the conductor material,
Molybdenum, nickel, silver / palladium, gold, platinum, etc. may be used. In addition to polyimide, a heat resistant resin such as Teflon can be used as the organic insulating material. In addition, a conductive paste can be used for the connection between the substrates, and a method such as heating, pressurizing, or ultrasonic fusion can be used.
【0028】[0028]
【発明の効果】本発明により下記の効果を得ることがで
きる。 (1)従来のモジュ−ルでは、セラミック多層配線基板
13と混成基板100等の双方に薄膜回路を設けるよう
にしていたので、それぞれがタクトの長い薄膜工程を通
る結果、製造時間が非常に長くなっていた。これに対し
本発明では、上記薄膜回路の全てを混成基板上に集約す
るので、これをセラミック多層配線基板とは別途製造し
て仕込むようにして工期をにらんで効率良く製造するこ
とができ、総合的に見てモジュ−ル28の製造工期を短
縮することができる。According to the present invention, the following effects can be obtained. (1) In the conventional module, since the thin film circuits are provided on both the ceramic multilayer wiring substrate 13 and the hybrid substrate 100, the manufacturing time is extremely long as a result of passing through the thin film process with long tact. Was becoming. On the other hand, in the present invention, since all of the above thin film circuits are integrated on the hybrid substrate, this can be manufactured separately from the ceramic multilayer wiring substrate and charged, and can be efficiently manufactured in consideration of the construction period. Therefore, the manufacturing period of the module 28 can be shortened.
【0029】(2)また、上記従来の薄膜回路の配線層
にはセラミック多層配線基板表面の微小な凹凸や気泡、
ボイド等による断線が発生していた点を、上記のように
セラミック多層配線基板上の薄膜回路を混成基板上に集
約することにより防止することができる。 (3)さらに、本発明では混成基板の基板に表面を平滑
化し焼成済みのアルミナ基板やセラミック基板、ガラス
基板、ガラスセラミック基板等を用いるので、その上に
上記薄膜/圧膜回路を生成する際に基板からのガス放出
がなく、このため薄膜/圧膜回路をさらに歩留まり良く
形成することができる。 (4)さらに、上記焼成済みの基板は薄膜多層回路焼成
による熱歪の影響を受けにくいので、基板の反りやうね
りが少なくなり、これによりLSIの半田接続不良や半
田断線等を低減することができる。また、薄膜内部の剥
離、断線不良等の発生を低減することもできる。(2) Further, in the wiring layer of the above-mentioned conventional thin film circuit, minute irregularities and bubbles on the surface of the ceramic multilayer wiring board,
It is possible to prevent the occurrence of disconnection due to voids or the like by collecting the thin film circuits on the ceramic multilayer wiring board on the hybrid board as described above. (3) Further, according to the present invention, since an alumina substrate, a ceramic substrate, a glass substrate, a glass ceramic substrate or the like whose surface is smoothed and fired is used for the hybrid substrate, when the thin film / pressure film circuit is formed thereon. In addition, there is no gas release from the substrate, so that the thin film / pressure film circuit can be formed with higher yield. (4) Further, since the above-mentioned baked substrate is less susceptible to the thermal strain due to the baking of the thin film multilayer circuit, the warp and undulation of the substrate are reduced, which can reduce the solder connection failure of the LSI and the solder breakage. it can. It is also possible to reduce the occurrence of peeling inside the thin film, defective disconnection, and the like.
【0030】(5)また、上記焼成済みの基板に挿入、
接続するピンの位置は薄膜基板焼成による狂いが生じな
いので、ピンの位置精度が向上する。 (6)また、薄膜基板の片面に形成した電極をめっきの
共通負電極として薄膜多層回路の各層の導体パタ−ンを
順次電気めっきすることにより、薄膜回路の工程を大幅
に短縮して歩留を向上することができる。 (7)また、上記本発明の混成基板を分割して個々に製
造、検査することにより全体の歩留まりを向上すること
ができる。従来の基板では上記分割部分のいずれかに不
良があればその基板全体が不良となっていた。 また、上記混成基板の各部分を歩留りや製造期間に応じ
て分割して、難度の高いものを早めに製造するようにし
て仕掛りの増加を回避することができる。(5) Also, insert into the above-mentioned baked substrate,
Since the position of the pin to be connected does not become out of alignment due to the baking of the thin film substrate, the pin position accuracy is improved. (6) Further, the electrode formed on one surface of the thin film substrate is used as a common negative electrode for plating, and the conductor patterns of the respective layers of the thin film multilayer circuit are sequentially electroplated, whereby the process of the thin film circuit is significantly shortened and the yield is improved. Can be improved. (7) Further, the yield of the whole can be improved by dividing the hybrid substrate of the present invention and manufacturing and inspecting it individually. In the conventional substrate, if there is a defect in any of the divided portions, the entire substrate is defective. Further, it is possible to avoid the increase of work in process by dividing each part of the hybrid substrate according to the yield or the manufacturing period to manufacture a highly difficult one early.
【図1】モジュールを搭載した論理パッケージの外観図
である。FIG. 1 is an external view of a logic package including a module.
【図2】本発明の混成基板を用いたモジュールの部分断
面図である。FIG. 2 is a partial cross-sectional view of a module using the hybrid substrate of the present invention.
【図3】本発明による混成基板の部分断面図である。FIG. 3 is a partial cross-sectional view of a hybrid substrate according to the present invention.
【図4】図3に示した混成基板の製造プロセス図の一部
である。4 is a part of a manufacturing process diagram of the hybrid substrate shown in FIG.
【図5】図3に示した混成基板の製造プロセス図の一部
である。5 is a part of a manufacturing process diagram of the hybrid substrate shown in FIG.
【図6】両面に薄膜回路を形成した本発明の混成基板の
部分断面図である。FIG. 6 is a partial cross-sectional view of a hybrid substrate of the present invention having thin film circuits formed on both sides.
【図7】図6に示した混成基板の製造プロセス図の一部
である。FIG. 7 is a part of a manufacturing process diagram of the hybrid substrate shown in FIG.
【図8】図6に示した混成基板の製造プロセス図の一部
である。8 is a part of a manufacturing process diagram of the hybrid substrate shown in FIG.
【図9】金属基板の両面に薄膜回路を形成した本発明の
混成基板の部分断面図である。FIG. 9 is a partial cross-sectional view of a hybrid substrate of the present invention in which thin film circuits are formed on both surfaces of a metal substrate.
【図10】図9に示した混成基板の製造プロセス図の一
部である。FIG. 10 is a part of a manufacturing process diagram of the hybrid substrate shown in FIG. 9;
【図11】Si基板の表面に薄膜回路を形成した本発明
の混成基板の部分断面図である。FIG. 11 is a partial cross-sectional view of a hybrid substrate of the present invention in which a thin film circuit is formed on the surface of a Si substrate.
【図12】基板表面に薄膜回路を形成するための従来の
製造プロセス図の一部である。FIG. 12 is a part of a conventional manufacturing process diagram for forming a thin film circuit on a substrate surface.
1 基板 2 薄膜回路 3 配線材料 4 導電膜 5 絶縁膜 51 エッチングマスク 6 スル−ホ−ル 7 スル−ホール導体 8 導体膜 9 接続導体 10 銅導体 11 第2層 12 外部接続用導体 13 セラミック多層配線基板 14 アルミナ基板 15 ビアホール 16 内層配線導体 17 タングステン導体 18 中高温半田 19 ピン 20 高温半田 21 半田 22 LSI 23 半田封止部 24 低温半田 25 封止キャップ 26 冷却フィン 27 ゴム板 28 モジュール 29 プリント基板 30 導電膜 31 導体膜 32 絶縁膜 33 銅導体 34 Au膜 36 ポリイミド膜 37 フェルニコ基板 38 穴 39 銅箔 40 Si基板 41 薄膜回路中間層 42 配線修正・変更用導体 1 Substrate 2 Thin film circuit 3 Wiring material 4 Conductive film 5 Insulating film 51 Etching mask 6 Through-hole 7 Through-hole conductor 8 Conductor film 9 Connection conductor 10 Copper conductor 11 Second layer 12 External connection conductor 13 Ceramic multilayer wiring Substrate 14 Alumina substrate 15 Via hole 16 Inner layer wiring conductor 17 Tungsten conductor 18 Medium high temperature solder 19 Pin 20 High temperature solder 21 Solder 22 LSI 23 Solder sealing part 24 Low temperature solder 25 Sealing cap 26 Cooling fin 27 Rubber plate 28 Module 29 Printed board 30 Conductive film 31 Conductor film 32 Insulating film 33 Copper conductor 34 Au film 36 Polyimide film 37 Fernico substrate 38 Hole 39 Copper foil 40 Si substrate 41 Thin film circuit intermediate layer 42 Wiring correction / change conductor
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Claims (10)
いて、上記混成基板をセラミック板、またはガラス板、
またはガラス・セラミック板にスル−ホ−ル導体を形成
し、その板上に薄膜多層回路を設けたのものとすること
を特徴とする回路モジュ−ル。1. A hybrid substrate mounted on a circuit module, wherein the hybrid substrate is a ceramic plate or a glass plate,
Alternatively, a circuit module is characterized in that a through-hole conductor is formed on a glass / ceramic plate and a thin film multilayer circuit is provided on the plate.
いて、上記混成基板を少なくとも片面とスル−ホ−ル内
面とを絶縁した金属基板上に薄膜多層回路を設けたもの
とすることを特徴とする回路モジュ−ル。2. A hybrid substrate to be mounted on a circuit module, wherein the hybrid substrate is provided with a thin film multilayer circuit on a metal substrate having at least one surface insulated from the inner surface of the through hole. Circuit module to do.
いて、上記混成基板をシリコン基板にスル−ホ−ル導体
を形成し、その板上に薄膜多層回路を設けたものとする
ことを特徴とする回路モジュ−ル。3. A hybrid substrate mounted on a circuit module, wherein the hybrid substrate is a silicon substrate on which a through-hole conductor is formed, and a thin film multilayer circuit is provided on the plate. Circuit module to do.
上記混成基板の基板の両面に薄膜多層回路を設けたもの
とすることを特徴とする回路モジュ−ル。4. The method according to any one of claims 1 to 3,
A circuit module, wherein thin film multilayer circuits are provided on both surfaces of the substrate of the hybrid substrate.
上記混成基板の基板の熱膨張係数を6ppm/K以下と
したことを特徴とする回路モジュ−ル。5. The method according to any one of claims 1 to 4,
A circuit module, wherein the coefficient of thermal expansion of the substrate of the hybrid substrate is 6 ppm / K or less.
板の基板の厚みを10μmないし500μm以下とした
ことを特徴とする回路モジュ−ル。6. The circuit module according to claim 1, wherein the thickness of the hybrid substrate is 10 μm to 500 μm or less.
上記混成基板の薄膜多層回路に、導体膜と、上記導体膜
上に積層した銅等の導体とにより形成したの配線パタ−
ンを備えるようにしたことを特徴とする回路モジュ−
ル。7. The method according to any one of claims 1 to 6,
A wiring pattern formed by a conductor film and a conductor such as copper laminated on the conductor film in the thin film multilayer circuit of the hybrid substrate.
Circuit module characterized by being equipped with
Le.
混成基板の片面にめっき電極を形成し、上記混成基板の
導体膜と上記めっき電極とをスル−ホ−ル導体を介して
接続し、上記めっき電極に負電圧を印加して上記銅等の
導体を上記導体膜上にめっきして積層するようにして製
造するようにしたことを特徴とする回路モジュ−ルの製
造方法。8. The circuit module according to claim 7, wherein a plating electrode is formed on one surface of the hybrid substrate, and the conductor film of the hybrid substrate and the plating electrode are connected via a through-hole conductor. Then, a negative voltage is applied to the plating electrode so that the conductor such as copper is plated and laminated on the conductor film to manufacture the circuit module.
法において、上記混成基板の導体膜を耐熱性有機絶縁膜
の溝内に設け、上記銅等の導体を上記導体膜上にめっき
して積層するようにしたことを特徴とする回路モジュ−
ルの製造方法。9. The method of manufacturing a circuit module according to claim 8, wherein the conductor film of the hybrid substrate is provided in the groove of the heat resistant organic insulating film, and the conductor such as copper is plated on the conductor film. Circuit module characterized by being stacked
Manufacturing method.
方法により、請求項1ないし7記載の上記混成基板の薄
膜多層回路の各層を順次積層するようにしたことを特徴
とする回路モジュ−ルの製造方法。10. The circuit module according to claim 9, wherein each layer of the thin film multilayer circuit of the hybrid substrate according to claim 1 is sequentially laminated by the method for manufacturing a circuit module according to claim 9. Manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231710A JPH0575255A (en) | 1991-09-11 | 1991-09-11 | Hybrid substrate and circuit module on which the substrate is mounted, and manufacture thereof |
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Publication Number | Publication Date |
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Family Applications (1)
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JP (1) | JPH0575255A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1991
- 1991-09-11 JP JP3231710A patent/JPH0575255A/en active Pending
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