JPH0572260A - 半導体集積回路の静的消費電流測定方法 - Google Patents
半導体集積回路の静的消費電流測定方法Info
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- JPH0572260A JPH0572260A JP3267077A JP26707791A JPH0572260A JP H0572260 A JPH0572260 A JP H0572260A JP 3267077 A JP3267077 A JP 3267077A JP 26707791 A JP26707791 A JP 26707791A JP H0572260 A JPH0572260 A JP H0572260A
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Abstract
(57)【要約】
【目的】 半導体集積回路の静的消費電流を測定する。
【構成】 Ｎ型トランジスタでプルアップされた内部の
ノードを有しＰ型トランジスタとＮ型トランジスタとか
ら成るＣＭＯＳ型半導体集積回路の静的消費電流の測定
を、このＣＭＯＳ型半導体集積回路に第一の電源電圧を
印加した後第二の電源電圧を印加し、この第二の電源電
圧の値が前記第一の電源電圧からこの第二の電源電圧に
まで電源電圧を下げたときの前記Ｎ型トランジスタでプ
ルアップされたノードの電圧よりも小さく、かつ前記Ｐ
型トランジスタの閾値電圧の絶対値とＮ型トランジスタ
の閾値電圧の和よりも大であって、前記第二の電源電圧
が印加されているとき測定する。 【効果】 Ｐ型トランジスタ１の貫通電流をなくすこと
ができ、該集積回路の内部のトランジスタの欠陥などに
よるリーク電流を検出できる
ノードを有しＰ型トランジスタとＮ型トランジスタとか
ら成るＣＭＯＳ型半導体集積回路の静的消費電流の測定
を、このＣＭＯＳ型半導体集積回路に第一の電源電圧を
印加した後第二の電源電圧を印加し、この第二の電源電
圧の値が前記第一の電源電圧からこの第二の電源電圧に
まで電源電圧を下げたときの前記Ｎ型トランジスタでプ
ルアップされたノードの電圧よりも小さく、かつ前記Ｐ
型トランジスタの閾値電圧の絶対値とＮ型トランジスタ
の閾値電圧の和よりも大であって、前記第二の電源電圧
が印加されているとき測定する。 【効果】 Ｐ型トランジスタ１の貫通電流をなくすこと
ができ、該集積回路の内部のトランジスタの欠陥などに
よるリーク電流を検出できる
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の測定
方法に関し、とくにＣＭＯＳ型半導体集積回路の静的消
費電流の測定方法に関する。
方法に関し、とくにＣＭＯＳ型半導体集積回路の静的消
費電流の測定方法に関する。
【０００２】
【従来の技術】静的消費電流（以下「スタンバイカレン
ト」という）とはＣＭＯＳ回路の入力を正極電源電圧レ
ベルまたは負極電源電圧レベルに固定した状態におい
て、このＣＭＯＳ回路の内部を通って正極電源側から負
極電源側に流れ込む電源電流である。例えばＣＭＯＳ型
集積回路装置の検査においては、このスタンバイカレン
トの測定値が所定値以下であるかどうかを判定すること
により、集積回路内部でカットオフになっているＰ型ま
たはＮ型トランジスタの欠陥によるリーク電流の有無を
をテストし不良品を取り除くことができる。
ト」という）とはＣＭＯＳ回路の入力を正極電源電圧レ
ベルまたは負極電源電圧レベルに固定した状態におい
て、このＣＭＯＳ回路の内部を通って正極電源側から負
極電源側に流れ込む電源電流である。例えばＣＭＯＳ型
集積回路装置の検査においては、このスタンバイカレン
トの測定値が所定値以下であるかどうかを判定すること
により、集積回路内部でカットオフになっているＰ型ま
たはＮ型トランジスタの欠陥によるリーク電流の有無を
をテストし不良品を取り除くことができる。
【０００３】従来のスタンバイカレント測定方法として
は、ＪＩＳ Ｃ７３１２信頼性保証相補形ＭＯＳディジ
タル半導体集積回路、ＪＩＳハンドブック 電子１９８
３、ｐ１８５５、日本規格協会発行の静的消費電流の項
に記載されているように、ＣＭＯＳ回路の入力レベルを
正極電源電圧レベル、または負極電源電圧レベルに固定
した状態で、電源から流れ出る電流を測定する方法があ
る。
は、ＪＩＳ Ｃ７３１２信頼性保証相補形ＭＯＳディジ
タル半導体集積回路、ＪＩＳハンドブック 電子１９８
３、ｐ１８５５、日本規格協会発行の静的消費電流の項
に記載されているように、ＣＭＯＳ回路の入力レベルを
正極電源電圧レベル、または負極電源電圧レベルに固定
した状態で、電源から流れ出る電流を測定する方法があ
る。
【０００４】いまＰ型トランジスタで回路内部のノード
を正極電源電圧レベルにプルアップし、Ｎ型トランジス
タで回路内部のノードを負極電源電圧レベルにしたＣＭ
ＯＳ回路を「完全ＣＭＯＳ回路」とよぶ。
を正極電源電圧レベルにプルアップし、Ｎ型トランジス
タで回路内部のノードを負極電源電圧レベルにしたＣＭ
ＯＳ回路を「完全ＣＭＯＳ回路」とよぶ。
【０００５】従来のスタンバイカレント測定方法を、こ
の完全ＣＭＯＳ回路で構成した２入力ＮＡＮＤ回路を用
いて説明する（図４）。１−１、１−２はＰ型トランジ
スタ、２−１、２−２はＮ型トランジスタ、３−１、３
−２はＮＡＮＤ回路の入力、４はスタンバイカレントを
測定するための電流計、５はこの回路を流れるスタンバ
イカレント、６は正極電源、７は負極電源、８はＮＡＮ
Ｄ回路の出力を表している。ここで、正極電源６に正極
電源電圧レベル（通常５Ｖ程度）をかけ、次にＮＡＮＤ
回路の入力３−１、３−２を正極電源電圧レベル、また
は負極電源電圧レベルに固定した状態で、電流計４によ
りスタンバイカレント５を測定する。
の完全ＣＭＯＳ回路で構成した２入力ＮＡＮＤ回路を用
いて説明する（図４）。１−１、１−２はＰ型トランジ
スタ、２−１、２−２はＮ型トランジスタ、３−１、３
−２はＮＡＮＤ回路の入力、４はスタンバイカレントを
測定するための電流計、５はこの回路を流れるスタンバ
イカレント、６は正極電源、７は負極電源、８はＮＡＮ
Ｄ回路の出力を表している。ここで、正極電源６に正極
電源電圧レベル（通常５Ｖ程度）をかけ、次にＮＡＮＤ
回路の入力３−１、３−２を正極電源電圧レベル、また
は負極電源電圧レベルに固定した状態で、電流計４によ
りスタンバイカレント５を測定する。
【０００６】ＮＡＮＤ回路の入力３−１、３−２のどち
らかが負極電源電圧レベルに固定されている状態では、
Ｎ型トランジスタ２−１、２−２のうち、負極電源電圧
レベルに固定されている入力に接続されているＮ型トラ
ンジスタがカットオフになり、このＮＡＮＤ回路を通し
て正極電源６から負極電源７に流れ込む電流はＮ型トラ
ンジスタのドレイン−ソース間のリーク電流に相当する
微小な値となる。またＮＡＮＤ回路の入力３−１、３−
２が両方共正極電源電圧レベルの時も、Ｐ型トランジス
タ１−１、１−２が両方共カットオフになり、このＮＡ
ＮＤ回路を通して正極電源６から負極電源７に流れ込む
電流はＰ型トランジスタのソース−ドレイン間のリーク
電流に相当する微小な値となる。
らかが負極電源電圧レベルに固定されている状態では、
Ｎ型トランジスタ２−１、２−２のうち、負極電源電圧
レベルに固定されている入力に接続されているＮ型トラ
ンジスタがカットオフになり、このＮＡＮＤ回路を通し
て正極電源６から負極電源７に流れ込む電流はＮ型トラ
ンジスタのドレイン−ソース間のリーク電流に相当する
微小な値となる。またＮＡＮＤ回路の入力３−１、３−
２が両方共正極電源電圧レベルの時も、Ｐ型トランジス
タ１−１、１−２が両方共カットオフになり、このＮＡ
ＮＤ回路を通して正極電源６から負極電源７に流れ込む
電流はＰ型トランジスタのソース−ドレイン間のリーク
電流に相当する微小な値となる。
【０００７】従って、完全ＣＭＯＳ回路で構成した２入
力ＮＡＮＤ回路では、入力が正極電源電圧レベルか負極
電源電圧レベルかによらず、スタンバイカレントの値は
微小なものとなる。２入力ＮＡＮＤ回路に限らず、完全
ＣＭＯＳ回路構成では、入力を正極電源電圧レベル、ま
たは負極電源電圧レベルに固定した時に正極電源から負
極電源に流れ込むスタンバイカレントの値は微小なもの
となる。
力ＮＡＮＤ回路では、入力が正極電源電圧レベルか負極
電源電圧レベルかによらず、スタンバイカレントの値は
微小なものとなる。２入力ＮＡＮＤ回路に限らず、完全
ＣＭＯＳ回路構成では、入力を正極電源電圧レベル、ま
たは負極電源電圧レベルに固定した時に正極電源から負
極電源に流れ込むスタンバイカレントの値は微小なもの
となる。
【０００８】ここで完全ＣＭＯＳ回路中でカットオフに
なるＰ型またはＮ型トランジスタのうち、どれか１つ
に、欠陥等の原因でリーク電流が発生した場合、正極電
源から負極電源に、このトランジスタを通ってリーク電
流が流れるので、電流計４によって測定されるスタンバ
イカレント５の値はこのリーク電流分だけ増加すること
となる。このリーク電流による増加分は、スタンバイカ
レントの値自体が微小であるため、容易に検出され、内
部のトランジスタに欠陥のある不良集積回路を取り除く
ためのテストに使うことができる。
なるＰ型またはＮ型トランジスタのうち、どれか１つ
に、欠陥等の原因でリーク電流が発生した場合、正極電
源から負極電源に、このトランジスタを通ってリーク電
流が流れるので、電流計４によって測定されるスタンバ
イカレント５の値はこのリーク電流分だけ増加すること
となる。このリーク電流による増加分は、スタンバイカ
レントの値自体が微小であるため、容易に検出され、内
部のトランジスタに欠陥のある不良集積回路を取り除く
ためのテストに使うことができる。
【０００９】
【発明が解決しようとする課題】しかし、従来のスタン
バイカレントの測定方法においては、Ｎ型トラシスタで
内部のノードをプルアップしたため、ノードが正、負各
々の電源電圧と等しくならずに両電極の中間レベルとな
る場合には、スタンバイカレントは完全ＣＭＯＳ回路の
場合のように微小ではない。このために、前述したスタ
ンバイカレントの測定法による欠陥トランジスタの除去
ができなくなるといった問題が発生する。
バイカレントの測定方法においては、Ｎ型トラシスタで
内部のノードをプルアップしたため、ノードが正、負各
々の電源電圧と等しくならずに両電極の中間レベルとな
る場合には、スタンバイカレントは完全ＣＭＯＳ回路の
場合のように微小ではない。このために、前述したスタ
ンバイカレントの測定法による欠陥トランジスタの除去
ができなくなるといった問題が発生する。
【００１０】この問題点を図２を用いて説明する。図２
の回路においては、１１は内部ノード１０を中間レベル
にするためのプルアップ用Ｎ型トランジスタである。内
部ノード１０は、さらにＰ型トランジスタ１とＮ型トラ
ンジスタ２−２で構成される完全ＣＭＯＳ型インバータ
の入力に接続されている。また、この回路では、プルア
ップ用Ｎ型トランジスタ１１に接続されている入力３−
１とＮ型トランジスタ２−１に接続されている入力３−
２は、いずれか一方のトランジスタがカットオフするよ
うに、両方とも同時には正極電源電圧レベルになること
はないものとする。すなわち、プルアップ用Ｎ型トラン
ジスタ１１、Ｎ型トランジスタ２−１のどちらかがオン
になっているものとする。
の回路においては、１１は内部ノード１０を中間レベル
にするためのプルアップ用Ｎ型トランジスタである。内
部ノード１０は、さらにＰ型トランジスタ１とＮ型トラ
ンジスタ２−２で構成される完全ＣＭＯＳ型インバータ
の入力に接続されている。また、この回路では、プルア
ップ用Ｎ型トランジスタ１１に接続されている入力３−
１とＮ型トランジスタ２−１に接続されている入力３−
２は、いずれか一方のトランジスタがカットオフするよ
うに、両方とも同時には正極電源電圧レベルになること
はないものとする。すなわち、プルアップ用Ｎ型トラン
ジスタ１１、Ｎ型トランジスタ２−１のどちらかがオン
になっているものとする。
【００１１】次に、スタンバイカレント測定時に、入力
３−１が正極電源電圧レベルに固定され、プルアップ用
Ｎ型トランジスタ１１がオンになっている場合について
説明する。この場合には、内部ノード１０は、プルアッ
プ用Ｎ型トランジスタ１１によって中間レベルに引き上
げられる。この時、内部ノード１０が正極電源電圧レベ
ルからＮ型トランジスタの閾値電圧を引いたレベル以上
に上がると仮定すれば、プルアップ用Ｎ型トランジスタ
１１のゲート入力３−１の電位と内部ノード１０の電位
との差がＮ型トランジスタの閾値電圧よりも小さくなっ
てしまい、プルアップ用Ｎ型トランジスタ１１はカット
オフしてしまう。このＮ型トランジスタの性質により、
内部ノード１０は正極電源電圧レベルからＮ型トランジ
スタの閾値電圧を引いたレベル以上には上がらなくなっ
てしまう。
３−１が正極電源電圧レベルに固定され、プルアップ用
Ｎ型トランジスタ１１がオンになっている場合について
説明する。この場合には、内部ノード１０は、プルアッ
プ用Ｎ型トランジスタ１１によって中間レベルに引き上
げられる。この時、内部ノード１０が正極電源電圧レベ
ルからＮ型トランジスタの閾値電圧を引いたレベル以上
に上がると仮定すれば、プルアップ用Ｎ型トランジスタ
１１のゲート入力３−１の電位と内部ノード１０の電位
との差がＮ型トランジスタの閾値電圧よりも小さくなっ
てしまい、プルアップ用Ｎ型トランジスタ１１はカット
オフしてしまう。このＮ型トランジスタの性質により、
内部ノード１０は正極電源電圧レベルからＮ型トランジ
スタの閾値電圧を引いたレベル以上には上がらなくなっ
てしまう。
【００１２】正極電源、入力３−１、３−２、内部ノー
ド１０について、タイムチャートを用いて説明する（図
５）。まず、電源がオンになり、回路に正極電源電圧レ
ベルが印加される。次に、外部から入力レベルが印加さ
れ、正極電源電圧レベル、または負極電源電圧レベルに
固定される。このことにより、図２に示した回路の入力
３−１、３−２も正極電源電圧レベル、または負極電源
電圧レベルに固定される。ここでは、入力３−１が正極
電源電圧レベル、入力３−２が負極電源電圧レベルとな
ると仮定する。さらに内部ノード１０は、プルアップ用
Ｎ型トランジスタ１１により、中間レベルに引き上げら
れるが、上述した理由により、正極電源電圧レベルから
Ｎ型トランジスタの閾値電圧を引いたレベル以上には上
がらない。
ド１０について、タイムチャートを用いて説明する（図
５）。まず、電源がオンになり、回路に正極電源電圧レ
ベルが印加される。次に、外部から入力レベルが印加さ
れ、正極電源電圧レベル、または負極電源電圧レベルに
固定される。このことにより、図２に示した回路の入力
３−１、３−２も正極電源電圧レベル、または負極電源
電圧レベルに固定される。ここでは、入力３−１が正極
電源電圧レベル、入力３−２が負極電源電圧レベルとな
ると仮定する。さらに内部ノード１０は、プルアップ用
Ｎ型トランジスタ１１により、中間レベルに引き上げら
れるが、上述した理由により、正極電源電圧レベルから
Ｎ型トランジスタの閾値電圧を引いたレベル以上には上
がらない。
【００１３】このため、Ｐ型トランジスタ１のゲートの
電位はソースの電位よりもＮ型トランジスタの閾値電圧
分低くなる。一方、一般にＣＭＯＳ回路では、Ｐ型トラ
ンジスタの閾値電圧とＮ型トランジスタの閾値電圧はそ
の絶対値がほぼ等しいため、Ｎ型トランジスタの基板バ
イアス効果も考慮すると、Ｐ型トランジスタ１のゲート
とソースの電位差はＰ型トランジスタの閾値電圧より大
きい値となる。
電位はソースの電位よりもＮ型トランジスタの閾値電圧
分低くなる。一方、一般にＣＭＯＳ回路では、Ｐ型トラ
ンジスタの閾値電圧とＮ型トランジスタの閾値電圧はそ
の絶対値がほぼ等しいため、Ｎ型トランジスタの基板バ
イアス効果も考慮すると、Ｐ型トランジスタ１のゲート
とソースの電位差はＰ型トランジスタの閾値電圧より大
きい値となる。
【００１４】従って、Ｐ型トランジスタ１は完全にはカ
ットオフとならず、このトランジスタを通って正極電源
から負極電源に貫通電流が流れるために、スタンバイカ
レント５は完全ＣＭＯＳ回路の場合のように微小な値と
はならない。一方、トランジスタの欠陥によるリーク電
流は、通常この貫通電流に比べてかなり小さいために検
出することができなくなる。
ットオフとならず、このトランジスタを通って正極電源
から負極電源に貫通電流が流れるために、スタンバイカ
レント５は完全ＣＭＯＳ回路の場合のように微小な値と
はならない。一方、トランジスタの欠陥によるリーク電
流は、通常この貫通電流に比べてかなり小さいために検
出することができなくなる。
【００１５】そこで、本発明は、Ｎ型トラシスタで内部
のノードをプルアップし、電圧が正極電源電圧まで上が
ることのないノードを内部に含んだ回路に対しても、ト
ランジスタの欠陥によるリーク電流を検出できるように
することスタンバイカレントの測定方法を提供すること
を課題とする。
のノードをプルアップし、電圧が正極電源電圧まで上が
ることのないノードを内部に含んだ回路に対しても、ト
ランジスタの欠陥によるリーク電流を検出できるように
することスタンバイカレントの測定方法を提供すること
を課題とする。
【００１６】
【課題を解決するための手段】そこで本発明は半導体集
積回路の電源端子に所定の電源電圧を印加するとともに
入力端子を規定の電圧に保ち、このとき前記電源端子か
らこの半導体集積回路に流れ込む電流を測定する半導体
集積回路の静的消費電流測定方法において、前記半導体
集積回路がＮ型トランジスタでプルアップされた内部の
ノードを有しＰ型トランジスタとＮ型トランジスタとか
ら成るＣＭＯＳ型半導体集積回路であって、このＣＭＯ
Ｓ型半導体集積回路に第一の電源電圧を印加した後第二
の電源電圧を印加し、この第二の電源電圧の値が前記第
一の電源電圧からこの第二の電源電圧にまで電源電圧を
下げたときの前記Ｎ型トランジスタでプルアップされた
ノードの電圧よりも小さく、かつ前記Ｐ型トランジスタ
の閾値電圧の絶対値とＮ型トランジスタの閾値電圧の和
よりも大であって、前記第二の電源電圧が印加されてい
るときに前記電源端子から前記半導体集積回路に流れ込
む電流を測定することにより課題を解決する。
積回路の電源端子に所定の電源電圧を印加するとともに
入力端子を規定の電圧に保ち、このとき前記電源端子か
らこの半導体集積回路に流れ込む電流を測定する半導体
集積回路の静的消費電流測定方法において、前記半導体
集積回路がＮ型トランジスタでプルアップされた内部の
ノードを有しＰ型トランジスタとＮ型トランジスタとか
ら成るＣＭＯＳ型半導体集積回路であって、このＣＭＯ
Ｓ型半導体集積回路に第一の電源電圧を印加した後第二
の電源電圧を印加し、この第二の電源電圧の値が前記第
一の電源電圧からこの第二の電源電圧にまで電源電圧を
下げたときの前記Ｎ型トランジスタでプルアップされた
ノードの電圧よりも小さく、かつ前記Ｐ型トランジスタ
の閾値電圧の絶対値とＮ型トランジスタの閾値電圧の和
よりも大であって、前記第二の電源電圧が印加されてい
るときに前記電源端子から前記半導体集積回路に流れ込
む電流を測定することにより課題を解決する。
【００１７】
【作用】本発明においては、被測定ＣＭＯＳ型半導体集
積回路に第一の電源電圧を印加した後、電源電圧を第二
の電源電圧まで下げる。このように電源電圧を下げてい
くときには、最初に第一の電源電圧を印加した時のＮ型
トランジスタでプルアップされた内部のノードの電位の
下がりかたは、電源電圧の下がりかたよりも緩やかであ
ることを利用し、第一の電源電圧を印加した時には電源
電圧よりも低いところにあるＮ型トランジスタでプルア
ップされた内部のノードの電位を、十分に電源電圧を下
げることにより、電源電圧以上にまで持っていき、回路
の貫通電流をなくすことができる。この条件を満たすた
めに、第一の電源電圧と第二の電源電圧の間には次の関
係がある。
積回路に第一の電源電圧を印加した後、電源電圧を第二
の電源電圧まで下げる。このように電源電圧を下げてい
くときには、最初に第一の電源電圧を印加した時のＮ型
トランジスタでプルアップされた内部のノードの電位の
下がりかたは、電源電圧の下がりかたよりも緩やかであ
ることを利用し、第一の電源電圧を印加した時には電源
電圧よりも低いところにあるＮ型トランジスタでプルア
ップされた内部のノードの電位を、十分に電源電圧を下
げることにより、電源電圧以上にまで持っていき、回路
の貫通電流をなくすことができる。この条件を満たすた
めに、第一の電源電圧と第二の電源電圧の間には次の関
係がある。
【００１８】この第二の電源電圧の値が前記第一の電源
電圧からこの第二の電源電圧にまで電源電圧を下げたと
きの前記Ｎ型トランジスタでプルアップされたノードの
電圧よりも小さく、このノードの電圧が第二の電源電圧
以上になって、回路に貫通電流が流れなくなること、か
つ前記Ｐ型トランジスタの閾値電圧の絶対値とＮ型トラ
ンジスタの閾値電圧の和よりも大であって、電源電圧を
第二の電源電圧に下げた後で測定を行っても、電源電圧
がトランジスタの欠陥を見つけられるだけの大きさを持
っていることである。
電圧からこの第二の電源電圧にまで電源電圧を下げたと
きの前記Ｎ型トランジスタでプルアップされたノードの
電圧よりも小さく、このノードの電圧が第二の電源電圧
以上になって、回路に貫通電流が流れなくなること、か
つ前記Ｐ型トランジスタの閾値電圧の絶対値とＮ型トラ
ンジスタの閾値電圧の和よりも大であって、電源電圧を
第二の電源電圧に下げた後で測定を行っても、電源電圧
がトランジスタの欠陥を見つけられるだけの大きさを持
っていることである。
【００１９】そして前記第二の電源電圧が印加されてい
るときに前記電源端子から前記半導体集積回路に流れ込
む電流を測定することにより、この半導体集積回路内部
のＰ型トランジスタの貫通電流をなくし、スタンバイカ
レントの測定値を微小なものとすることができ、ＣＭＯ
Ｓ回路内部の欠陥トランジスタによるリーク電流が検出
できる
るときに前記電源端子から前記半導体集積回路に流れ込
む電流を測定することにより、この半導体集積回路内部
のＰ型トランジスタの貫通電流をなくし、スタンバイカ
レントの測定値を微小なものとすることができ、ＣＭＯ
Ｓ回路内部の欠陥トランジスタによるリーク電流が検出
できる
【００２０】
（実施例１）本発明方法を、図２の回路に適用した場合
について説明する。内部ノード１０と正極電源６、およ
び負極電源７との間には、プルアップ用Ｎ型トランジス
タ１１、Ｎ型トランジスタ２−１のミラー容量とジャン
クション容量、およびＰ型トランジスタ１、Ｎ型トラン
ジスタ２−２のゲート容量から成る寄生容量１２、１３
が存在する。また、最初に正極電源６として設定する電
圧レベルをＶＤＤＩとして、またスタンバイカレントを
測定する時の正極電源６の電圧レベルをＶＤＤＭとす
る。
について説明する。内部ノード１０と正極電源６、およ
び負極電源７との間には、プルアップ用Ｎ型トランジス
タ１１、Ｎ型トランジスタ２−１のミラー容量とジャン
クション容量、およびＰ型トランジスタ１、Ｎ型トラン
ジスタ２−２のゲート容量から成る寄生容量１２、１３
が存在する。また、最初に正極電源６として設定する電
圧レベルをＶＤＤＩとして、またスタンバイカレントを
測定する時の正極電源６の電圧レベルをＶＤＤＭとす
る。
【００２１】また、スタンバイカレントを測定する時に
は、入力３−１が正極電源電圧レベルに固定されてお
り、図２のプルアップ用Ｎ型トランジスタ１１、および
図３のトランスファ用Ｎ型トランジスタ１４がオンにな
っているものとする。また当該集積回路の外部への出力
端子はオープンにした状態とする。
は、入力３−１が正極電源電圧レベルに固定されてお
り、図２のプルアップ用Ｎ型トランジスタ１１、および
図３のトランスファ用Ｎ型トランジスタ１４がオンにな
っているものとする。また当該集積回路の外部への出力
端子はオープンにした状態とする。
【００２２】正極電源、当該集積回路に外部から入力さ
れる入力レベル、入力３−１、３−２、内部ノード１０
のタイムチャート（図１）を用い実施例を説明する。
れる入力レベル、入力３−１、３−２、内部ノード１０
のタイムチャート（図１）を用い実施例を説明する。
【００２３】まず、正極電源電圧を印加し、正極電源電
圧のレベルをＶＤＤＩレベルまで上げる。
圧のレベルをＶＤＤＩレベルまで上げる。
【００２４】次いで、該集積回路の入力端子のレベルを
ＶＤＤＩレベルまたは負極電源電圧レベルに固定する。
このことにより、該集積回路の内部の完全ＣＭＯＳ回路
のノードは全てＶＤＤＩレベルまたは負極電源電圧レベ
ルに固定され、さらにプルアップ用Ｎ型トランジスタ１
１はオンになる。このことにより、内部ノード１０は、
従来の方法による測定の時と同様に、ＶＤＤＩレベルよ
りＮ型トランジスタの閾値電圧分だけ低いレベルに固定
される。
ＶＤＤＩレベルまたは負極電源電圧レベルに固定する。
このことにより、該集積回路の内部の完全ＣＭＯＳ回路
のノードは全てＶＤＤＩレベルまたは負極電源電圧レベ
ルに固定され、さらにプルアップ用Ｎ型トランジスタ１
１はオンになる。このことにより、内部ノード１０は、
従来の方法による測定の時と同様に、ＶＤＤＩレベルよ
りＮ型トランジスタの閾値電圧分だけ低いレベルに固定
される。
【００２５】次に、該集積回路の入力端子、正極電源の
順番でそのレベルをＶＤＤＭレベルにまで下げる。この
ことにより、該集積回路の内部の完全ＣＭＯＳ回路のノ
ードのうち、正極電源電圧レベルに固定されていたもの
はそのレベルをＶＤＤＭレベルにまで下げる。また、内
部ノード１０に関しては、プルアップ用Ｎ型トランジス
タ１１のゲートとソースの間の電位差がＮ型トランジス
タの閾値電圧よりも小さくなるので、プルアップ用Ｎ型
トランジスタ１１はカットオフした状態となり、内部ノ
ード１０はどのトランジスタからもドライブされていな
い状態となる。
順番でそのレベルをＶＤＤＭレベルにまで下げる。この
ことにより、該集積回路の内部の完全ＣＭＯＳ回路のノ
ードのうち、正極電源電圧レベルに固定されていたもの
はそのレベルをＶＤＤＭレベルにまで下げる。また、内
部ノード１０に関しては、プルアップ用Ｎ型トランジス
タ１１のゲートとソースの間の電位差がＮ型トランジス
タの閾値電圧よりも小さくなるので、プルアップ用Ｎ型
トランジスタ１１はカットオフした状態となり、内部ノ
ード１０はどのトランジスタからもドライブされていな
い状態となる。
【００２６】このため、正極電源電圧のレベルがＶＤＤ
Ｉレベルであった時に寄生容量１３に蓄積されていた電
荷を保存する条件で内部ノード１０のレベルは下がって
いく。この時、内部ノード１０のレベルの低下量は、寄
生容量１２と１３により電荷分配があるために、正極電
源および内部の完全ＣＭＯＳ回路のノードのレベルの低
下量よりも小さくなる。
Ｉレベルであった時に寄生容量１３に蓄積されていた電
荷を保存する条件で内部ノード１０のレベルは下がって
いく。この時、内部ノード１０のレベルの低下量は、寄
生容量１２と１３により電荷分配があるために、正極電
源および内部の完全ＣＭＯＳ回路のノードのレベルの低
下量よりも小さくなる。
【００２７】従って、最初に正極電源に印加するＶＤＤ
Ｉレベルを十分高くとることによって、正極電源電圧レ
ベルをＶＤＤＭレベルに変化させた後の内部ノード１０
のレベルを、正極電源電圧および内部の完全ＣＭＯＳ回
路のノードの電圧レベルよりも高くすることができる。
Ｉレベルを十分高くとることによって、正極電源電圧レ
ベルをＶＤＤＭレベルに変化させた後の内部ノード１０
のレベルを、正極電源電圧および内部の完全ＣＭＯＳ回
路のノードの電圧レベルよりも高くすることができる。
【００２８】このことにより、Ｐ型トランジスタ１のゲ
ートとソース間の電位差をＰ型トランジスタの閾値電圧
よりも十分大きくして、Ｐ型トランジスタ１を完全にカ
ットオフすることができる。従って、従来流れていたＰ
型トランジスタ１の貫通電流をなくすことができ、該集
積回路のスタンバイカレントの測定値を微小なものとす
ることが可能となり、該集積回路の内部のトランジスタ
の欠陥などによるリーク電流が検出できるようになるも
のである。
ートとソース間の電位差をＰ型トランジスタの閾値電圧
よりも十分大きくして、Ｐ型トランジスタ１を完全にカ
ットオフすることができる。従って、従来流れていたＰ
型トランジスタ１の貫通電流をなくすことができ、該集
積回路のスタンバイカレントの測定値を微小なものとす
ることが可能となり、該集積回路の内部のトランジスタ
の欠陥などによるリーク電流が検出できるようになるも
のである。
【００２９】（実施例２）次に、他の完全ＣＭＯＳ回路
を含むＣＭＯＳ型集積回路に本発明を適用した場合につ
いて説明をおこなう。正極電源、当該集積回路に外部か
ら入力される入力レベル、入力３−１、３−２、内部ノ
ード１０のタイムチャートは図１と同様である。
を含むＣＭＯＳ型集積回路に本発明を適用した場合につ
いて説明をおこなう。正極電源、当該集積回路に外部か
ら入力される入力レベル、入力３−１、３−２、内部ノ
ード１０のタイムチャートは図１と同様である。
【００３０】図３の回路において、１５は入力３−２か
らの入力信号を受けて内部ノード１０−１に出力する完
全ＣＭＯＳ型インバータ、１４は完全ＣＭＯＳ型インバ
ータ１５の出力を内部ノード１０−２に伝達するための
トランスファ用Ｎ型トランジスタである。トランスファ
用Ｎ型トランジスタ１４は、入力３−１からの入力信号
により、オン、オフを制御される。内部ノード１０−２
は、さらにＰ型トランジスタ１とＮ型トランジスタ２で
構成される完全ＣＭＯＳ型インバータの入力に接続され
ている。
らの入力信号を受けて内部ノード１０−１に出力する完
全ＣＭＯＳ型インバータ、１４は完全ＣＭＯＳ型インバ
ータ１５の出力を内部ノード１０−２に伝達するための
トランスファ用Ｎ型トランジスタである。トランスファ
用Ｎ型トランジスタ１４は、入力３−１からの入力信号
により、オン、オフを制御される。内部ノード１０−２
は、さらにＰ型トランジスタ１とＮ型トランジスタ２で
構成される完全ＣＭＯＳ型インバータの入力に接続され
ている。
【００３１】第一の実施例と同様に、該集積回路の外部
への出力端子はオープンにした状態で正極電源を印加し
て、正極電源電圧のレベルをＶＤＤＩレベルまで上げ
る。
への出力端子はオープンにした状態で正極電源を印加し
て、正極電源電圧のレベルをＶＤＤＩレベルまで上げ
る。
【００３２】その後、該集積回路の入力端子のレベルを
ＶＤＤＩレベルまたは負極電源電圧レベルに固定する。
このことにより、該集積回路の内部の完全ＣＭＯＳ回路
のノードは全てＶＤＤＩレベルまたは負極電源電圧レベ
ルに固定される。またこのとき、前述したように図３の
トランスファ用Ｎ型トランジスタ１４はオンになってお
り、さらに内部ノード１０−１は完全ＣＭＯＳ型インバ
ータ１５により正極電源電圧レベルに固定されているも
のと仮定する。このことにより、図３の回路の内部ノー
ド１０−２は、ＶＤＤＩレベルよりＮ型トランジスタの
閾値電圧分だけ低いレベルに固定される。
ＶＤＤＩレベルまたは負極電源電圧レベルに固定する。
このことにより、該集積回路の内部の完全ＣＭＯＳ回路
のノードは全てＶＤＤＩレベルまたは負極電源電圧レベ
ルに固定される。またこのとき、前述したように図３の
トランスファ用Ｎ型トランジスタ１４はオンになってお
り、さらに内部ノード１０−１は完全ＣＭＯＳ型インバ
ータ１５により正極電源電圧レベルに固定されているも
のと仮定する。このことにより、図３の回路の内部ノー
ド１０−２は、ＶＤＤＩレベルよりＮ型トランジスタの
閾値電圧分だけ低いレベルに固定される。
【００３３】次に、該集積回路の入力端子、正極電源の
順番でそのレベルをＶＤＤＭレベルにまで下げる。この
ことにより、該集積回路の内部の完全ＣＭＯＳ回路のノ
ードのうち、正極電源電圧レベルに固定されていたもの
はそのレベルをＶＤＤＭレベルにまで下げる。またこの
とき、トランスファ用Ｎ型トランジスタ１４のドレイン
に接続されている完全ＣＭＯＳ型インバータ１５の出力
は、正極電源電圧レベル側に維持されたまま、そのレベ
ルをＶＤＤＭレベルにまで下げる。また、内部ノード１
０−２に関しては、トランスファ用Ｎ型トランジスタ１
４のゲートとソースの間の電位差がＮ型トランジスタの
閾値電圧よりも小さくなるので、トランスファ用Ｎ型ト
ランジスタ１４はカットオフした状態となり、内部ノー
ド１０−２はドライブされていない状態となる。
順番でそのレベルをＶＤＤＭレベルにまで下げる。この
ことにより、該集積回路の内部の完全ＣＭＯＳ回路のノ
ードのうち、正極電源電圧レベルに固定されていたもの
はそのレベルをＶＤＤＭレベルにまで下げる。またこの
とき、トランスファ用Ｎ型トランジスタ１４のドレイン
に接続されている完全ＣＭＯＳ型インバータ１５の出力
は、正極電源電圧レベル側に維持されたまま、そのレベ
ルをＶＤＤＭレベルにまで下げる。また、内部ノード１
０−２に関しては、トランスファ用Ｎ型トランジスタ１
４のゲートとソースの間の電位差がＮ型トランジスタの
閾値電圧よりも小さくなるので、トランスファ用Ｎ型ト
ランジスタ１４はカットオフした状態となり、内部ノー
ド１０−２はドライブされていない状態となる。
【００３４】このため、正極電源のレベルがＶＤＤＩレ
ベルであった時に寄生容量１３に蓄積されていた電荷を
保存する条件で内部ノード１０のレベルは下がってい
き、その低下量は、寄生容量１２と１３により電荷分配
があるために、正極電源電圧および内部の完全ＣＭＯＳ
回路のノードのレベルの低下量よりも小さくなる。この
ために、最初に正極電源に印加するＶＤＤＩレベルを十
分高くとることによって、正極電源電圧レベルをＶＤＤ
Ｍレベルに変化させた後の内部ノード１０−２のレベル
を、正極電源および内部の完全ＣＭＯＳ回路のノードの
レベルよりも高くすることができる。
ベルであった時に寄生容量１３に蓄積されていた電荷を
保存する条件で内部ノード１０のレベルは下がってい
き、その低下量は、寄生容量１２と１３により電荷分配
があるために、正極電源電圧および内部の完全ＣＭＯＳ
回路のノードのレベルの低下量よりも小さくなる。この
ために、最初に正極電源に印加するＶＤＤＩレベルを十
分高くとることによって、正極電源電圧レベルをＶＤＤ
Ｍレベルに変化させた後の内部ノード１０−２のレベル
を、正極電源および内部の完全ＣＭＯＳ回路のノードの
レベルよりも高くすることができる。
【００３５】このことにより、Ｐ型トランジスタ１のゲ
ートとソース間の電位差をＰ型トランジスタの閾値電圧
よりも十分高くして、Ｐ型トランジスタ１を完全にカッ
トオフにすることができる。従って、第一の実施例と同
様に、従来流れていたＰ型トランジスタ１の貫通電流を
なくすことができ、該集積回路の内部のトランジスタの
欠陥などによるリーク電流を検出できるようにすること
ができるものである。
ートとソース間の電位差をＰ型トランジスタの閾値電圧
よりも十分高くして、Ｐ型トランジスタ１を完全にカッ
トオフにすることができる。従って、第一の実施例と同
様に、従来流れていたＰ型トランジスタ１の貫通電流を
なくすことができ、該集積回路の内部のトランジスタの
欠陥などによるリーク電流を検出できるようにすること
ができるものである。
【００３６】
【発明の効果】以上述べたように、本発明によれば、ス
タンバイカレント測定時のＣＭＯＳ回路の正極電源電圧
および入力のレベルを、一旦スタンバイカレントを測定
する時の正極電源電圧レベルよりも高いレベルにまで上
げて、その後にスタンバイカレントを測定する時の正極
電源電圧レベルにまで下げるようにすることにより、内
部ノードを中間レベルにするためのＮ型トランジスタに
よってつくられる中間レベルを正極電源電圧レベルある
いはそれ以上にするようにしたので、従来発生していた
Ｐ型トランジスタの貫通電流をなくし、スタンバイカレ
ントの測定値を微小なものとすることができ、ＣＭＯＳ
回路内部の欠陥トランジスタによるリーク電流が検出で
きるようになるという効果を奏することができる。
タンバイカレント測定時のＣＭＯＳ回路の正極電源電圧
および入力のレベルを、一旦スタンバイカレントを測定
する時の正極電源電圧レベルよりも高いレベルにまで上
げて、その後にスタンバイカレントを測定する時の正極
電源電圧レベルにまで下げるようにすることにより、内
部ノードを中間レベルにするためのＮ型トランジスタに
よってつくられる中間レベルを正極電源電圧レベルある
いはそれ以上にするようにしたので、従来発生していた
Ｐ型トランジスタの貫通電流をなくし、スタンバイカレ
ントの測定値を微小なものとすることができ、ＣＭＯＳ
回路内部の欠陥トランジスタによるリーク電流が検出で
きるようになるという効果を奏することができる。
【図１】本発明の実施例のタイムチャート
【図２】本発明の第一の実施例を従来の方法と比較して
説明するための回路図
説明するための回路図
【図３】本発明の第二の実施例を説明するための回路図
【図４】従来の方法を説明するための回路図
【図５】従来の方法を説明するためのタイムチャート
１−１、１−２ …… Ｐ型トランジスタ ２−１、２−２ …… Ｎ型トランジスタ ３−１、３−２ …… 回路の入力 ４ …… 電流計 ５ …… 回路を流れるスタンバイカレン
ト ６ …… 正極電源 ７ …… 負極電源 ８ …… 回路の出力 ９−１、９−２、９−３、９−４ …… 完全ＣＭ
ＯＳ回路 １０、１０−１、１０−２、１０−３ …… 内部ノー
ド １１ …… プルアップ用Ｎ型トランジスタ １２ …… 正極電源と内部ノード間に存在
する寄生容量 １３ …… 負極電源と内部ノード間に存在
する寄生容量 １４ …… トランスファ用Ｎ型トランジス
タ １５ …… 完全ＣＭＯＳ型インバータ
ト ６ …… 正極電源 ７ …… 負極電源 ８ …… 回路の出力 ９−１、９−２、９−３、９−４ …… 完全ＣＭ
ＯＳ回路 １０、１０−１、１０−２、１０−３ …… 内部ノー
ド １１ …… プルアップ用Ｎ型トランジスタ １２ …… 正極電源と内部ノード間に存在
する寄生容量 １３ …… 負極電源と内部ノード間に存在
する寄生容量 １４ …… トランスファ用Ｎ型トランジス
タ １５ …… 完全ＣＭＯＳ型インバータ
Claims (1)
- 【請求項１】半導体集積回路の電源端子に所定の電源電
圧を印加するとともに入力端子を規定の電圧に保ち、こ
のとき前記電源端子からこの半導体集積回路に流れ込む
電流を測定する半導体集積回路の静的消費電流測定方法
において、前記半導体集積回路がＮ型トランジスタでプ
ルアップされた内部のノードを有しＰ型トランジスタと
Ｎ型トランジスタとから成るＣＭＯＳ型半導体集積回路
であって、このＣＭＯＳ型半導体集積回路に第一の電源
電圧を印加した後第二の電源電圧を印加し、この第二の
電源電圧の値が前記第一の電源電圧からこの第二の電源
電圧にまで電源電圧を下げたときの前記Ｎ型トランジス
タでプルアップされたノードの電圧よりも小さく、かつ
前記Ｐ型トランジスタの閾値電圧の絶対値とＮ型トラン
ジスタの閾値電圧の和よりも大であって、前記第二の電
源電圧が印加されているときに前記電源端子から前記半
導体集積回路に流れ込む電流を測定することを特徴とす
る半導体集積回路の静的消費電流測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267077A JPH0572260A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路の静的消費電流測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267077A JPH0572260A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路の静的消費電流測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572260A true JPH0572260A (ja) | 1993-03-23 |
Family
ID=17439712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267077A Pending JPH0572260A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路の静的消費電流測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220699A (ja) * | 1986-03-20 | 1987-09-28 | 三井東圧化学株式会社 | 推進管埋設工法用不透水膜 |
| US7728601B2 (en) | 2005-05-26 | 2010-06-01 | Denso Corporation | Method of inspecting electronic circuit |
| US8850373B2 (en) | 2013-02-22 | 2014-09-30 | International Business Machines Corporation | Setting switch size and transition pattern in a resonant clock distribution system |
| US8860425B2 (en) | 2012-03-02 | 2014-10-14 | International Business Machines Corporation | Defect detection on characteristically capacitive circuit nodes |
-
1991
- 1991-09-17 JP JP3267077A patent/JPH0572260A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220699A (ja) * | 1986-03-20 | 1987-09-28 | 三井東圧化学株式会社 | 推進管埋設工法用不透水膜 |
| US7728601B2 (en) | 2005-05-26 | 2010-06-01 | Denso Corporation | Method of inspecting electronic circuit |
| US8860425B2 (en) | 2012-03-02 | 2014-10-14 | International Business Machines Corporation | Defect detection on characteristically capacitive circuit nodes |
| US8850373B2 (en) | 2013-02-22 | 2014-09-30 | International Business Machines Corporation | Setting switch size and transition pattern in a resonant clock distribution system |
| US8887118B2 (en) | 2013-02-22 | 2014-11-11 | International Business Machines Corporation | Setting switch size and transition pattern in a resonant clock distribution system |
| US9268886B2 (en) | 2013-02-22 | 2016-02-23 | Globalfoundries Inc. | Setting switch size and transition pattern in a resonant clock distribution system |
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