JPH0569977U - 多層回路基板 - Google Patents

Abstract

(57)【要約】 【目的】 基板表面の回路パターンの高密度化が達成さ
れ、さらに、実装部品である半導体部品の誤動作防止で
きる多層回路基板を提供する。 【構成】内部及び表面に配線パターン１２、１３を形成
した多層配線基板１上に、半導体部品２を、該半導体部
品の端子２１を表面配線パターン１３の電極パッド部１
３ｂに接続させることによって搭載した多層回路基板１
０において、前記半導体部品２が搭載する領域の多層配
線基板１上に、消費電力の総和が１Ｗ以下の抵抗体膜３
・・・を配置した。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、多層回路基板に関する。

【０００２】

【従来の技術】

一般に、電子機器に使用される回路基板は、高密度化、高速化、高信頼性化が 求められている。特に、電気絶縁性、機械強度、熱伝導度の観点からセラミック 基板が適用されてきた。さらに、配線パターンの高密度化を達成するため、内部 に配線パターンを形成した多層配線基板が用いられる。

【０００３】 さらに、表面に形成される配線パターンの高密度化を達成するために、配線パ ターンの線幅を極小化したり、さらに、表面の配線パターンにマイグレーション が発生せず、低抵抗化が可能な銅などが配線材料が用いられるようになった。さ らに、多層配線基板に配置される半導体部品などの実装部品の載置部分の基板上 に、配線パターンを引き回したり、厚膜抵抗体膜を形成したりして、多層回路基 板の高密度化を達成していた。

【０００４】

【従来技術の問題点】

しかし、半導体部品などの実装部品の下部の多層配線基板上に、特に抵抗体膜 などを形成すると、夫々の抵抗体膜の表面側からジュール熱が放たれてしまい、 抵抗体膜の表面が約８５℃以上にまで達してしまう。これにより、例えばＩＣチ ップを樹脂でモールドした半導体部品（例えばモノリシンクＩＣ）では、ＩＣチ ップ内に集積したトランジスタの誤動作が発生したりして、結局、多層回路基板 全体の動作が安定しなかった。これは、一般に電子部品の動作保証の温度範囲が −３０〜＋８５℃となっているためである。

【０００５】 本考案は、上述の問題点に鑑みて案出したものであり、その目的は、基板表面 の回路又は配線パターンの高密度化が達成され、さらに、実装部品である半導体 部品の誤動作防止できる多層回路基板を提供するものである。

【０００６】

【問題点を解決するため具体的な手段】

本考案は、 内部及び表面に配線パターンを形成した多層配線基板上に、半導 体部品を、該半導体部品の端子を表面配線パターンの電極パッドに接続させるこ とによって搭載した多層回路基板において、前記半導体部品が搭載する領域の多 層配線基板上に、消費電力の総和が１Ｗ以下の抵抗体膜を配置した。

【０００７】 さらに、好ましくは、前記半導体部品が搭載される領域に配置された抵抗体膜 の電極パッドが、前記半導体部品の入出力端子と接続したパッド部から延出され ている、及び／又は配線基板の内部配線パターンと直接接続されていることであ る。

【０００８】

【作用】

本考案によれば、半導体部品の搭載領域に形成された抵抗体膜の消費電力の総 和が１Ｗ以下の抵抗体膜であるため、回路動作中に流れる電流によって、ジュー ル熱が発生しても、半導体部品のＩＣチップに誤動作を与えるまでの熱にはなら ないために、安定した回路動作が達成できる。

【０００９】 また、、半導体部品の搭載領域にも、抵抗体膜が形成されているので、回路基 板の回路実装密度の高密度化が可能であり、小型な多層回路基板が達成できる。

【００１０】 さらに、半導体部品の下部に形成された抵抗体膜の電極パッド部が、半導体部 品の入出力端子と接続するパッド部から引き出されているため、配線基板の表面 配線パターンに形成するにあたり、半導体部品の搭載領域以外のから抵抗体膜の パッド部に引き回すことがないので、配線パターンの形成が容易となる。

【００１１】

【実施例】

以下、本考案の多層回路基板を図面に基づいて説明する。

【００１２】 図１は、本考案の多層回路基板１０の断面構造を示す概略図であり、図２に、 半導体部品の搭載領域の拡大平面図である。

【００１３】 図１において、１は多層配線基板であり、２は半導体部品であり、３は抵抗体 膜であり、４はその他の実装部品である。

【００１４】 多層配線基板１は、アルミナなどのセラミックスからなり、その内部に所定配 線パターン１２が形成されている。また、多層配線基板１の両主面には、表面配 線パターン１３が形成されている。内部配線パターン１２どうし、また内部配線 パターン１２と表面配線パターン１３とは、ビアホール１４を介して接続され、 所定回路を達成するための配線パターンが構成されている。

【００１５】 さらに、基板１の表面には、半導体部品２が搭載される領域に、該表面配線パ ターン１３と接続するように抵抗体膜３が形成されている。

【００１６】 こごで、表面配線パターン１３は、回路網を形成する配線導体１３ａ、半導体 部品２やその他の実装部品４の入出力端子と接続するパッド部１３ｂ、該パッド 部１３ｂと接続する抵抗体膜３の電極パッド部１３ｃ、内部配線パターン１２か ら延びるビアホール１４と接続する抵抗体膜３の電極パッド部１３ｄなどから成 るものである。

【００１７】 半導体部品２は、多数のトランジスタが集積化されたＩＣチップと、該ＩＣチ ップと接続する入出力リード端子２１と該リード端子２１の一部を延出するよう にＩＣチップを収納したパッケージ部２２からなり、例えば、半導体部品２には 、パッケージ部２２から４８ピンの入出力リード端子２１が延出されている。こ の入出力リード端子２１が多層配線基板１の表面配線パターン１３のパッド部１ ３ｂと半田接合される。尚、入出力リード端子２１は、パッケージ部２２から延 出して、略Ｌ字状に屈曲されているので、多層配線基板１とパッケージ部２２の 下面との間には、０．５ｍｍ程度の間隙が生じる。

【００１８】 抵抗体膜３は、酸化ルテニウムなどの抵抗体材料からなるペーストを多数配線 基板１上に印刷して、乾燥、焼成して得られる厚膜抵抗体膜であったり、抵抗体 材料を蒸着などによって多数配線基板１上に所定形状に被着した薄膜抵抗体膜で ある。この抵抗体膜３は、多数配線基板１上の表面の回路の実装密度を考慮して 、半導体部品２やその他の実装部品４の下部となる多数配線基板１上に形成され る。図では、半導体部品２の下部のみに配置した例を示しているが、その他の実 装部品４や単に多数配線基板１に形成しても構わない。

【００１９】 図２の場合では、８つ抵抗体膜３・・が半導体部品２の搭載領域に形成されて いる。尚、図中、点線は半導体部品２を示す。Ｒ２、Ｒ３で示す抵抗体膜３は、 その両端が、半導体部品２の入出力端子２１と接続するパッド部１３ｂから延出 したパッド部１３ｃに接続されており、その他の抵抗体膜３・・は、その一方端 が、ビアホール１４と接続するパッド部１３ｄ上に載置されて接続されている。

【００２０】 即ち、半導体部品２の搭載領域に形成された抵抗体膜３・・・のパッド部１３ｃ 、１３ｄは、半導体部品２の搭載領域以外から半導体部品２のパッド部１３ｂ間 に引き回わす必要がないように構成されている。これよって、半導体部品２の搭 載部分を独立した領域として抵抗体膜３・・を形成することができ、表面配線パ ターン１３の形成するにあたり、半導体部品２のパッド部１３ｂを充分大きく設 定し、半導体部品２を、位置ずれが生じても確実に接続することができ、さらに 、表面側の回路網の高密度化が容易に達成できる。

【００２１】 実装部品４は、電解コンデンサ、コネクタ、コイルなどであり、所定回路を達 成するために、適宜選択されてパッド部１３ｂ上に配置される。

【００２２】 つぎに、本考案の多層回路基板１０の製造方法を説明する。基本的には多層配 線基板１となる焼結積層体を形成する工程と、該焼結積層体上に抵抗体膜３を形 成する工程と、焼結積層体上に半導体部品２やその他の実装部品４を配置する工 程とから成る。尚、焼結積層体を分割することによって多層配線基板１となる。

【００２３】 多層配線基板１となる焼結積層体を形成する工程を行う。

【００２４】 多層配線基板１の基板のセラミック体となるアルミナ、低融点ガラスを主成分 を有するセラミックのグリーンシートを作成する。

【００２５】 次に、グリーンシートを複数の多層配線基板１が抽出できる所定大きさに切断 する。また、多層配線基板１を５層とする場合には、１層目〜５層目のシートを それぞれ用意する。尚、５層目のシートが表面側シートとなる。

【００２６】 次に、１層目〜５層目のシートに、回路パターンに応じて、ビアホール１４と なる穴を夫々形成する。

【００２７】 次に、５層目のシートを除く全てのシートに、導電性ペーストを用いて、内部 配線パターン１２となるパターン及びビアホール１４の導体を形成する。尚、５ 層目のシートには、ビアホール１４の導体を形成する。具体的には、Ａｇ、Ａｇ −Ｐｄを主成分とする導電性ペーストを用いて、スクリーン印刷して、乾燥して 形成する。

【００２８】 このように内部配線パターン１２となるパターン及びビアホール１４となる導 体が形成された各シートを積層し、熱圧着を行う。この積層シート体から複数の 多層配線基板１が複数抽出できるように、スナップラインを形成する。

【００２９】 次に、この積層シート体を酸化性雰囲気中で焼成する。焼成は２つの段階から 成り、比較的低い温度である１段階目で積層シート体中の有機成分を除去し、２ 段階目でセラミックの焼結反応、内部パターン１２、ビアホール１４のＡｇの焼 結反応を行う。

【００３０】 次に、焼結積層体の表面に、配線導体１３ａ、パッド部１３ｂ、パッド部１３ ｃ、１３ｄとから成る表面配線パターン１３を形成する。具体的には、耐マイグ レーション性、低抵抗化のために、低温焼成可能な銅ペーストを用いて、スクリ ーン印刷、乾燥して、さらに還元性雰囲気、中性雰囲気で焼結する。この時の焼 結温度として、Ａｇ導体のビアホール１４と表面配線パターン１３との共晶点を 考慮して、例えば６００℃で焼成する。

【００３１】 これにより、所定配線パターン１２、１３が形成された多層配線基板１となる 焼結積層体が形成される。

【００３２】 次に、前記焼結積層体の表面上に抵抗体膜３を形成する工程を行う。

【００３３】 抵抗体膜３は、酸化ルテニウムを主成分とする抵抗ペーストを所定形状に、即 ち、半導体部品２の搭載領域においては、パッド部１３ｃ間に、パッド部１３ｄ 間に、又はパッド部１３ｃ、１３ｄ間に、それぞれのパッド部１３ｃ、１３ｄと 接続するように、スクリーン印刷で印刷され、乾燥した後、酸素雰囲気で焼成さ れて得られる。

【００３４】 ここで、抵抗体膜３の特性に応じて、抵抗体ペーストが複数種類存在する。例 えば、１０Ω、１００Ω、１０００Ω・・・と１桁単位で異なる抵抗体ペースト が存在する。したがって、表面に配置される抵抗体２・・をすべて、抵抗体膜３ で形成すると、印刷回数が増加するため、特定特性が要求される抵抗体について は、チップ抵抗器として置き換えてもよい。このように形成された抵抗体膜３を モニタしながらレーザトリミングを行い、所定抵抗値となるように調整する。

【００３５】 そして、必要に応じて、焼結積層体の表面に、パッド部１３ｂが露出するよう に絶縁層が形成される。

【００３６】 次に、焼結積層体上に半導体部品２その他の実装部品４を配置する工程を行う 。

【００３７】 前記焼結積層体の表面配線パターン１３のパッド部１３ｂに半導体部品２、そ の他の実装部品４を半田接合して、焼結積層体上に半導体部品２、その他の実装 部品４を配置する。具体的には、パッド部１３ｂ上にクリーム半田を塗布し、そ の上に、半導体部品２及び他の実装部品を載置した状態で、リフロー炉に投入し 、約２００〜２３０℃で接合する。

【００３８】 最後に、焼結積層体に形成されたスナップラインに沿って、焼結積層体を分割 して、所定回路網が形成された多層回路基板１０を複数個抽出する。

【００３９】 尚、表面配線パターン１３をＡｇ−Ｐｄペーストで形成すれば、抵抗ペースト を含めて、多層配線基板の焼成時に一括的に焼成することができる。また、抵抗 体膜３・・を真空蒸着技術を用いて、薄膜抵抗体膜をとすることができる。

【００４０】 本考案の特徴的なことは、半導体部品２の配置位置に相当する多層配線基板１ 上に形成される抵抗体膜３・・の消費電力の総和を１Ｗ以下となるように、抵抗 体膜３・・の長さ、幅及びレーザトリミングによる最小幅が設定されていること である。

【００４１】 図２に示した抵抗体膜３を区別するために、Ｒ１〜Ｒ８と表記するが、夫々の 抵抗体膜３・・（Ｒ１〜Ｒ８）が同一の種類の抵抗体ペーストを用いて形成され 、１０μｍの膜厚で、シート抵抗１０ｋΩ／□であり、その長さ、幅、最小幅、 抵抗値、消費電力は以下のとおりである。

【００４２】 長さ(mm) 幅(mm) 最小幅(mm) 抵抗値 (ｋΩ) 消費電力 (Ｗ) Ｒ１ 0.71 1.50 0.5 4.7 0.125 Ｒ２ 1.00 1.00 0.3 10.0 0.125 Ｒ３ 1.48 0.67 0.22 22.0 0.125 Ｒ４ 1.00 1.00 0.3 10.0 0.125 Ｒ５ 0.75 1.34 0.47 5.6 0.125 Ｒ６ 0.62 1.68 0.21 3.9 0.125 Ｒ７ 1.00 1.00 0.3 10.0 0.125 Ｒ８ 1.48 0.67 0.22 22.0 0.125 である。

【００４３】 即ち、8 つの抵抗体膜３・・の消費電力の総和は、１．０Ｗとなる。

【００４４】 従って、本考案によれば、抵抗体膜３・・・が動作中において、その表面にジ ュール熱が発生しても、半導体部品２のＩＣチップに誤動作を与えるまでの熱に はならない。このため、安定した回路動作の多層回路基板１０が達成される。

【００４５】 また、半導体部品２の搭載領域にも、抵抗体膜３・・が形成されているので、 多層配線基板１の表面側に形成又は配置される表面配線パターン１３、半導体部 品２及びその他の実装部品４の回路実装密度が飛躍的に向上し、これにより、小 形な多層回路基板１０となる。

【００４６】 さらに、半導体部品２の搭載領域に形成された抵抗体膜３のパッド部１３ｃが 、半導体部品２のリード端子２１と接続するパッド部１３ｂから引き出されてい るため、多層配線基板１の表面配線パターン１３に形成するにあたり、搭載領域 以外のからパッド部１３ｂ間を経由して、半導体部品２の搭載領域内にまで延出 する必要がないため、表面配線パターン１３の形成が容易となり、半導体部品２ の入出力リード端子２１とパッド部１３ｂとの接続信頼性も向上する。

【００４７】 尚、上述の実施例では、多層配線基板のセラミックシートの積層数が５層の基 板であるが、この回路網によってはそれ以外の積層数でも構わないし、また、内 部には内部配線パターン１２以外に、コンデンサ成分などの機能部品を形成して もよい。

【００４８】

【考案の効果】

本考案によれば、基板表面の回路の高密度化が達成され、さらに、半導体部品 の誤動作が防止でき、小形な多層回路基板が達成される。

【図面の簡単な説明】

【図１】本考案の多層回路基板の断面構造を示す概略図
である。

【図２】本考案の多層配線基板上に配置する半導体部品
の下部部分の平面図である。

【符号の説明】

１０・・・・・多層回路基板 １・・・・・・多層配線基板 ２・・・・・・半導体部品 ３・・・・・・抵抗体膜 ４・・・・・・実装部品

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】内部及び表面に配線パターンを形成した多
   層配線基板上に、半導体部品を、該半導体部品の端子を
   表面配線パターンの電極パッドに接続させることによっ
   て搭載した多層回路基板において、 前記半導体部品が搭載する領域の多層配線基板上に、消
   費電力の総和が１Ｗ以下の抵抗体膜を配置したことを特
   徴とする多層回路基板。