JPH0568064A - Demodulator - Google Patents
DemodulatorInfo
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- JPH0568064A JPH0568064A JP25599891A JP25599891A JPH0568064A JP H0568064 A JPH0568064 A JP H0568064A JP 25599891 A JP25599891 A JP 25599891A JP 25599891 A JP25599891 A JP 25599891A JP H0568064 A JPH0568064 A JP H0568064A
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- signal
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はディジタル情報をバース
ト状に伝送する通信方式において、受信信号を効率的に
復調する復調装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demodulation device for efficiently demodulating a received signal in a communication system for transmitting digital information in bursts.
【0002】[0002]
【従来の技術】ディジタル情報をバースト状に伝送する
通信方式においては、一般にバースト信号の先頭に同期
検波のための搬送波再生符号が付加される。この符号は
情報伝送に寄与しない無駄信号であり、可能なかぎり短
いことが望ましい。2. Description of the Related Art In a communication system for transmitting digital information in bursts, a carrier recovery code for synchronous detection is generally added to the head of a burst signal. This code is a waste signal that does not contribute to information transmission, and is preferably as short as possible.
【0003】しかし、移動体衛星通信方式のように衛星
中継器の信号電力を有効に利用するために符号化利得の
高い誤り訂正を適用した場合には、復調装置に入力する
受信C/Nが低くなり、長いプリアンブルを必要とす
る。特に、信号長が短く間欠的に送信される移動体衛星
通信のランダムアクセス回線においては1つのバースト
信号に占めるプリアンブルの割合が大きくなり、伝送効
率を著しく低下する欠点があった。However, when error correction with a high coding gain is applied to effectively use the signal power of the satellite repeater as in the mobile satellite communication system, the received C / N input to the demodulator is It goes low and requires a long preamble. In particular, in a random access line of mobile satellite communication, which has a short signal length and is transmitted intermittently, there is a drawback that the proportion of the preamble in one burst signal is large and the transmission efficiency is significantly reduced.
【0004】[0004]
【発明が解決しようとする課題】本発明は上記欠点を改
善し、バースト信号を構成する固定符号データ列の相関
検出と平均位相推定を行なうことにより、搬送波再生符
号を不要として無線回線の伝送効率を向上させることを
目的としたものである。SUMMARY OF THE INVENTION The present invention solves the above-mentioned drawbacks and performs correlation detection and average phase estimation of a fixed code data sequence forming a burst signal, thereby eliminating the need for carrier recovery code and improving the transmission efficiency of a wireless line. The purpose is to improve.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、固定符号データ列と情報データ列か
ら構成されるバースト信号をディジタル位相変調により
伝送する通信方式の同期検波による復調装置において、
受信バースト信号の固定符号データ列の、受信信号波の
相対的な変調位相値である変調位相推定信号から平均位
相値を推定して、該平均位相値を基準として固定符号デ
ータ列を再生する手段と、あらかじめ受信側で用意して
ある固定符号データ列と再生された固定符号データ列と
の比較を行ない、この比較結果より上記平均位相値を修
正する手段と、修正された平均位相値を情報データの変
調位相推定信号から減算してデータの識別を行なう手段
と、識別出力に対応する位相値を前記変調位相推定信号
から減算して得られる再生位相値で前記平均位相値を修
正する手段とを有する復調装置にある。The feature of the present invention for achieving the above object is that demodulation by synchronous detection of a communication system for transmitting a burst signal composed of a fixed code data sequence and an information data sequence by digital phase modulation. In the device,
Means for estimating an average phase value from a modulation phase estimation signal, which is a relative modulation phase value of a received signal wave, of a fixed code data string of a received burst signal, and reproducing the fixed code data string based on the average phase value. Then, the fixed code data sequence prepared in advance on the receiving side is compared with the reproduced fixed code data sequence, and the means for correcting the average phase value based on the comparison result and the corrected average phase value Means for performing data discrimination by subtracting from the modulation phase estimation signal of data, and means for correcting the average phase value with a reproduction phase value obtained by subtracting a phase value corresponding to the discrimination output from the modulation phase estimation signal In a demodulator having.
【0006】[0006]
【実施例】ここでは説明を簡単にするために2相PSK
を対象とする。2相PSK波の変調位相はよく知られて
いるように、次式のように表される。 φ(+)=πD(t) (D(t)は1または0の
変調データ)EXAMPLE A two-phase PSK is shown here for simplicity of explanation.
Target. As is well known, the modulation phase of a two-phase PSK wave is expressed by the following equation. φ (+) = πD (t) (D (t) is modulation data of 1 or 0)
【0007】図2はバースト信号のフレーム構成例を示
したものである。バースト信号は図2に示すように固定
符号データ列と情報データ列から構成される。ここで以
下の説明では、固定符号データ列のデータ数をm、その
データ値をWj (j=1からm)、その位相値をpj
(j=1からm)とする。また情報データ数をnとす
る。FIG. 2 shows an example of the frame structure of a burst signal. The burst signal is composed of a fixed code data string and an information data string as shown in FIG. In the following description, the number of data in the fixed code data sequence is m, the data value is W j (j = 1 to m), and the phase value is p j.
(J = 1 to m). The number of information data is n.
【0008】また、図1は本発明による復調装置のブロ
ック図である。1は受信信号入力端子、2−1,2−2
は位相検波器、3はπ/2移相器、4発振器、5−1,
5−2は低域フィルタ、6−1,6−2はアナログ/デ
ィジタル(A/D)変換器、7はタイミングクロック
(クロック周波数の数倍の周波数)入力端子、8は変調
位相推定器、9は遅延器、10はクロック再生回路、1
1は同期検波回路、12は出力端子(再生データ出力端
子)であり、本発明はこの回路11に関する。FIG. 1 is a block diagram of a demodulation device according to the present invention. 1 is a reception signal input terminal, 2-1 and 2-2
Is a phase detector, 3 is a π / 2 phase shifter, 4 oscillators, 5-1 and
5-2 is a low-pass filter, 6-1 and 6-2 are analog / digital (A / D) converters, 7 is a timing clock (frequency of several times the clock frequency) input terminal, 8 is a modulation phase estimator, 9 is a delay device, 10 is a clock recovery circuit, 1
Reference numeral 1 is a synchronous detection circuit, 12 is an output terminal (reproduction data output terminal), and the present invention relates to this circuit 11.
【0009】図1において、端子1に入力した信号は発
振器4の各信号と位相検波器2−1,2−2で検波され
て2系列のベースバンド信号が得られる。この2系列の
信号は低域フィルタ5−1,5−2、A/D変換器6−
1,6−2、を通過して変調位相推定器8に入力する。
この推定器8の出力は2分岐され、一方はクロック再生
回路10に入力してクロック信号が再生される。他方は
遅延器9を経由して同期検波回路11に入力する。In FIG. 1, the signal input to the terminal 1 is detected by the respective signals of the oscillator 4 by the phase detectors 2-1 and 2-2 to obtain two series of baseband signals. The signals of these two series are supplied to the low-pass filters 5-1 and 5-2 and the A / D converter 6-.
1, 6-2, and is input to the modulation phase estimator 8.
The output of the estimator 8 is branched into two, one of which is input to the clock reproduction circuit 10 to reproduce the clock signal. The other is input to the synchronous detection circuit 11 via the delay device 9.
【0010】いま、同期検波回路11に入力する変調位
相推定信号は次式のように表される。 受信信号が存在するとき: α(t)=φ(t)+θ+n(t) φ(t);変調位相 θ;初期位相 ([0,2π]の任意の値) n(t);雑音に起因する位相 受信信号が無い時: α(t)=n(t)Now, the modulation phase estimation signal input to the synchronous detection circuit 11 is expressed by the following equation. When a received signal exists: α (t) = φ (t) + θ + n (t) φ (t); modulation phase θ; initial phase (arbitrary value of [0,2π]) n (t); due to noise When there is no received signal: α (t) = n (t)
【0011】なお、時刻tk+1 における位相信号α(t
k+1 )を以下の記述の簡単化のためにαk+1 とする。[0011] It should be noted that the phase signal α (t at time t k + 1
Let k + 1 ) be α k + 1 to simplify the following description.
【0012】以下に図1の同期検波回路の動作を説明す
る。同期検波回路は(1)固定符号データ列の相関検出
及び固定データ列からの平均位相の推定と修正に関する
動作、(2)固定データ列から推定された平均位相を用
いての情報データの再生に関する動作、に分けられる。The operation of the synchronous detection circuit of FIG. 1 will be described below. The synchronous detection circuit relates to (1) operation related to correlation detection of a fixed code data sequence and estimation and correction of an average phase from the fixed data sequence, and (2) reproduction of information data using the average phase estimated from the fixed data sequence. It is divided into motions.
【0013】 (A)最初に上記(1)の動作を説明する。 (ア)図1の変調位相推定器からαk の位相信号を受け
る。 (イ)(αk ,αk-1 ,・・,αk-n+1 )のm個の変調
位相推定信号から固定符号の各位相値p1 を減算する。
(添え字のマイナスは過去の時刻を示す) すなわち、qj =αk-j+1 −pj (j=1からm)の演
算を行なう。 (ウ)上記減算結果のqj (j=1からm)をm個にわ
たり平均して、平均位相信号βを得る。すなわち、β=
(q1 +・・+qn)/mを行なう。 (エ) (αK ,αK-1 ,・・,αK-n+1 )のm個の各
位相信号から上記βを減算する。この減算結果から各デ
ータの“1”,“0”を判定し、この各再生データ値
と、あらかじめ容易してある固定符号データ値Wj とを
比較する。この比較結果で、不一致数がある特定の数よ
り小さい場合には“検出”と判断し、ある特定の数より
大きい場合には“不検出”と判断する。(相関検出) (オ)上記の検出結果が“不検出”のときは(ア)にも
どり、(ア)、(イ)、(ウ)、(エ)の動作を繰り返
す。(αの添え字はkよりk+1に変更)上記の検出結
果が“検出”の時は次の(カ)の動作に進む。 (カ)固定符号データ値Wj (j=1からm)との不一
致データに対して、該当する番号のqj の極性を反転
し、再度平均位相を次式より得る。 β=(q1 +・・+qn )/m (キ)上記の修正された位相信号qj をm個にわたり平
均して修正平均位相βを得る。(A) First, the operation (1) will be described. (A) Receive the α k phase signal from the modulation phase estimator of FIG. (B) Each phase value p 1 of the fixed code is subtracted from the m modulation phase estimation signals of (α k , α k-1 , ..., α k-n + 1 ).
(Subscript minus indicates past time) That is, the calculation of q j = α k-j + 1 −p j (j = 1 to m) is performed. (C) The averaged phase signal β is obtained by averaging q j (j = 1 to m) of the subtraction results over m. That is, β =
Perform (q 1 + ... + q n ) / m. (D) The above β is subtracted from each of the m phase signals of (α K , α K-1 , ..., α K-n + 1 ). "1" of the data from the subtraction result, "0" is determined, comparing this with the reproduction data value, and a fixed code data values W j which is previously easily. As a result of this comparison, if the number of mismatches is smaller than a certain number, it is determined as "detected", and if it is larger than a certain number, it is determined as "not detected". (Correlation detection) (e) When the above detection result is “non-detection”, the process returns to (a) and the operations of (a), (b), (c), and (d) are repeated. (The subscript of α is changed from k to k + 1) When the above detection result is "detection", the operation proceeds to the next (f). (F) For the mismatched data with the fixed code data value W j (j = 1 to m), the polarity of q j of the corresponding number is inverted, and the average phase is again obtained from the following equation. β = (q 1 + ·· + q n ) / m (g) The corrected phase signal q j is averaged over m to obtain a corrected average phase β.
【0014】以上により受信信号の固定符号データ列の
検出とその平均位相値が得られることになる。As described above, the detection of the fixed code data sequence of the received signal and the average phase value thereof can be obtained.
【0015】(B)次に前記(2)の動作を説明する。
なお、変調位相推定器からの固定符号データ列の最後の
データの位相値をαa とし、情報データ列のz番目(z
=1からn)の位相値をαa+z とする。また、情報デー
タ列における平均位相値の時間推移をβz-1 とする。こ
こで、z=1の時のβ0 はβに等しい。 (ア)図1の変調位相推定器からαa+z (z=1・・、
情報データ)の位相信号を受ける。 (イ)上記位相信号αa+z から平均位相値βz-1 を減算
する。その結果をγzとする。 (ウ)γz の位相値にもとずいてデータの“1”,
“0”の判定を行なう。 (エ)この判定結果にもとずいてαa+z に次の演算を行
なう。 “1”の場合にはηz =αa+z −π “0”の場合にはηz =αa+z (オ)上記ηz の位相範囲を平均位相値をもとに判定
し、この結果にもとずいて重み計数w1 ,wz を付加し
てその平均位相を修正する。すなわち、次式となる。 ηz −βz-1 <ξのときβz =(1−w1 )βz-1 +w1 ηz ηz −βz-1 >ξのときβz =(1−wz )βz-1 +wz ηz (カ)zがnかどうかを判定し、z<nの時(ア)から
の動作を繰り返す。(αの添え字zの値を1増加する) z=nの時に本動作を終了する。(B) Next, the operation of (2) will be described.
The phase value of the last data of the fixed code data string from the modulation phase estimator is α a, and the z-th (z
The phase value of = 1 to n) is α a + z . In addition, the time transition of the average phase value in the information data string is β z-1 . Here, β 0 when z = 1 is equal to β. (A) From the modulation phase estimator of FIG. 1, α a + z (z = 1 ...
Information data) phase signal. (B) The average phase value β z-1 is subtracted from the phase signal α a + z . Let the result be γ z . (C) Based on the phase value of γ z , “1” of the data,
Judgment of "0" is performed. (D) Based on this determination result, the following calculation is performed on α a + z . In the case of “1”, η z = α a + z −π In the case of “0”, η z = α a + z (e) The phase range of η z is determined based on the average phase value, Based on this result, the weighting factors w 1 and w z are added to correct the average phase. That is, the following equation is obtained. When η z −β z-1 <ξ, β z = (1-w 1 ) β z-1 + w 1 η z η z −β z-1 > ξ, β z = (1-w z ) β z -1 + w z η z (f) It is determined whether z is n, and when z <n, the operation from (a) is repeated. (Increase the value of the subscript z of α by 1) When z = n, this operation ends.
【0016】以上説明したように、(ア),(イ),
(ウ)の動作により情報データを再生でき、(エ),
(オ)の動作により、雑音による平均位相からの大きな
偏差の位相の影響を小さくできる。As explained above, (a), (a),
The information data can be reproduced by the operation of (C), (D),
By the operation of (e), the influence of the phase having a large deviation from the average phase due to noise can be reduced.
【0017】図3は本発明の実施例を示したものであ
る。本実施例では説明を簡単にするために、固定符号デ
ータ数が5個の場合について説明する。FIG. 3 shows an embodiment of the present invention. In this embodiment, in order to simplify the description, a case where the number of fixed code data is 5 will be described.
【0018】図3において、1は入力端子、2はシフト
レジスタ、3は位相情報のメモリ値、4−1から4−5
は減算器、5−1から5−5は遅延器、6−1から6−
5は減算器、7−1から7−5は識別器、8−1から8
−5は比較器、9は固定符号データのメモリ値、10は
固定符号データ検出器、11−1から11−5は加算
器、12は固定符号データの平均化回路、13はゲー
ト、14は遅延器、15は情報データに対する積分器、
16はスイッチ、17は遅延器、18は減算器、19は
識別器、20は遅延器、21は変調位相発生器、22は
減算器、23は比較器、24は重み付け係数発生器、2
5は乗算器、26はスイッチ、27は出力端子である。
なお、図3の回路が動作する初期状態(固定符号データ
が検出される前の状態)においては、スイッチ16,2
6はオフ状態にあり、ゲート13はオフ状態にあるもの
とする。In FIG. 3, 1 is an input terminal, 2 is a shift register, 3 is a memory value of phase information, 4-1 to 4-5.
Is a subtracter, 5-1 to 5-5 is a delay device, and 6-1 to 6-
5 is a subtracter, 7-1 to 7-5 are discriminators, and 8-1 to 8
-5 is a comparator, 9 is a fixed code data memory value, 10 is a fixed code data detector, 11-1 to 11-5 are adders, 12 is a fixed code data averaging circuit, 13 is a gate, and 14 is Delay device, 15 is an integrator for information data,
16 is a switch, 17 is a delay device, 18 is a subtractor, 19 is a discriminator, 20 is a delay device, 21 is a modulation phase generator, 22 is a subtractor, 23 is a comparator, 24 is a weighting factor generator, 2
Reference numeral 5 is a multiplier, 26 is a switch, and 27 is an output terminal.
In the initial state in which the circuit of FIG. 3 operates (state before fixed code data is detected), the switches 16 and 2 are
6 is in an off state, and the gate 13 is in an off state.
【0019】最初に固定符号データに対する動作を説明
する。First, the operation for fixed code data will be described.
【0020】図1に示す変調位相推定器からの位相信号
は、端子1に入力して2分岐され、一方はシフトレジス
タ2へ、他方はスイッチ16に入力する。シフトレジス
タ2への位相信号は、固定符号データの位相値を保持し
ているメモリ回路3の各値と、4−1から4−5の各減
算器で減算され、11−1から11−5の各加算器を経
由して平均化回路12に入力して、5個のデータの平均
を計算する。なお、ゲート13は固定符号データ検出器
10で固定符号データが検出されていない時はオフ状態
にあるため、ゲートからの加算器11−1から11−5
への加算値は0である。この平均化回路12の出力は、
シフトレジスタ2の各ステージの位相値を遅延器5−1
から5−5で遅延した信号と、各減算器の6−1から6
−5で減算する。この各減算値は、7−1から7−5の
識別器でデータの“1”,“0”が判定される。この識
別器の各出力は、固定符号データのメモリ回路9の各値
と8−1から8−5の各比較器で比較され、固定符号デ
ータ検出器10とゲート13に入力する。固定符号デー
タ検出器10は比較器8−1から8−5の各出力の不一
致数を計数して、その計数値がある特定の数より大きい
場合には“不検出”と判断して、入力端子1からの位相
信号を順次入力して、検出器10で検出と判定されるま
でその動作を繰り返す。また、不一致数の計数値がある
特定の数より小さい場合には“検出”と判断して、ゲー
ト13をオン、スイッチ16をオン、スイッチ26を遅
延器14を介してオンとする。ゲート13がオンとなる
と、比較器8−1から8−5の各出力値が11−1から
11−5の加算器に加えられ、不一致に対応した信号の
極性を反転する。この訂正された信号により、再度、回
路12で5個のデータの平均化を行なう。The phase signal from the modulation phase estimator shown in FIG. 1 is input to the terminal 1 and is branched into two. One is input to the shift register 2 and the other is input to the switch 16. The phase signal to the shift register 2 is subtracted from each value of the memory circuit 3 which holds the phase value of the fixed code data by each subtractor of 4-1 to 4-5, and 11-1 to 11-5. The data is input to the averaging circuit 12 via each adder and the average of five data is calculated. Since the gate 13 is in the OFF state when the fixed code data detector 10 does not detect the fixed code data, the adders 11-1 to 11-5 from the gates are in the OFF state.
The added value to is 0. The output of this averaging circuit 12 is
The phase value of each stage of the shift register 2 is delayed by the delay unit 5-1.
Signal delayed by 5 to 5 and 6-1 to 6 of each subtractor
Subtract at -5. For each of the subtracted values, "1" and "0" of the data are judged by the discriminators 7-1 to 7-5. The outputs of the discriminator are compared with the respective values of the fixed code data in the memory circuit 9 by the comparators 8-1 to 8-5, and are input to the fixed code data detector 10 and the gate 13. The fixed code data detector 10 counts the number of mismatches between the outputs of the comparators 8-1 to 8-5, judges that the count value is larger than a certain number, and judges that it is “non-detection”, and inputs it. The phase signals from the terminal 1 are sequentially input, and the operation is repeated until the detector 10 determines that they are detected. Further, when the count value of the number of mismatches is smaller than a specific number, it is determined as “detection”, the gate 13 is turned on, the switch 16 is turned on, and the switch 26 is turned on via the delay device 14. When the gate 13 is turned on, the output values of the comparators 8-1 to 8-5 are added to the adders of 11-1 to 11-5 to invert the polarity of the signal corresponding to the mismatch. With the corrected signal, the circuit 12 again averages five pieces of data.
【0021】次に情報データについての動作を説明す
る。Next, the operation for information data will be described.
【0022】固定符号データ検出器で“検出”が判定さ
れると、スイッチ16がオンとなり情報データの変調位
相推定信号がスイッチ16を通過して遅延器17に入力
する。遅延器17を経由した位相信号は2分岐され、一
方は減算器18に、他方は遅延器20に入力する。減算
器18は、遅延器17の出力信号と、平均化回路12の
出力を情報データの位相信号により修正する積分器出力
信号とを減算する。この減算器18の出力は識別器19
でデータ“1”,“0”が判定され、再生データが出力
端子27に出力する。また識別器19の出力は変調位相
発生器21に入力して、再生データに対応した位相値
で、遅延器20を経由した位相信号を減算器22で減算
する。減算器22の出力は2分岐され、一方は比較器2
3で平均位相値と比較され、その比較出力値に応じて重
み付け係数発生器24で重み付け係数を生成する。減算
器22の他方の信号は、重み付け係数発生器24の出力
と乗算器25で乗算され、スイッチ26を経由して積分
器15に入力する。積分器15では乗算器25の出力を
積分し、次の情報データのための平均位相信号を生成す
る。上記の動作を、順次入力する情報データについて繰
り返して実施することにより、再生データを得ることが
できる。When the fixed code data detector determines "detection", the switch 16 is turned on and the modulated phase estimation signal of the information data passes through the switch 16 and is input to the delay unit 17. The phase signal passed through the delay unit 17 is branched into two, one of which is input to the subtractor 18 and the other of which is input to the delay unit 20. The subtractor 18 subtracts the output signal of the delay unit 17 from the integrator output signal that modifies the output of the averaging circuit 12 with the phase signal of the information data. The output of the subtractor 18 is the discriminator 19
The data "1" and "0" are discriminated by and the reproduced data is output to the output terminal 27. Further, the output of the discriminator 19 is input to the modulation phase generator 21, and the phase signal passing through the delay device 20 is subtracted by the subtractor 22 with the phase value corresponding to the reproduction data. The output of the subtractor 22 is branched into two, one of which is the comparator 2
The weighting coefficient generator 24 generates a weighting coefficient according to the comparison output value. The other signal of the subtractor 22 is multiplied by the output of the weighting coefficient generator 24 by the multiplier 25 and input to the integrator 15 via the switch 26. The integrator 15 integrates the output of the multiplier 25 to generate an average phase signal for the next information data. Reproduced data can be obtained by repeatedly performing the above-described operation for information data that is sequentially input.
【0023】[0023]
【発明の効果】以上説明したように、本発明では固定符
号データ列より再生データを得るに必要な位相信号を得
ることができること、また雑音による位相誤差の大きい
情報データの位相信号を、重み係数により重み付けして
いるので、その影響が小さく、低い搬送波電力対雑音電
力比の回線に対して安定な動作が期待できる。As described above, according to the present invention, it is possible to obtain the phase signal required to obtain the reproduction data from the fixed code data string, and the phase signal of the information data having a large phase error due to noise is weighted by the weighting coefficient. Since it is weighted by, the influence is small, and stable operation can be expected for a line with a low carrier power to noise power ratio.
【図1】本発明による復調装置の構成を示す。FIG. 1 shows a configuration of a demodulation device according to the present invention.
【図2】バースト信号のフレーム構成例を示す。FIG. 2 shows a frame configuration example of a burst signal.
【図3】図2における同期検波回路の構成を示す。FIG. 3 shows a configuration of a synchronous detection circuit in FIG.
1 入力端子 2−1,2−2 位相検波器 3 π/2移相器 4 発振器 5−1,5−2 低域フィルタ 6−1,6−2 A/D変換器 7 タイミングクロック入力端子 8 変調位相推定器 9 遅延器 10 クロック再生回路 11 同期検波回路 1 Input Terminal 2-1, 2-2 Phase Detector 3 π / 2 Phase Shifter 4 Oscillator 5-1 and 5-2 Low-pass Filter 6-1, 6-2 A / D Converter 7 Timing Clock Input Terminal 8 Modulation phase estimator 9 Delay device 10 Clock recovery circuit 11 Synchronous detection circuit
Claims (2)
成されるバースト信号をディジタル位相変調により伝送
する通信方式の同期検波による復調装置において、 受信バースト信号の固定符号データ列の、受信信号波の
相対的な変調位相値である変調位相推定信号から平均位
相値を推定して、該平均位相値を基準として固定符号デ
ータ列を再生する手段と、 あらかじめ受信側で用意してある固定符合データ列と再
生された固定符号データ列との比較を行ない、この比較
結果より上記平均位相値を修正する手段と、 修正された平均位相値を情報データの変調位相推定信号
から減算してデータの識別を行なう手段と、 識別出力に対応する位相値を前記変調位相推定信号から
減算して得られる再生位相値で前記平均位相値を修正す
る手段とを有することを特徴とする復調装置。1. A demodulator by synchronous detection of a communication system for transmitting a burst signal composed of a fixed code data string and an information data string by digital phase modulation, wherein a fixed code data string of a received burst signal is A means for estimating an average phase value from a modulation phase estimation signal which is a relative modulation phase value, and reproducing a fixed code data string with the average phase value as a reference, and a fixed code data string prepared in advance on the receiving side. And the reproduced fixed code data sequence are compared, and the means for correcting the average phase value based on the comparison result, and the corrected average phase value are subtracted from the modulation phase estimation signal of the information data to identify the data. And means for correcting the average phase value with a reproduction phase value obtained by subtracting the phase value corresponding to the discrimination output from the modulation phase estimation signal. Demodulation and wherein the.
得られる位相値が、特定の範囲内の位相値か範囲外の位
相値かを判定し、この判定結果にもとずいて重み値を再
生位相値に乗算し、その結果と平均位相値とを平均化し
て再生位相値とすることを特徴とする請求項1記載の復
調装置。2. A phase value obtained by a difference between a reproduction phase value and an average phase value is determined as a phase value within a specific range or a phase value outside the specific range, and a weight value is determined based on the result of the determination. The demodulator according to claim 1, wherein the reproduction phase value is multiplied by and the result and the average phase value are averaged to obtain a reproduction phase value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25599891A JPH0568064A (en) | 1991-09-09 | 1991-09-09 | Demodulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25599891A JPH0568064A (en) | 1991-09-09 | 1991-09-09 | Demodulator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0568064A true JPH0568064A (en) | 1993-03-19 |
Family
ID=17286485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25599891A Withdrawn JPH0568064A (en) | 1991-09-09 | 1991-09-09 | Demodulator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0568064A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183927A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Delay detecting device for multiphase modulated signal |
-
1991
- 1991-09-09 JP JP25599891A patent/JPH0568064A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183927A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Delay detecting device for multiphase modulated signal |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |