JPH056804A - チツプバリスタ - Google Patents
チツプバリスタInfo
- Publication number
- JPH056804A JPH056804A JP3183822A JP18382291A JPH056804A JP H056804 A JPH056804 A JP H056804A JP 3183822 A JP3183822 A JP 3183822A JP 18382291 A JP18382291 A JP 18382291A JP H056804 A JPH056804 A JP H056804A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- sintered body
- varistor
- internal electrode
- chip varistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 所定値以上のサージが印加されてバリスタ機
能が失われた場合の、素子の発熱，あるいは回路機器へ
の破損を確実に防止できるチップバリスタを提供するこ
とにある。 【構成】 セラミックス焼結体２の内部に内部電極３を
埋設し、該焼結体２の外表面に上記内部電極３と対向す
るよう表面電極４を形成し、上記焼結体２の両端面２
ａ，２ｂに外部電極６ａ，６ｂを形成するとともに、一
方の外部電極６ａに上記内部電極３の一端面３ａを接続
してチップバリスタ１を構成する。そして、他方の外部
電極６ｂと上記表面電極４との間に、所定値以上のサー
ジ印加時に溶断するヒューズ部７を形成する。また、上
記焼結体２の外部電極６ａ，６ｂ，及びヒューズ部７を
除く少なくとも表面電極４の表面をグレーズ８により覆
う。
能が失われた場合の、素子の発熱，あるいは回路機器へ
の破損を確実に防止できるチップバリスタを提供するこ
とにある。 【構成】 セラミックス焼結体２の内部に内部電極３を
埋設し、該焼結体２の外表面に上記内部電極３と対向す
るよう表面電極４を形成し、上記焼結体２の両端面２
ａ，２ｂに外部電極６ａ，６ｂを形成するとともに、一
方の外部電極６ａに上記内部電極３の一端面３ａを接続
してチップバリスタ１を構成する。そして、他方の外部
電極６ｂと上記表面電極４との間に、所定値以上のサー
ジ印加時に溶断するヒューズ部７を形成する。また、上
記焼結体２の外部電極６ａ，６ｂ，及びヒューズ部７を
除く少なくとも表面電極４の表面をグレーズ８により覆
う。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線性抵抗とし
て機能するチップバリスタに関し、特に所定値を越える
サージが印加された場合の、回路機器の破損を確実に防
止できるようにした構造に関する。
て機能するチップバリスタに関し、特に所定値を越える
サージが印加された場合の、回路機器の破損を確実に防
止できるようにした構造に関する。
【０００２】
【従来の技術】印加電圧に応じて抵抗値が非直線的に変
化するバリスタは、異常電圧が加わるのを防止するため
のサージ吸収素子として用いられている。また、近年に
おける電子部品のチップ化が進むなかで、上記バリスタ
においても実装密度を高くするために超小型化，低電圧
化の要求が強くなっている。このような要求に対応する
ものとして、従来、図７に示すような積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参照)
。この積層型バリスタ３０は、セラミックス焼結体３
１の内部に複数の内部電極３２を埋設するとともに、該
各内部電極３２の一端面３２ａを交互に焼結体３１の
左, 右端面３１ａ，３１ｂに露出し、該両端面３１ａ，
３１ｂに外部電極３３を形成して構成されている。この
積層型バリスタ３０では、内部電極３２間に挟まれたセ
ラミックス層３４の厚さを数十μｍ程度にできることか
ら、単板型バリスタでは困難であった低いバリスタ電圧
が得られる。ところが、上記従来の積層型バリスタ３０
は、極めて薄いセラミックス層３４と内部電極３２との
積層体を高温焼結して製造されることから、この焼結時
に内部電極３２内の溶剤が蒸発してセラミックス層３４
内に空孔を形成する、いわゆるポアが生じ易く、このた
め上記積層型は単板型に比べてサージ耐量が低いという
問題がある。その結果、サージ耐量を越えるサージが印
加されると抵抗値が低下してバリスタ素子に電流が流れ
続けることとなり、素子が発熱したり，場合によっては
電子機器回路が破損する原因となるおそれがある。この
ような過大サージの印加による素子の発熱や機器回路の
破損を回避するために、本件出願人は、図６に示すよう
なヒューズ機能を付加してなる積層型バリスタを提案し
た（特開平2-10805 号公報参照) 。この積層型バリスタ
２０は内部電極２１と外部電極２２との間に、低融点金
属からなるヒューズ部２３を形成したものであり、これ
によりサージ耐量を越えるサージ電流が印加されると、
このヒューズ部２３が溶断して内部電極２１と外部電極
２２との導通を遮断するよう構成されている。
化するバリスタは、異常電圧が加わるのを防止するため
のサージ吸収素子として用いられている。また、近年に
おける電子部品のチップ化が進むなかで、上記バリスタ
においても実装密度を高くするために超小型化，低電圧
化の要求が強くなっている。このような要求に対応する
ものとして、従来、図７に示すような積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参照)
。この積層型バリスタ３０は、セラミックス焼結体３
１の内部に複数の内部電極３２を埋設するとともに、該
各内部電極３２の一端面３２ａを交互に焼結体３１の
左, 右端面３１ａ，３１ｂに露出し、該両端面３１ａ，
３１ｂに外部電極３３を形成して構成されている。この
積層型バリスタ３０では、内部電極３２間に挟まれたセ
ラミックス層３４の厚さを数十μｍ程度にできることか
ら、単板型バリスタでは困難であった低いバリスタ電圧
が得られる。ところが、上記従来の積層型バリスタ３０
は、極めて薄いセラミックス層３４と内部電極３２との
積層体を高温焼結して製造されることから、この焼結時
に内部電極３２内の溶剤が蒸発してセラミックス層３４
内に空孔を形成する、いわゆるポアが生じ易く、このた
め上記積層型は単板型に比べてサージ耐量が低いという
問題がある。その結果、サージ耐量を越えるサージが印
加されると抵抗値が低下してバリスタ素子に電流が流れ
続けることとなり、素子が発熱したり，場合によっては
電子機器回路が破損する原因となるおそれがある。この
ような過大サージの印加による素子の発熱や機器回路の
破損を回避するために、本件出願人は、図６に示すよう
なヒューズ機能を付加してなる積層型バリスタを提案し
た（特開平2-10805 号公報参照) 。この積層型バリスタ
２０は内部電極２１と外部電極２２との間に、低融点金
属からなるヒューズ部２３を形成したものであり、これ
によりサージ耐量を越えるサージ電流が印加されると、
このヒューズ部２３が溶断して内部電極２１と外部電極
２２との導通を遮断するよう構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のヒューズ部を付加した積層型バリスタでは、焼結体
内にヒューズ部が埋設された構造であることから、溶融
したヒューズ部の逃げる場所がなく、場合によっては内
部電極と外部電極との導通を確実に遮断できないおそれ
があり、この点での改善が要請されている。
来のヒューズ部を付加した積層型バリスタでは、焼結体
内にヒューズ部が埋設された構造であることから、溶融
したヒューズ部の逃げる場所がなく、場合によっては内
部電極と外部電極との導通を確実に遮断できないおそれ
があり、この点での改善が要請されている。
【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、ヒューズ部の溶断を確実に行うことによって
内部電極と外部電極との導通を遮断でき、ひいては発熱
や回路の破損を防止できるチップバリスタを提供するこ
とを目的としている。
たもので、ヒューズ部の溶断を確実に行うことによって
内部電極と外部電極との導通を遮断でき、ひいては発熱
や回路の破損を防止できるチップバリスタを提供するこ
とを目的としている。
【０００５】
【課題を解決するための手段】そこで請求項１の発明
は、焼結体の内部に内部電極を埋設し、該焼結体の外表
面に上記内部電極と対向するよう表面電極を形成し、上
記焼結体の両端面に外部電極を形成するとともに、一方
の外部電極に上記内部電極の一端面を接続し、他方の外
部電極と上記表面電極との間に、低融点金属からなるヒ
ューズ部を形成したことを特徴とするチップバリスタで
ある。また請求項２の発明は、上記焼結体の外部電極，
ヒューズ部を除く少なくとも表面電極の表面をグレーズ
で覆ったことを特徴としている。
は、焼結体の内部に内部電極を埋設し、該焼結体の外表
面に上記内部電極と対向するよう表面電極を形成し、上
記焼結体の両端面に外部電極を形成するとともに、一方
の外部電極に上記内部電極の一端面を接続し、他方の外
部電極と上記表面電極との間に、低融点金属からなるヒ
ューズ部を形成したことを特徴とするチップバリスタで
ある。また請求項２の発明は、上記焼結体の外部電極，
ヒューズ部を除く少なくとも表面電極の表面をグレーズ
で覆ったことを特徴としている。
【０００６】
【作用】請求項１の発明に係るチップバリスタによれ
ば、ヒューズ部を焼結体の表面に形成したので、過大サ
ージが印加された場合、溶融したヒューズを逃がすこと
ができ、それだけ表面電極と外部電極との遮断を確実に
行うことができる。その結果、回路に電流が流れること
はないから、素子の発熱や機器回路の破損を防止でき
る。また、請求項２の発明では、表面電極をグレーズで
覆ったので、該電極を露出させた場合の湿度の高い雰囲
気中での変質を防止でき、品質を確保できる。
ば、ヒューズ部を焼結体の表面に形成したので、過大サ
ージが印加された場合、溶融したヒューズを逃がすこと
ができ、それだけ表面電極と外部電極との遮断を確実に
行うことができる。その結果、回路に電流が流れること
はないから、素子の発熱や機器回路の破損を防止でき
る。また、請求項２の発明では、表面電極をグレーズで
覆ったので、該電極を露出させた場合の湿度の高い雰囲
気中での変質を防止でき、品質を確保できる。
【０００７】
【実施例】以下、本発明の実施例を図について説明す
る。図１ないし図４は本発明の一実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例のチップバリスタである。これはＺｎＯを主成分
としたセラミックス焼結体２の内部にＡｇ−Ｐｄ合金か
らなる内部電極３を一層だけ埋設し、該焼結体２の外表
面に内部電極３と対向する表面電極４を形成して構成さ
れている。上記内部電極３の一端面３ａは焼結体２の一
端面２ａに露出しており、残りの端面は焼結体２内に封
入されている。また、上記表面電極４の周端面は焼結体
２の周縁の内側に位置している。また、上記セラミック
ス焼結体２の、内部電極３と表面電極４とで挟まれた部
分は、電圧非直線特性を発現するセラミックス層５ａと
なっており、このセラミックス層５ａは所定のバリスタ
電圧が得られる厚さに設定されている。さらに上記焼結
体２のセラミックス層５ａ以外の部分はダミーとしての
セラミックス層５ｂとなっている。
る。図１ないし図４は本発明の一実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例のチップバリスタである。これはＺｎＯを主成分
としたセラミックス焼結体２の内部にＡｇ−Ｐｄ合金か
らなる内部電極３を一層だけ埋設し、該焼結体２の外表
面に内部電極３と対向する表面電極４を形成して構成さ
れている。上記内部電極３の一端面３ａは焼結体２の一
端面２ａに露出しており、残りの端面は焼結体２内に封
入されている。また、上記表面電極４の周端面は焼結体
２の周縁の内側に位置している。また、上記セラミック
ス焼結体２の、内部電極３と表面電極４とで挟まれた部
分は、電圧非直線特性を発現するセラミックス層５ａと
なっており、このセラミックス層５ａは所定のバリスタ
電圧が得られる厚さに設定されている。さらに上記焼結
体２のセラミックス層５ａ以外の部分はダミーとしての
セラミックス層５ｂとなっている。
【０００８】上記焼結体２の一端面２ａ，及び該端面２
ａと対向する他端面２ｂには外部電極６ａ，６ｂが形成
されており、一方の外部電極６ａには上記内部電極３の
一端面３ａが電気的に接続されている。
ａと対向する他端面２ｂには外部電極６ａ，６ｂが形成
されており、一方の外部電極６ａには上記内部電極３の
一端面３ａが電気的に接続されている。
【０００９】そして、上記表面電極４と他方の外部電極
６ｂとの間には、低融点金属のＰｂからなるヒューズ部
７が形成されており、該ヒューズ部７を介して表面電極
４と外部電極６ｂとは電気的に接続されている。これに
より、所定値以上のサージ印加時に上記ヒューズ部７が
溶断して、表面電極４と外部電極６ｂとの導通を遮断す
るように構成されている。ここで、ヒューズ部７の厚
さ，幅，あるいは構成金属の融点を適宜選択することに
よって溶断時の電流値を任意に制御することができる。
６ｂとの間には、低融点金属のＰｂからなるヒューズ部
７が形成されており、該ヒューズ部７を介して表面電極
４と外部電極６ｂとは電気的に接続されている。これに
より、所定値以上のサージ印加時に上記ヒューズ部７が
溶断して、表面電極４と外部電極６ｂとの導通を遮断す
るように構成されている。ここで、ヒューズ部７の厚
さ，幅，あるいは構成金属の融点を適宜選択することに
よって溶断時の電流値を任意に制御することができる。
【００１０】また、上記焼結体２の外部電極６ａ，６ｂ
及びヒューズ部７を除く外表面には硼硅酸亜鉛からなる
グレーズ８が被覆されており、該グレーズ８により表面
電極４が覆われた構造となっている。
及びヒューズ部７を除く外表面には硼硅酸亜鉛からなる
グレーズ８が被覆されており、該グレーズ８により表面
電極４が覆われた構造となっている。
【００１１】次に、本実施例のチップバリスタ１の製造
方法について説明する。まず、ＺｎＯ(97.8 mol ％) を
主成分とし、これにＢｉ2 Ｏ3 (0.5mol ％),ＭｎＯ(0.5
mol ％),Ｃｏ2 Ｏ3(0.5 mol ％),Ｓｂ2 Ｏ3 (0.7mol
％) を混合してセラミックス材料を成形した後、所定厚
さのグリーンシートを形成する。このグリーンシートを
所定の大きさの矩形状に切断して多数のセラミックス層
を形成し、これにより電圧非直線特性を発現するセラミ
ックス層５ａ，及びダミーとしてのセラミックス層５ｂ
を形成する。
方法について説明する。まず、ＺｎＯ(97.8 mol ％) を
主成分とし、これにＢｉ2 Ｏ3 (0.5mol ％),ＭｎＯ(0.5
mol ％),Ｃｏ2 Ｏ3(0.5 mol ％),Ｓｂ2 Ｏ3 (0.7mol
％) を混合してセラミックス材料を成形した後、所定厚
さのグリーンシートを形成する。このグリーンシートを
所定の大きさの矩形状に切断して多数のセラミックス層
を形成し、これにより電圧非直線特性を発現するセラミ
ックス層５ａ，及びダミーとしてのセラミックス層５ｂ
を形成する。
【００１２】次に、図４に示すように、セラミックス層
５ａの上面にＡｇ−Ｐｄからなる合金ペーストを印刷し
て表面電極３を形成する。この場合、この表面電極４の
周端面がセラミックス層５ａの周縁より内側に位置する
ように形成する。次いで、１枚のダミー用セラミックス
層５ｂの上面に上記合金ペーストを印刷して内部電極３
を形成する。この場合は、内部電極３の一端面３ａのみ
がセラミックス層５ｂの端縁部に位置し、他の端面がセ
ラミックス層５ｂの内側に位置するように形成する。
５ａの上面にＡｇ−Ｐｄからなる合金ペーストを印刷し
て表面電極３を形成する。この場合、この表面電極４の
周端面がセラミックス層５ａの周縁より内側に位置する
ように形成する。次いで、１枚のダミー用セラミックス
層５ｂの上面に上記合金ペーストを印刷して内部電極３
を形成する。この場合は、内部電極３の一端面３ａのみ
がセラミックス層５ｂの端縁部に位置し、他の端面がセ
ラミックス層５ｂの内側に位置するように形成する。
【００１３】そして、上記セラミックス層５ａの表面電
極４と、ダミー用セラミックス層５ｂの内部電極３とが
対向するよう重ね、さらに４枚のセラミックス層５ｂを
順次重ね合わせて積層し、これをプレスで圧着して積層
体を形成する。これにより内部電極３の一端面３ａが積
層体の端面に露出し、残りの部分は積層体内に埋設され
ることになり、さらに表面電極４が積層体の上面に露出
することとなる。
極４と、ダミー用セラミックス層５ｂの内部電極３とが
対向するよう重ね、さらに４枚のセラミックス層５ｂを
順次重ね合わせて積層し、これをプレスで圧着して積層
体を形成する。これにより内部電極３の一端面３ａが積
層体の端面に露出し、残りの部分は積層体内に埋設され
ることになり、さらに表面電極４が積層体の上面に露出
することとなる。
【００１４】上記積層体を高温，酸化雰囲気中にて焼成
し、焼結体２を得る。次いで、この焼結体２の両端面２
ａ，２ｂにＡｇ−Ｐｄからなるペーストを塗布した後焼
きつけて外部電極６ａ，６ｂを形成する。
し、焼結体２を得る。次いで、この焼結体２の両端面２
ａ，２ｂにＡｇ−Ｐｄからなるペーストを塗布した後焼
きつけて外部電極６ａ，６ｂを形成する。
【００１５】次に、上記焼結体２の外部電極６ａ，６
ｂ，及びヒューズ部に対応する部分を除く外表面に、硼
硅酸亜鉛からなるグレーズ８を塗布して焼きつける。そ
して、最後に焼結体２の上面のヒューズ部に対応する部
分に、Ｐｂからなるペーストを滴下してヒューズ部７を
形成し、該ヒューズ部７を介して表面電極４と外部電極
６ｂとを接続する。これにより本実施例のチップバリス
タ１が製造される。
ｂ，及びヒューズ部に対応する部分を除く外表面に、硼
硅酸亜鉛からなるグレーズ８を塗布して焼きつける。そ
して、最後に焼結体２の上面のヒューズ部に対応する部
分に、Ｐｂからなるペーストを滴下してヒューズ部７を
形成し、該ヒューズ部７を介して表面電極４と外部電極
６ｂとを接続する。これにより本実施例のチップバリス
タ１が製造される。
【００１６】次に本実施例の作用効果について説明す
る。本実施例のチップバリスタ１によれば、サージ耐量
を越えるサージが印加された場合、上記ヒューズ部７が
熱により溶断して表面電極４と外部電極６ｂとの導通を
遮断することとなる。この場合、上記ヒューズ部７を焼
結体２の表面に形成したので、溶融したヒューズを逃が
すことができ、表面電極４と外部電極６ｂとの遮断を確
実に行うことができる。その結果、バリスタとしての機
能が失われても、機器回路が損傷するという事態は確実
に回避できる。また、本実施例では、上述の製造時にヒ
ューズ部７の厚さ，幅等を設定することにより、溶断時
の電流値を簡単に、かつ正確に制御できるとともに、こ
れらの機能を単一の素子で実現できる。さらに、本実施
例では、表面電極４をグレーズ８で覆ったので、該電極
４を露出させた場合の変質を防止できる。
る。本実施例のチップバリスタ１によれば、サージ耐量
を越えるサージが印加された場合、上記ヒューズ部７が
熱により溶断して表面電極４と外部電極６ｂとの導通を
遮断することとなる。この場合、上記ヒューズ部７を焼
結体２の表面に形成したので、溶融したヒューズを逃が
すことができ、表面電極４と外部電極６ｂとの遮断を確
実に行うことができる。その結果、バリスタとしての機
能が失われても、機器回路が損傷するという事態は確実
に回避できる。また、本実施例では、上述の製造時にヒ
ューズ部７の厚さ，幅等を設定することにより、溶断時
の電流値を簡単に、かつ正確に制御できるとともに、こ
れらの機能を単一の素子で実現できる。さらに、本実施
例では、表面電極４をグレーズ８で覆ったので、該電極
４を露出させた場合の変質を防止できる。
【００１７】また、本実施例によれば、表面電極４と内
部電極３とで挟まれたセラミックス層５ａは焼結体２の
表面部分に位置しているので、このセラミックス層５ａ
に上述の焼成時に酸素の供給を十分に行うことができ、
従来の積層型バリスタに比べてサージ耐量を増大でき
る。さらに、本実施例では、内部電極３と表面電極４と
の２層だけで済むことから、従来の積層型バリスタのよ
うに内部電極を多数積層する構造に比べて貴金属の使用
量を低減できるとともに、静電容量を小さくできる。
部電極３とで挟まれたセラミックス層５ａは焼結体２の
表面部分に位置しているので、このセラミックス層５ａ
に上述の焼成時に酸素の供給を十分に行うことができ、
従来の積層型バリスタに比べてサージ耐量を増大でき
る。さらに、本実施例では、内部電極３と表面電極４と
の２層だけで済むことから、従来の積層型バリスタのよ
うに内部電極を多数積層する構造に比べて貴金属の使用
量を低減できるとともに、静電容量を小さくできる。
【００１８】なお、上記実施例では、ヒューズ部にＰｂ
を使用した場合を例にとって説明したが、本発明はこれ
に限られることはなく、例えばＰｂ合金，半田等を使用
してもよい。また、上記実施例では、焼結体内に一層の
内部電極を埋設した構造を例にとって説明したが、本発
明のチップバリスタは、焼結体内に二層の内部電極を埋
設し、焼結体の各内部電極と対向する上面，及び下面に
表面電極を形成した構造のものにも適用できる。
を使用した場合を例にとって説明したが、本発明はこれ
に限られることはなく、例えばＰｂ合金，半田等を使用
してもよい。また、上記実施例では、焼結体内に一層の
内部電極を埋設した構造を例にとって説明したが、本発
明のチップバリスタは、焼結体内に二層の内部電極を埋
設し、焼結体の各内部電極と対向する上面，及び下面に
表面電極を形成した構造のものにも適用できる。
【００１９】図５は、本実施例のチップバリスタの効果
を確認するために行った実験結果を示す特性図である。
この実験は、表１に示すように、上記実施例方法により
２種類のチップバリスタＡ，Ｂを多数個製造し、これら
に8/20μsec のサージ電流を印加し、ピーク電流値と回
路が開く割合を調べた。ここで、Ａタイプはヒューズ部
を焼結体の表面に形成した本実施例構造のもので、Ｂタ
イプはヒューズ部を焼結体内に形成した比較例構造のも
のである。図５からも明らかなように、比較例のチップ
バリスタＢでは、110Aで40％の試料が溶断し、140Aでも
90％の試料しか溶断しておらずヒューズ機能が不安定と
なっている。これに対して本実施例のチップバリスタＡ
では、110Aで80％の試料が溶断して回路が開いており、
120Aを越えると全ての試料の回路が開いている。このこ
とからも本実施例構造ではヒューズ部の溶断が確実にお
こなわれていることがわかる。
を確認するために行った実験結果を示す特性図である。
この実験は、表１に示すように、上記実施例方法により
２種類のチップバリスタＡ，Ｂを多数個製造し、これら
に8/20μsec のサージ電流を印加し、ピーク電流値と回
路が開く割合を調べた。ここで、Ａタイプはヒューズ部
を焼結体の表面に形成した本実施例構造のもので、Ｂタ
イプはヒューズ部を焼結体内に形成した比較例構造のも
のである。図５からも明らかなように、比較例のチップ
バリスタＢでは、110Aで40％の試料が溶断し、140Aでも
90％の試料しか溶断しておらずヒューズ機能が不安定と
なっている。これに対して本実施例のチップバリスタＡ
では、110Aで80％の試料が溶断して回路が開いており、
120Aを越えると全ての試料の回路が開いている。このこ
とからも本実施例構造ではヒューズ部の溶断が確実にお
こなわれていることがわかる。
【００２０】
【発明の効果】以上のように本発明に係るチップバリス
タによれば、焼結体の表面にヒューズ部を形成したの
で、過大サージが印加されてバリスタ機能が失われて
も、機器回路の破損を確実に防止できる効果がある。
タによれば、焼結体の表面にヒューズ部を形成したの
で、過大サージが印加されてバリスタ機能が失われて
も、機器回路の破損を確実に防止できる効果がある。
【図１】本発明の一実施例によるチップバリスタの断面
図である。
図である。
【図２】上記実施例のチップバリスタの平面図である。
【図３】上記実施例のチップバリスタの斜視図である。
【図４】上記実施例のチップバリスタの分解斜視図であ
る。
る。
【図５】上記実施例の効果を説明するための特性図であ
る。
る。
【図６】従来のヒューズ機能付き積層型バリスタを示す
断面図である。
断面図である。
【図７】従来の積層型バリスタを示す断面図である。
１ チップバリスタ
２ セラミックス焼結体
３ 内部電極
３ａ 内部電極の一端面
４ 表面電極
６ａ，６ｂ 外部電極
７ ヒューズ部
８ グレーズ
【表１】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 米田 康信
京都府長岡京市天神２丁目26番10号 株式
会社村田製作所内
Claims (2)
- 【請求項１】 セラミックス焼結体の内部に内部電極を
埋設し、該焼結体の外表面に上記内部電極と対向するよ
う表面電極を形成し、上記焼結体の両端面に外部電極を
形成するとともに、一方の外部電極に上記内部電極の一
端面を接続し、他方の外部電極と上記表面電極との間
に、所定値以上のサージ印加時に溶断する低融点金属か
らなるヒューズ部を形成したことを特徴とするチップバ
リスタ。 - 【請求項２】 請求項１において、焼結体の外部電極，
及びヒューズ部を除く少なくとも表面電極の表面がグレ
ーズにより覆われていることを特徴とするチップバリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183822A JPH056804A (ja) | 1991-06-27 | 1991-06-27 | チツプバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183822A JPH056804A (ja) | 1991-06-27 | 1991-06-27 | チツプバリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056804A true JPH056804A (ja) | 1993-01-14 |
Family
ID=16142463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183822A Pending JPH056804A (ja) | 1991-06-27 | 1991-06-27 | チツプバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015524170A (ja) * | 2012-06-06 | 2015-08-20 | フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー | バリスタ用接続構造及びバリスタ組立体 |
-
1991
- 1991-06-27 JP JP3183822A patent/JPH056804A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015524170A (ja) * | 2012-06-06 | 2015-08-20 | フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー | バリスタ用接続構造及びバリスタ組立体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6577486B1 (en) | Stacked-type electronic device having film electrode for breaking abnormal current | |
| KR101022980B1 (ko) | 세라믹 전자 부품 | |
| JP2976046B2 (ja) | チップバリスタ | |
| JPH03173402A (ja) | チップバリスタ | |
| JPH02135702A (ja) | 積層型バリスタ | |
| JP3008567B2 (ja) | チップ型バリスタ | |
| KR100543123B1 (ko) | 적층형 정특성 서미스터 | |
| JPH056804A (ja) | チツプバリスタ | |
| JP3286855B2 (ja) | チップ型ｐｔｃサーミスタの製造方法 | |
| JP2792012B2 (ja) | 積層コンデンサ及びその製造方法 | |
| JPH0210805A (ja) | 積層型バリスタ | |
| JPH04346409A (ja) | 積層セラミックコンデンサ及びチップヒューズ | |
| JPH0547513A (ja) | 積層型バリスタの製造方法 | |
| JP3622852B2 (ja) | サーミスタの製造方法 | |
| JP7300589B2 (ja) | 積層バリスタの製造方法および積層バリスタ | |
| US20240161950A1 (en) | Multilayer ceramic component | |
| JP2008270391A (ja) | 積層型チップバリスタおよびその製造方法 | |
| CN113539592B (zh) | 片式压敏电阻的制造方法及片式压敏电阻 | |
| US7639470B2 (en) | Varistor element | |
| JP4997848B2 (ja) | 電子部品 | |
| JP4788619B2 (ja) | バリスタ素子 | |
| JPH0613206A (ja) | 積層型バリスタ | |
| JP2504226B2 (ja) | 積層型バリスタ | |
| JPH02260605A (ja) | 積層型バリスタ | |
| JP2869897B2 (ja) | バリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |