JPH0567967A - クロツク発生装置 - Google Patents
クロツク発生装置Info
- Publication number
- JPH0567967A JPH0567967A JP3227683A JP22768391A JPH0567967A JP H0567967 A JPH0567967 A JP H0567967A JP 3227683 A JP3227683 A JP 3227683A JP 22768391 A JP22768391 A JP 22768391A JP H0567967 A JPH0567967 A JP H0567967A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock input
- counters
- synchronization clock
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】複数の同期用クロック入力信号の１つを選択し
て同期したクロックを発生するクロック発生装置におい
て、変動が発生した同期用クロック信号を選択せず安定
な出力を得る。 【構成】カウンタ２−１〜２−ｎが、タイミング回路３
の測定指示信号出力期間中に、同期用クロック入力信号
１−１〜１−ｎをそれぞれカウントする。演算回路７
は、これらのカウント値の平均値を演算する。比較回路
６は、カウンタ２−１〜２−ｎのそれぞれのカウント値
と平均値とを比較し、規定値以上の差があると選択回路
４を制御し、対応する同期用クロック入力信号を発信機
５への同期用クロックとして選択しないようにする。
て同期したクロックを発生するクロック発生装置におい
て、変動が発生した同期用クロック信号を選択せず安定
な出力を得る。 【構成】カウンタ２−１〜２−ｎが、タイミング回路３
の測定指示信号出力期間中に、同期用クロック入力信号
１−１〜１−ｎをそれぞれカウントする。演算回路７
は、これらのカウント値の平均値を演算する。比較回路
６は、カウンタ２−１〜２−ｎのそれぞれのカウント値
と平均値とを比較し、規定値以上の差があると選択回路
４を制御し、対応する同期用クロック入力信号を発信機
５への同期用クロックとして選択しないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、クロック発生装置に関
し、特に複数の同期用クロック入力信号の１つを選択し
同期したクロックを発生するクロック発生装置に関す
る。
し、特に複数の同期用クロック入力信号の１つを選択し
同期したクロックを発生するクロック発生装置に関す
る。
【０００２】
【従来の技術】従来のクロック発生装置は、複数の同期
用クロック入力信号の１つを選択する選択回路と、選択
した１つの同期用クロック入力信号に同期したクロック
を発生する発振器と、複数の同期用クロック入力信号の
１つ１つに対応した複数のクロック信号断検出回路とを
備え、クロック信号断検出回路にてクロック信号が途絶
えたことを検出した場合は選択回路を制御してクロック
信号が途絶えた同期用クロック入力信号を選択しないよ
うになっている。
用クロック入力信号の１つを選択する選択回路と、選択
した１つの同期用クロック入力信号に同期したクロック
を発生する発振器と、複数の同期用クロック入力信号の
１つ１つに対応した複数のクロック信号断検出回路とを
備え、クロック信号断検出回路にてクロック信号が途絶
えたことを検出した場合は選択回路を制御してクロック
信号が途絶えた同期用クロック入力信号を選択しないよ
うになっている。
【０００３】
【発明が解決しようとする課題】この従来のクロック発
生装置では、同期用クロック入力信号が途絶えた場合に
は異常であることを検出し異常と判断した同期用クロッ
ク入力信号を選択しないことが可能であるが、同期用ク
ロック入力信号の周波数が変動した場合には異常を検出
できず、この周波数が変動した同期用クロック入力信号
を誤って選択する場合があるという問題点があった。
生装置では、同期用クロック入力信号が途絶えた場合に
は異常であることを検出し異常と判断した同期用クロッ
ク入力信号を選択しないことが可能であるが、同期用ク
ロック入力信号の周波数が変動した場合には異常を検出
できず、この周波数が変動した同期用クロック入力信号
を誤って選択する場合があるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のクロック発生装
置は、複数の同期用クロック入力信号の１つを選択する
選択回路と、選択した１つの同期用クロック入力信号に
同期したクロックを発生する発振器と、一定の測定時間
を指定する測定指示信号を作成するタイミング回路と、
前記タイミング回路からの前記測定指示信号が指定する
測定時間の間前記複数の同期用クロック入力信号をそれ
ぞれカウントする複数のカウンタと、前記複数のカウン
タの出力値の平均値を算出する演算回路と、前記演算回
路が算出した平均値と前記複数のカウンタのそれぞれの
出力値とを比較する比較回路とを備え、前記演算回路の
平均値と前記複数のカウンタの出力値との比較結果が規
定値より大きくなった場合は前記選択回路を制御し、比
較結果が規定値より大きくなった同期用クロック入力信
号の選択を禁止する構成である。
置は、複数の同期用クロック入力信号の１つを選択する
選択回路と、選択した１つの同期用クロック入力信号に
同期したクロックを発生する発振器と、一定の測定時間
を指定する測定指示信号を作成するタイミング回路と、
前記タイミング回路からの前記測定指示信号が指定する
測定時間の間前記複数の同期用クロック入力信号をそれ
ぞれカウントする複数のカウンタと、前記複数のカウン
タの出力値の平均値を算出する演算回路と、前記演算回
路が算出した平均値と前記複数のカウンタのそれぞれの
出力値とを比較する比較回路とを備え、前記演算回路の
平均値と前記複数のカウンタの出力値との比較結果が規
定値より大きくなった場合は前記選択回路を制御し、比
較結果が規定値より大きくなった同期用クロック入力信
号の選択を禁止する構成である。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例をブロック図であ
る、選択回路４はｎ個の同期用クロック入力信号１−１
〜１−ｎの１つを線足する。発振器５は選択回路４によ
り選択された同期用クロック入力信号に同期したクロッ
クを発生する。一方、ｎ個のカウンタ２−１〜２−ｎの
それぞれは同期用クロック入力信号１−１〜１−ｎのそ
れぞれと接続され、タイミング回路３の発生する測定指
示信号を受信している間、対応する同期用クロック入力
信号１−１〜１−ｎのクロック数をカウントする。この
カウント結果は演算回路７へ送られるとともに、比較回
路６へ送られる。演算回路７は、カウンタ２−１〜２−
ｎのそれぞれのカウント結果の平均値を演算する。比較
回路６では、演算回路７で演算さるたカウント結果の平
均値とカウンタ２−１〜２−ｎのそれぞれのカウント結
果とが比較される。比較回路１１で比較したカウンタ２
−１〜２−ｎのそれぞれの結果（差の大きさ）のいずれ
かが規定値より大きくなった場合は選択回路４を制御
し、比較結果が規定値を超えた同期用クロック入力信号
を発振器５の同期用クロックとして選択しないようにす
る。
る、選択回路４はｎ個の同期用クロック入力信号１−１
〜１−ｎの１つを線足する。発振器５は選択回路４によ
り選択された同期用クロック入力信号に同期したクロッ
クを発生する。一方、ｎ個のカウンタ２−１〜２−ｎの
それぞれは同期用クロック入力信号１−１〜１−ｎのそ
れぞれと接続され、タイミング回路３の発生する測定指
示信号を受信している間、対応する同期用クロック入力
信号１−１〜１−ｎのクロック数をカウントする。この
カウント結果は演算回路７へ送られるとともに、比較回
路６へ送られる。演算回路７は、カウンタ２−１〜２−
ｎのそれぞれのカウント結果の平均値を演算する。比較
回路６では、演算回路７で演算さるたカウント結果の平
均値とカウンタ２−１〜２−ｎのそれぞれのカウント結
果とが比較される。比較回路１１で比較したカウンタ２
−１〜２−ｎのそれぞれの結果（差の大きさ）のいずれ
かが規定値より大きくなった場合は選択回路４を制御
し、比較結果が規定値を超えた同期用クロック入力信号
を発振器５の同期用クロックとして選択しないようにす
る。
【０００７】
【発明の効果】以上説明したように本発明は、一定の測
定時間を指定する測定指示信号を作成するタイミング回
路と、複数個の同期用クロック入力信号のクロック数を
カウントするカウンタと、カウンタの出力値の平均値を
算出する演算回路と、カウンタの出力値と演算回路の出
力する平均値とを比較する比較回路とを備え、比較回路
での比較結果が規定値より大きくなった同期用クロック
入力信号を発振器の同期用クロックとして選択しないの
で、１つの同期用クロック入力信号の周波数が変動した
場合にも異常を検出して、周波数が変動した同期用クロ
ック入力信号が発振器の同期用クロックとして選択され
ず発振器の出力周波数が変動しないという効果がある。
定時間を指定する測定指示信号を作成するタイミング回
路と、複数個の同期用クロック入力信号のクロック数を
カウントするカウンタと、カウンタの出力値の平均値を
算出する演算回路と、カウンタの出力値と演算回路の出
力する平均値とを比較する比較回路とを備え、比較回路
での比較結果が規定値より大きくなった同期用クロック
入力信号を発振器の同期用クロックとして選択しないの
で、１つの同期用クロック入力信号の周波数が変動した
場合にも異常を検出して、周波数が変動した同期用クロ
ック入力信号が発振器の同期用クロックとして選択され
ず発振器の出力周波数が変動しないという効果がある。
【図１】図１は本発明の一実施例のブロック図である。
１−１〜１−ｎ 同期用クロック入力信号 ２−１〜２−ｎ カウンタ ３ タイミング回路 ６ 比較回路 ７ 演算回路
Claims (1)
- 【請求項１】 複数の同期用クロック入力信号の１つを
選択する選択回路と、選択した１つの同期用クロック入
力信号に同期したクロックを発生する発振器と、一定の
測定時間を指定する測定指示信号を作成するタイミング
回路と、前記タイミング回路からの前記測定指示信号が
指定する測定時間の間前記複数の同期用クロック入力信
号をそれぞれカウントする複数のカウンタと、前記複数
のカウンタの出力値の平均値を算出する演算回路と、前
記演算回路が算出した平均値と前記複数のカウンタのそ
れぞれの出力値とを比較する比較回路とを備え、前記演
算回路の平均値と前記複数のカウンタの出力値との比較
結果が規定値より大きくなった場合は前記選択回路を制
御し、比較結果が規定値より大きくなった同期用クロッ
ク入力信号の選択を禁止することを特徴としたクロック
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227683A JPH0567967A (ja) | 1991-09-09 | 1991-09-09 | クロツク発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227683A JPH0567967A (ja) | 1991-09-09 | 1991-09-09 | クロツク発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567967A true JPH0567967A (ja) | 1993-03-19 |
Family
ID=16864700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227683A Pending JPH0567967A (ja) | 1991-09-09 | 1991-09-09 | クロツク発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272078B1 (en) | 2006-10-12 | 2007-09-18 | Telefonaktiebolaget L M Ericsson (Publ) | Efficient clock calibration in electronic equipment |
| US7881895B2 (en) | 2008-05-27 | 2011-02-01 | Sony Ericsson Mobile Communications Ab | Methods of calibrating a clock using multiple clock periods with a single counter and related devices and methods |
-
1991
- 1991-09-09 JP JP3227683A patent/JPH0567967A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272078B1 (en) | 2006-10-12 | 2007-09-18 | Telefonaktiebolaget L M Ericsson (Publ) | Efficient clock calibration in electronic equipment |
| US7881895B2 (en) | 2008-05-27 | 2011-02-01 | Sony Ericsson Mobile Communications Ab | Methods of calibrating a clock using multiple clock periods with a single counter and related devices and methods |
| US8219345B2 (en) | 2008-05-27 | 2012-07-10 | Sony Ericsson Mobile Communications Ab | Methods of calibrating a clock using multiple clock periods with a single counter and related devices and methods |
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