JPH0567661A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JPH0567661A JPH0567661A JP23029291A JP23029291A JPH0567661A JP H0567661 A JPH0567661 A JP H0567661A JP 23029291 A JP23029291 A JP 23029291A JP 23029291 A JP23029291 A JP 23029291A JP H0567661 A JPH0567661 A JP H0567661A
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- Japan
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- voltage
- gate electrode
- oxide film
- circuit
- power
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
- G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート酸化膜を有する電力用ＭＯＳＦＥＴ１
１をこれを駆動する駆動回路等の入力側回路（１３，１
４，１５）と同一の基板に構成した場合に、入力側回路
に対する耐圧以上の電圧印加を可能とし、酸化膜の絶縁
性試験を短時間で行う。 【構成】 酸化膜をスクリーニングするテストモード
時、ゲート電極に通常使用時以上の電圧を前記ゲート電
極に印加する手段（１４，１５）及び入力側回路の動作
経路あるいは入力側回路とゲート電極１２との接続経路
を遮断する手段１９を設けた電力用半導体装置。
１をこれを駆動する駆動回路等の入力側回路（１３，１
４，１５）と同一の基板に構成した場合に、入力側回路
に対する耐圧以上の電圧印加を可能とし、酸化膜の絶縁
性試験を短時間で行う。 【構成】 酸化膜をスクリーニングするテストモード
時、ゲート電極に通常使用時以上の電圧を前記ゲート電
極に印加する手段（１４，１５）及び入力側回路の動作
経路あるいは入力側回路とゲート電極１２との接続経路
を遮断する手段１９を設けた電力用半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート酸化膜を有する
電力用半導体素子を、その駆動回路類とともに同一基板
上に配設した電力半導体装置に関し、このゲート酸化膜
の絶縁性試験を簡潔に行うためのものである。
電力用半導体素子を、その駆動回路類とともに同一基板
上に配設した電力半導体装置に関し、このゲート酸化膜
の絶縁性試験を簡潔に行うためのものである。
【０００２】
【従来の技術】近時、電力用半導体の分野で、駆動の容
易な電力用ＭＯＳＦＥＴ，ＩＧＢＴ等、酸化膜上にゲー
ト電極を形成し、ゲート電極に加える電圧を酸化膜を介
してドレイン及びソース領域に作用させることで動作す
る電力素子が注目されている。この種の電力素子は、ゲ
ート電極への印加電圧により出力を制御するため、上記
酸化膜の信頼性が重要となる。このため、その出荷前に
ゲート電極に電圧を印加して、酸化膜の絶縁性試験（ス
クリーニング）を行っている。酸化膜厚は、数１００〜
１０００Å程度であり、例えば１０Ｖの電圧がかかった
とすると、その電界強度は数メガＶ／ｃｍにもなる。従
って、上記電力素子は、素子の取扱い中に衣服等との摩
擦によって、ゲート電極に不測な高電圧が加わると、容
易に酸化膜を破壊してしまう。
易な電力用ＭＯＳＦＥＴ，ＩＧＢＴ等、酸化膜上にゲー
ト電極を形成し、ゲート電極に加える電圧を酸化膜を介
してドレイン及びソース領域に作用させることで動作す
る電力素子が注目されている。この種の電力素子は、ゲ
ート電極への印加電圧により出力を制御するため、上記
酸化膜の信頼性が重要となる。このため、その出荷前に
ゲート電極に電圧を印加して、酸化膜の絶縁性試験（ス
クリーニング）を行っている。酸化膜厚は、数１００〜
１０００Å程度であり、例えば１０Ｖの電圧がかかった
とすると、その電界強度は数メガＶ／ｃｍにもなる。従
って、上記電力素子は、素子の取扱い中に衣服等との摩
擦によって、ゲート電極に不測な高電圧が加わると、容
易に酸化膜を破壊してしまう。
【０００３】従来、酸化膜への電圧印加によるスクリー
ニングは、電界加速が成立するため、通常使用時の印加
電圧より高い電圧を印加することにより、スクリーニン
グを短時間で行うようにしている。
ニングは、電界加速が成立するため、通常使用時の印加
電圧より高い電圧を印加することにより、スクリーニン
グを短時間で行うようにしている。
【０００４】
【発明が解決しようとする課題】ところで、最近、上記
電力素子を、これを駆動したり、上記不測の高電圧に対
して酸化膜を保護する回路等の入力側回路とともに、同
一基板上に形成した電力半導体装置を提供するようにな
ってきた。しかし、ゲート電極に接続する入力側回路を
電力素子とともに同一基板上にＩＣ化すると、酸化膜の
スクリーニングを行うために、高電圧を印加できなくな
ってしまう。電力素子と入力側回路とを同一チッブ上に
ＩＣ化した電力半導体装置では、許容印加電圧より高い
電圧を印加すると、入力側回路を破壊してしまうからで
ある。このため、電力素子と入力側回路とを同一チッブ
上にＩＣ化した電力半導体装置では、通常許容範囲内の
電圧を長時間印加してスクリーニングを行うしかなく、
酸化膜の絶縁性試験に長時間を要している。
電力素子を、これを駆動したり、上記不測の高電圧に対
して酸化膜を保護する回路等の入力側回路とともに、同
一基板上に形成した電力半導体装置を提供するようにな
ってきた。しかし、ゲート電極に接続する入力側回路を
電力素子とともに同一基板上にＩＣ化すると、酸化膜の
スクリーニングを行うために、高電圧を印加できなくな
ってしまう。電力素子と入力側回路とを同一チッブ上に
ＩＣ化した電力半導体装置では、許容印加電圧より高い
電圧を印加すると、入力側回路を破壊してしまうからで
ある。このため、電力素子と入力側回路とを同一チッブ
上にＩＣ化した電力半導体装置では、通常許容範囲内の
電圧を長時間印加してスクリーニングを行うしかなく、
酸化膜の絶縁性試験に長時間を要している。
【０００５】本発明は、電力素子と入力側回路とを同一
基板上にＩＣ化した条件でも、通常許容値以上の電圧を
印加して酸化膜のスクリーニングを行うことができるよ
うにした電力半導体装置の提供を目的とする。
基板上にＩＣ化した条件でも、通常許容値以上の電圧を
印加して酸化膜のスクリーニングを行うことができるよ
うにした電力半導体装置の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、ゲート酸化膜
を有する電力用ＭＯＳ素子と同一基板上に配設しゲート
電極と接続した入力側回路に加え、前記酸化膜をスクリ
ーニングするテストモード時、前記ゲート電極に通常使
用時以上の電圧を前記ゲート電極に印加する手段及び前
記入力側回路の動作経路あるいは入力側回路とゲート電
極との接続経路を遮断する手段とを設けている。
を有する電力用ＭＯＳ素子と同一基板上に配設しゲート
電極と接続した入力側回路に加え、前記酸化膜をスクリ
ーニングするテストモード時、前記ゲート電極に通常使
用時以上の電圧を前記ゲート電極に印加する手段及び前
記入力側回路の動作経路あるいは入力側回路とゲート電
極との接続経路を遮断する手段とを設けている。
【０００７】
【作用】したがって、本発明では、酸化膜のスクリーニ
ングを行うテストモード時には、入力側回路が通常使用
の状態と異なるテストモードの状態となり、電力用ＭＯ
ＳＦＥＴのベース電極に通常許容値以上の電圧を印加し
ても、入力側回路を破壊することなく、電力ＭＯＳトラ
ンジスタを電界加速による短時間の高電圧印加の条件で
スクリーニングすることができる。
ングを行うテストモード時には、入力側回路が通常使用
の状態と異なるテストモードの状態となり、電力用ＭＯ
ＳＦＥＴのベース電極に通常許容値以上の電圧を印加し
ても、入力側回路を破壊することなく、電力ＭＯＳトラ
ンジスタを電界加速による短時間の高電圧印加の条件で
スクリーニングすることができる。
【０００８】
【実施例】以下、本発明を図示の実施例によって詳細に
説明する。図１は本発明に係る電力半導体装置の第１実
施例を示す構成図である。図１において、１１はベース
駆動型の電力用ＭＯＳＦＥＴを示し、ドレイン電極は電
源端子ＶDDに接続し、ソース電極は出力端子ＯＵＴに接
続している。電力用ＭＯＳＦＥＴ１１は、ゲート電極１
２に加えられた電圧が酸化膜を介して半導体のドレイン
領域及びソース領域に作用する所謂ゲート酸化膜を有し
た電力素子である。この電力用ＭＯＳＦＥＴ１１は、上
記酸化膜を、通常使用時に発生するサージ電圧から保護
する定電圧ダイオード１３，該電力用ＭＯＳＦＥＴ１１
を電源電圧以上で動作させるためのチャージポンプ回路
１４及び発振回路１５並びに、チャージポンプ回路１４
及びインバータ三段の発振回路１５を論理結合するイン
バータ１６，１７と同一基板（チップあるいはパッケー
ジを含む）上に配設したものとなっている。このように
電力用ＭＯＳＦＥＴ１１と同一基板上に配設する回路
は、上記の他にも整流回路等必要に応じて種々設けるこ
とができる。
説明する。図１は本発明に係る電力半導体装置の第１実
施例を示す構成図である。図１において、１１はベース
駆動型の電力用ＭＯＳＦＥＴを示し、ドレイン電極は電
源端子ＶDDに接続し、ソース電極は出力端子ＯＵＴに接
続している。電力用ＭＯＳＦＥＴ１１は、ゲート電極１
２に加えられた電圧が酸化膜を介して半導体のドレイン
領域及びソース領域に作用する所謂ゲート酸化膜を有し
た電力素子である。この電力用ＭＯＳＦＥＴ１１は、上
記酸化膜を、通常使用時に発生するサージ電圧から保護
する定電圧ダイオード１３，該電力用ＭＯＳＦＥＴ１１
を電源電圧以上で動作させるためのチャージポンプ回路
１４及び発振回路１５並びに、チャージポンプ回路１４
及びインバータ三段の発振回路１５を論理結合するイン
バータ１６，１７と同一基板（チップあるいはパッケー
ジを含む）上に配設したものとなっている。このように
電力用ＭＯＳＦＥＴ１１と同一基板上に配設する回路
は、上記の他にも整流回路等必要に応じて種々設けるこ
とができる。
【０００９】ところで、定電圧ダイオード１３は、一端
が電力用ＭＯＳＦＥＴ１１のゲート電極１２に接続し、
他端はチャネル埋込型のＭＯＳスイッチ１９のドレイン
・ソース通路を介して電力ＭＯＳＦＥＴ１１のソース電
極に接続してある。また、電力用ＭＯＳＦＥＴ１１のゲ
ート電極１２とソース電極間には、上記定電圧ダイオー
ド１３よりツェナ電圧が数倍大きい定電圧ダイオード１
８を接続してある。そして、ＭＯＳスイッチ１９のゲー
ト電極は、モード切換信号Ｓ１の導入端子２０に接続し
てある。
が電力用ＭＯＳＦＥＴ１１のゲート電極１２に接続し、
他端はチャネル埋込型のＭＯＳスイッチ１９のドレイン
・ソース通路を介して電力ＭＯＳＦＥＴ１１のソース電
極に接続してある。また、電力用ＭＯＳＦＥＴ１１のゲ
ート電極１２とソース電極間には、上記定電圧ダイオー
ド１３よりツェナ電圧が数倍大きい定電圧ダイオード１
８を接続してある。そして、ＭＯＳスイッチ１９のゲー
ト電極は、モード切換信号Ｓ１の導入端子２０に接続し
てある。
【００１０】一方、発振回路１５には、その発振定数設
定用の抵抗２１と並列に、抵抗２２及びＭＯＳスイッチ
２３の直列回路を接続してある。そして、ＭＯＳスイッ
チ２３のゲート電極には、モード切換信号Ｓ２の導入端
子２４を接続している。チャージポンプ回路１４は、ポ
ンピングを行うコンデンサ及びダイオードをラダー接続
したもので、発振回路１５からのポンピング用信号をイ
ンバータ１６及び１７を介して入力することで、定電圧
源端子２５からの電圧に基づく高電圧を発生するように
なっている。
定用の抵抗２１と並列に、抵抗２２及びＭＯＳスイッチ
２３の直列回路を接続してある。そして、ＭＯＳスイッ
チ２３のゲート電極には、モード切換信号Ｓ２の導入端
子２４を接続している。チャージポンプ回路１４は、ポ
ンピングを行うコンデンサ及びダイオードをラダー接続
したもので、発振回路１５からのポンピング用信号をイ
ンバータ１６及び１７を介して入力することで、定電圧
源端子２５からの電圧に基づく高電圧を発生するように
なっている。
【００１１】上記構成の電力半導体装置において、電力
用ＭＯＳＦＥＴ１１におけるゲート酸化膜の絶縁性試験
を行う場合は、導入端子２０，２４へのモード切換信号
Ｓ１，Ｓ２をテスト用信号とする。すなわち、モード切
換信号Ｓ１，Ｓ２は、通常の使用モードでは、信号Ｓ１
によってＭＯＳスイッチ１９をＯＮ状態に、信号Ｓ２に
よってＭＯＳスイッチ２３をＯＦＦ状態としている。そ
して、出荷前の絶縁性試験では、モード切換信号Ｓ１，
Ｓ２をそれぞれ反転してテストモードとし、信号Ｓ１に
よってＭＯＳスイッチ１９をＯＦＦ状態に、信号Ｓ２に
よってＭＯＳＦＥＴ２３をＯＮ状態にする。
用ＭＯＳＦＥＴ１１におけるゲート酸化膜の絶縁性試験
を行う場合は、導入端子２０，２４へのモード切換信号
Ｓ１，Ｓ２をテスト用信号とする。すなわち、モード切
換信号Ｓ１，Ｓ２は、通常の使用モードでは、信号Ｓ１
によってＭＯＳスイッチ１９をＯＮ状態に、信号Ｓ２に
よってＭＯＳスイッチ２３をＯＦＦ状態としている。そ
して、出荷前の絶縁性試験では、モード切換信号Ｓ１，
Ｓ２をそれぞれ反転してテストモードとし、信号Ｓ１に
よってＭＯＳスイッチ１９をＯＦＦ状態に、信号Ｓ２に
よってＭＯＳＦＥＴ２３をＯＮ状態にする。
【００１２】上記のごとく設定したテストモードにおい
て、ＭＯＳスイッチ１９がＯＦＦし、ＭＯＳスイッチ２
３がＯＮすると、電力用ＭＯＳＦＥＴ１１のドレイン電
極・ソース電極間の保護回路としては、定電圧ダイオー
ド１８が作用することとなる。定電圧ダイオード１８
は、例えば３６Ｖ程度のツェナ電圧を持ち、定電圧ダイ
オード１３のツェナ電圧を１０Ｖ程度すると、それより
数倍高い電圧まで、ゲート電極１２へかかる電圧を許容
することになる。
て、ＭＯＳスイッチ１９がＯＦＦし、ＭＯＳスイッチ２
３がＯＮすると、電力用ＭＯＳＦＥＴ１１のドレイン電
極・ソース電極間の保護回路としては、定電圧ダイオー
ド１８が作用することとなる。定電圧ダイオード１８
は、例えば３６Ｖ程度のツェナ電圧を持ち、定電圧ダイ
オード１３のツェナ電圧を１０Ｖ程度すると、それより
数倍高い電圧まで、ゲート電極１２へかかる電圧を許容
することになる。
【００１３】一方、チャージポンプ回路１４は、発振回
路１５からのポンピング用信号によってコンデンサを交
互に充放電させることで、初段のコンデンサに蓄積した
電荷を次段のコンデンサに積み上げ、電源電圧より高い
電圧を発生して、この高電圧をゲート電極１２に印加す
ることができる。この場合、発振回路１５に接続したＭ
ＯＳスイッチ２３がＯＮすることで、発振定数を決定す
る抵抗２１と並列に抵抗２２が並列に接続される。この
ため、発振回路１５の発振周波数が通常使用時の周波数
より高くなり、ポンピング速度が早くなって、チャージ
ポンプ回路１４は、通常使用時の出力電圧より高い出力
電圧を形成する。この発振周波数を高くする割合を、上
記定電圧ダイオード１３と１８の関係に対応させること
で、テストモード時には、通常使用時より高いチャージ
ポンプ電圧を発生させることができる。こうして、絶縁
性試験のときには、定電圧ダイオード１８によって制限
されるが、チャージポンプ回路１４からの通常使用時よ
り高い高電圧をゲート電極１２に印加して、電界加速に
よる酸化膜のスクリーニングを行うことができる。
路１５からのポンピング用信号によってコンデンサを交
互に充放電させることで、初段のコンデンサに蓄積した
電荷を次段のコンデンサに積み上げ、電源電圧より高い
電圧を発生して、この高電圧をゲート電極１２に印加す
ることができる。この場合、発振回路１５に接続したＭ
ＯＳスイッチ２３がＯＮすることで、発振定数を決定す
る抵抗２１と並列に抵抗２２が並列に接続される。この
ため、発振回路１５の発振周波数が通常使用時の周波数
より高くなり、ポンピング速度が早くなって、チャージ
ポンプ回路１４は、通常使用時の出力電圧より高い出力
電圧を形成する。この発振周波数を高くする割合を、上
記定電圧ダイオード１３と１８の関係に対応させること
で、テストモード時には、通常使用時より高いチャージ
ポンプ電圧を発生させることができる。こうして、絶縁
性試験のときには、定電圧ダイオード１８によって制限
されるが、チャージポンプ回路１４からの通常使用時よ
り高い高電圧をゲート電極１２に印加して、電界加速に
よる酸化膜のスクリーニングを行うことができる。
【００１４】しかして、絶縁性試験を終えると、モード
切換信号Ｓ１，Ｓ２をテストモードとは反転して、通常
使用（市場）モードに設定する。なお、上記モード切換
えの方法としては、本電力半導体装置にモード切換用の
外部端子を設けてもよいし、各導入端子２０，２４を外
部端子として引き出してもよい。
切換信号Ｓ１，Ｓ２をテストモードとは反転して、通常
使用（市場）モードに設定する。なお、上記モード切換
えの方法としては、本電力半導体装置にモード切換用の
外部端子を設けてもよいし、各導入端子２０，２４を外
部端子として引き出してもよい。
【００１５】また、第１実施例の変形例として、図２に
示すように、ポンピング用のコンデンサとダイオードを
図１の構成より増設することができる。この場合、二段
目と三段目のコンデンサとの間に論理回路２６を設け、
該論理回路２６には、インバータ１７からの出力と、別
途、通常使用時、ロウレベルを呈し、テストモード時ハ
イレベルを呈する論理信号Ｓ３とを入力する。
示すように、ポンピング用のコンデンサとダイオードを
図１の構成より増設することができる。この場合、二段
目と三段目のコンデンサとの間に論理回路２６を設け、
該論理回路２６には、インバータ１７からの出力と、別
途、通常使用時、ロウレベルを呈し、テストモード時ハ
イレベルを呈する論理信号Ｓ３とを入力する。
【００１６】このような構成によれば、テストモード
時、論理回路２６がインバータの役目を果たし、三段目
のコンデンサをポンピング動作させて、より高い電圧を
発生することができる。そして、絶縁性試験の終了時
は、論理回路２６にロウレベルの信号を入力して、三段
目のコンデンサを動作させないようにする。なお、この
実施例では、上記三段目のコンデンサによる電圧に合わ
せてツェナ電圧の高いものを使用する。
時、論理回路２６がインバータの役目を果たし、三段目
のコンデンサをポンピング動作させて、より高い電圧を
発生することができる。そして、絶縁性試験の終了時
は、論理回路２６にロウレベルの信号を入力して、三段
目のコンデンサを動作させないようにする。なお、この
実施例では、上記三段目のコンデンサによる電圧に合わ
せてツェナ電圧の高いものを使用する。
【００１７】次に第２実施例を図３を参照して説明す
る。図３は、電力用ＭＯＳＦＥＴ１１の駆動回路１４′
とゲート電極１２との接続経路を遮断するＭＯＳスイッ
チ２６を設けてある。このＭＯＳスイッチ２６のゲート
電極には、第３のモード切換信号Ｓ２′の導入端子２７
を接続する。また、電力用ＭＯＳＦＥＴ１１のゲート電
極・ソース電極に間には、定電圧ダイオード１３，１８
及びＭＯＳスイッチ１９の回路を接続してある。さらに
本実施例では、ゲート電極１２を抵抗２９を介して高電
圧印加端子２８に接続してある。この高電圧印加端子２
８は、基板の外部端子であり、絶縁性試験の際に外部か
ら高電圧を印加することができる。
る。図３は、電力用ＭＯＳＦＥＴ１１の駆動回路１４′
とゲート電極１２との接続経路を遮断するＭＯＳスイッ
チ２６を設けてある。このＭＯＳスイッチ２６のゲート
電極には、第３のモード切換信号Ｓ２′の導入端子２７
を接続する。また、電力用ＭＯＳＦＥＴ１１のゲート電
極・ソース電極に間には、定電圧ダイオード１３，１８
及びＭＯＳスイッチ１９の回路を接続してある。さらに
本実施例では、ゲート電極１２を抵抗２９を介して高電
圧印加端子２８に接続してある。この高電圧印加端子２
８は、基板の外部端子であり、絶縁性試験の際に外部か
ら高電圧を印加することができる。
【００１８】このような構成によれば、テストモード時
には、ＭＯＳスイッチ１９，２７を信号Ｓ１，Ｓ２′に
より共にＯＦＦし、駆動回路１４′とゲート電極１２と
の接続経路を遮断するとともに、定電圧ダイオード１３
による動作経路を遮断する。これにより、外部端子２８
からの高電圧を電力用ＭＯＳＦＥＴ１１のゲートに印加
することができ、第１実施例等と同様の電界加速による
短時間のスクリーニングが可能となる。
には、ＭＯＳスイッチ１９，２７を信号Ｓ１，Ｓ２′に
より共にＯＦＦし、駆動回路１４′とゲート電極１２と
の接続経路を遮断するとともに、定電圧ダイオード１３
による動作経路を遮断する。これにより、外部端子２８
からの高電圧を電力用ＭＯＳＦＥＴ１１のゲートに印加
することができ、第１実施例等と同様の電界加速による
短時間のスクリーニングが可能となる。
【００１９】尚、勿論本発明は電力用ＭＯＳＦＥＴのみ
ではなく、酸化膜上にゲート電極を形成するタイプの電
力用素子例えばＩＧＢＴ等に適用される。
ではなく、酸化膜上にゲート電極を形成するタイプの電
力用素子例えばＩＧＢＴ等に適用される。
【００２０】
【発明の効果】以上説明したように本発明によれば、電
力用ＭＯＳＦＥＴのゲート電極と接続した入力側回路
を、酸化膜のスクリーニングを行うテストモード時に、
入力側回路の動作経路あるいは入力側回路とゲート電極
との接続経路を遮断するようにしたので、電界加速によ
る通常許容値以上の電圧をゲート電極に加えても、入力
側回路を破壊することがなく、電力用ＭＯＳＦＥＴに入
力側回路を共に形成した半導体装置において、酸化膜の
スクリーニングを短時間で行うことができる。
力用ＭＯＳＦＥＴのゲート電極と接続した入力側回路
を、酸化膜のスクリーニングを行うテストモード時に、
入力側回路の動作経路あるいは入力側回路とゲート電極
との接続経路を遮断するようにしたので、電界加速によ
る通常許容値以上の電圧をゲート電極に加えても、入力
側回路を破壊することがなく、電力用ＭＯＳＦＥＴに入
力側回路を共に形成した半導体装置において、酸化膜の
スクリーニングを短時間で行うことができる。
【図１】 本発明にかかる電力半導体装置の第１実施例
を示す構成図
を示す構成図
【図２】 第１実施例の変形例を示す構成図
【図３】 本発明の第２実施例目を示す構成図
１１…電力用ＭＯＳＦＥＴ、１２…ゲート電極、１３，
１８…定電圧ダイオード、１４，１４′…入力側回路
（チャージポンプ回路，駆動回路）、１５…発振回路、
１９，２３…ＭＯＳスイッチ、２０，２４…導入端子、
Ｓ１，Ｓ２，Ｓ２′…モード切換信号。
１８…定電圧ダイオード、１４，１４′…入力側回路
（チャージポンプ回路，駆動回路）、１５…発振回路、
１９，２３…ＭＯＳスイッチ、２０，２４…導入端子、
Ｓ１，Ｓ２，Ｓ２′…モード切換信号。
Claims (1)
- 【請求項１】 酸化膜上に形成したゲート電極への印加
電圧によって動作する電力用半導体素子と、この電力用
半導体素子と同一基板上に配設し前記ゲート電極と接続
した入力側回路と、前記酸化膜をスクリーニングするテ
ストモード時、前記ゲート電極に通常使用時以上の電圧
を前記ゲート電極に印加する手段及び前記入力側回路の
動作経路あるいは入力側回路とゲート電極との接続経路
を遮断する手段とを、具備したことを特徴とする電力用
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23029291A JPH0567661A (ja) | 1991-09-10 | 1991-09-10 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23029291A JPH0567661A (ja) | 1991-09-10 | 1991-09-10 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567661A true JPH0567661A (ja) | 1993-03-19 |
Family
ID=16905534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23029291A Pending JPH0567661A (ja) | 1991-09-10 | 1991-09-10 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567661A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995010785A1 (de) * | 1993-10-13 | 1995-04-20 | Robert Bosch Gmbh | Anordnung zum prüfen eines gateoxids |
| US6218889B1 (en) | 1907-12-09 | 2001-04-17 | Hitachi, Ltd. | Semiconductor integrated circuit device, and method of manufacturing the same |
| US7573687B2 (en) | 2006-11-21 | 2009-08-11 | Denso Corporation | Power semiconductor device |
| DE102004059643B4 (de) * | 2004-12-10 | 2009-11-12 | Infineon Technologies Ag | Gateansteuerschaltung für einen Leistungstransistor mit isoliertem Gate |
| JP2011238690A (ja) * | 2010-05-07 | 2011-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013513245A (ja) * | 2009-12-08 | 2013-04-18 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構成素子を備えた回路装置 |
| JP2014107760A (ja) * | 2012-11-28 | 2014-06-09 | Toshiba Corp | 半導体装置 |
| CN109119418A (zh) * | 2017-06-23 | 2019-01-01 | 富士电机株式会社 | 半导体集成装置及其栅极筛查试验方法 |
-
1991
- 1991-09-10 JP JP23029291A patent/JPH0567661A/ja active Pending
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| CN109119418B (zh) * | 2017-06-23 | 2023-10-20 | 富士电机株式会社 | 半导体集成装置及其栅极筛查试验方法 |
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