JPH0567598A - Manufacture of semiconductor substrate - Google Patents

Manufacture of semiconductor substrate

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JPH0567598A
JPH0567598A JP1428092A JP1428092A JPH0567598A JP H0567598 A JPH0567598 A JP H0567598A JP 1428092 A JP1428092 A JP 1428092A JP 1428092 A JP1428092 A JP 1428092A JP H0567598 A JPH0567598 A JP H0567598A
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flat plate
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semiconductor substrate
manufacturing
silicon wafer
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貞浩 岸井
Yoshihiro Arimoto
由弘 有本
Toru Miyayasu
徹 宮保
Yoshihiro Kiyokawa
義弘 清川
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Abstract

PURPOSE:To provide a method of manufacturing semiconductor substrate which can further improve flatness of a single semiconductor wafer or uniformity of thickness of a semiconductor layer having the thickness of several mum or thinner joined with a supporting substrate. CONSTITUTION:After a wet oxide film 14 is formed in the thickness of about lmum as a protection film on a grinding surface 12 and a rear surface 13 of a silicon wafer 11 of ununiform thickness having TTV of 2 to 4mum, the polishing surface 12 covered with the wet oxide film 14 is placed through close contactness on the flat surface 16 of a surface table 15 and the rear surface 13 of silicon wafer 11 is ground with a rotatable grind stone 17 to make flat the rear surface 13. Thereafter, the wet oxide film 14 on the grinding surface 12 is removed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体基板の製造方法に
係り、特に高密度半導体集積回路に必要な高度の平坦性
を有する半導体基板の製造方法に関する。半導体集積回
路を構成するパターンが微細化するのに伴って、高解像
度の露光装置が必要とされる。このため、露光装置の焦
点深度が浅くなることが避けられず、その結果、露光を
受ける半導体基板の平坦性に対する要求が厳しくなって
いる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor substrate, and more particularly to a method for manufacturing a semiconductor substrate having a high degree of flatness required for high density semiconductor integrated circuits. Along with the miniaturization of patterns forming a semiconductor integrated circuit, a high-resolution exposure apparatus is required. For this reason, it is unavoidable that the depth of focus of the exposure apparatus becomes shallow, and as a result, the demand for flatness of the semiconductor substrate to be exposed becomes strict.

【0002】また、半導体装置の耐放射線特性や寄生容
量の低減、更にはCMOS構成の半導体装置のラッチア
ップ防止等に対して、SOI(SiliconOn Insulator)
構造の半導体基板が有効であり、将来の高密度・高性能
の半導体装置を形成する基板として期待されている。現
在のところ、二枚のシリコンウェーハを絶縁層を介して
張り合わせた構造のSOI基板が実用化に最も近いもの
の一つとして、その開発が進められている。この張り合
わせ技術によるSOI基板においては、一方のシリコン
ウェーハを、数ミクロン程度の厚さに均一に薄層化する
必要がある。
Further, in order to reduce radiation resistance and parasitic capacitance of a semiconductor device and prevent latch-up of a semiconductor device having a CMOS structure, SOI (Silicon On Insulator)
A structured semiconductor substrate is effective and is expected as a substrate for forming future high-density and high-performance semiconductor devices. At present, an SOI substrate having a structure in which two silicon wafers are bonded together via an insulating layer is being developed as one that is closest to practical use. In the SOI substrate by this bonding technique, it is necessary to uniformly thin one silicon wafer to a thickness of about several microns.

【0003】[0003]

【従来の技術】図9に、シリコンウェーハの従来の一般
的な作製工程を示す。即ち、引き上げ法によってシリコ
ン単結晶のインゴットを成長させ、このインゴットを適
当な長さに粗切りした後、その側面を研削して円筒状に
加工する。この円筒状のインゴットを薄い円板に切断
(スライシング)し、この円板の周辺の面取り加工(ベ
ベリング)を行った後、前記円板の表面を順次ラッピン
グ及びエッチングする。このラッピングとエッチングに
より、シリコンウェーハは所望の最終厚さ近くまで薄く
する。その後、半導体装置を形成する表面を研磨して鏡
面仕上げを行う。
2. Description of the Related Art FIG. 9 shows a conventional general manufacturing process of a silicon wafer. That is, a silicon single crystal ingot is grown by a pulling method, the ingot is roughly cut into a suitable length, and then the side surface thereof is ground to form a cylindrical shape. This cylindrical ingot is cut into thin disks (slicing), the periphery of the disks is chamfered (beveling), and then the surfaces of the disks are sequentially lapped and etched. This lapping and etching thins the silicon wafer to near the desired final thickness. Then, the surface of the semiconductor device is polished to give a mirror finish.

【0004】上記従来の工程によって直径6インチのシ
リコンウェーハにおける鏡面仕上げされた厚みの最大値
と最小値との差TTV(Total Thickness Variation )
は、2〜4μm程度である。
The difference between the maximum value and the minimum value of the mirror-finished thickness of a silicon wafer having a diameter of 6 inches by the above conventional process, TTV (Total Thickness Variation)
Is about 2 to 4 μm.

【0005】[0005]

【発明が解決しようとする課題】本発明者は、図9に示
す従来の工程におけるラッピングとエッチングの代わり
に、砥石を用いる平面研削を適用して平坦性を向上させ
る方法を提案している(特願平02−129725、平
成2年5月18日付出願及び特願平02−23775、
平成2年9月7日付出願)。この方法により、直径6イ
ンチのシリコンウェーハにおけるTTVを1μm程度に
向上することが可能である。
The present inventor has proposed a method for improving the flatness by applying surface grinding using a grindstone instead of the lapping and etching in the conventional process shown in FIG. Japanese Patent Application No. 02-129725, application dated May 18, 1990 and Japanese Patent Application No. 02-23775,
Application dated September 7, 1990). By this method, it is possible to improve the TTV of a silicon wafer having a diameter of 6 inches to about 1 μm.

【0006】しかし、平面研削後に行われる鏡面仕上げ
のための研磨により、平坦度が劣化することが避けられ
なかった。この平坦度の劣化の影響は、張り合わせ技術
に基づくSOI基板において、より拡大して現れる。こ
れは、SOIウェーハでは、SOI層(酸化膜上のシリ
コン層)の厚み分布がデバイス特性に直接影響を与える
ためである。即ち、SOI層においては、SOIウェー
ハの支持側ウェーハ(デバイスを形成しない側)の厚み
分布がそのままSOI層の厚み分布となるため、例えば
SOI層の厚みが2μm程度であるのに対して、支持側
ウェーハのTTVが2μmあると、SOIウェーハを作
製したときにSOI層のある領域とない領域とができて
しまう。
However, it is unavoidable that the flatness is deteriorated by the polishing for the mirror finishing which is performed after the surface grinding. The influence of the deterioration of the flatness is more magnified in the SOI substrate based on the bonding technique. This is because in the SOI wafer, the thickness distribution of the SOI layer (silicon layer on the oxide film) directly affects the device characteristics. That is, in the SOI layer, since the thickness distribution of the wafer on the supporting side of the SOI wafer (the side on which the device is not formed) becomes the thickness distribution of the SOI layer as it is, for example, while the thickness of the SOI layer is about 2 μm, If the TTV of the side wafer is 2 μm, a region with an SOI layer and a region without the SOI layer are formed when the SOI wafer is manufactured.

【0007】従って、所望の厚さに均一に薄層化された
能動層を得ることが要求される場合、TTVの更に小さ
いウェーハを得ることが課題となっている。そこで本発
明は、単体の半導体ウェーハの平坦性或いは支持基板に
接合された厚さ数μm乃至それ以下の半導体層の厚さの
均一性を更に向上することが可能な半導体基板の製造方
法を提供することを目的とする。
Therefore, when it is required to obtain an active layer which is uniformly thinned to a desired thickness, it is a problem to obtain a wafer having a smaller TTV. Therefore, the present invention provides a method of manufacturing a semiconductor substrate capable of further improving the flatness of a single semiconductor wafer or the uniformity of the thickness of a semiconductor layer having a thickness of several μm or less bonded to a supporting substrate. The purpose is to do.

【0008】[0008]

【課題を解決するための手段】上記目的は、半導体から
なる平板の第1の面を鏡面研磨する工程と、鏡面研磨さ
れた前記平板の第1の面を覆う保護膜を形成する工程
と、前記保護膜によって覆われた前記平板の第1の面を
平坦面に密着させた状態で前記平板の第2の面を平面研
削する工程と、前記平板の第1の面から前記保護膜を除
去する工程とを含むことを特徴とする半導体基板の製造
方法によって達成される。
The above-mentioned object is to perform a step of mirror-polishing a first surface of a flat plate made of a semiconductor, and a step of forming a protective film for covering the first surface of the flat plate that has been mirror-polished. A step of grinding the second surface of the flat plate in a state where the first surface of the flat plate covered with the protective film is in close contact with a flat surface; and removing the protective film from the first surface of the flat plate And a step of manufacturing the semiconductor substrate.

【0009】また、上記の半導体基板の製造方法におい
て、前記平板がシリコンからなり、前記保護膜を形成す
る工程が、前記平板の第1の面をドライ酸化して前記平
板の第1の面上にドライ酸化膜を形成した後、前記ドラ
イ酸化膜上に気相成長によって気相成長酸化膜を形成す
る工程であることを特徴とする半導体基板の製造方法に
よって達成される。
In the method of manufacturing a semiconductor substrate, the flat plate is made of silicon, and the step of forming the protective film includes dry-oxidizing a first surface of the flat plate to form a first surface on the first surface of the flat plate. And a dry oxide film is formed on the dry oxide film, and then a vapor growth oxide film is formed on the dry oxide film by vapor phase growth.

【0010】また、上記の半導体基板の製造方法におい
て、前記平板がシリコンからなり、前記保護膜を形成す
る工程が、前記平板の第1の面をウエット酸化して前記
平板の第1の面上にウエット酸化膜を形成した後、ドラ
イ酸化して前記平板の第1の面と前記ウエット酸化膜と
の間にドライ酸化膜を形成する工程であることを特徴と
する半導体基板の製造方法によって達成される。
In the method of manufacturing a semiconductor substrate, the flat plate is made of silicon, and the step of forming the protective film includes wet-oxidizing a first surface of the flat plate to form a first surface on the first surface of the flat plate. A wet oxide film is formed on the substrate, and then dry oxidation is performed to form a dry oxide film between the first surface of the flat plate and the wet oxide film. To be done.

【0011】また、上記の半導体基板の製造方法におい
て、前記平板の第1の面をドライ酸化する温度が、10
00℃以上であることを特徴とする半導体基板の製造方
法によって達成される。また、上記の半導体基板の製造
方法において、前記平板の第1の面上に形成された前記
ドライ酸化膜が、50nm以上の膜厚を有することを特
徴とする半導体基板の製造方法によって達成される。
In the method for manufacturing a semiconductor substrate, the temperature for dry-oxidizing the first surface of the flat plate is 10
It is achieved by a method for manufacturing a semiconductor substrate, which is characterized in that the temperature is 00 ° C. or higher. Further, in the above-described method for manufacturing a semiconductor substrate, the dry oxide film formed on the first surface of the flat plate has a film thickness of 50 nm or more. ..

【0012】また、上記の半導体基板の製造方法におい
て、前記平板がシリコンからなり、前記保護膜を除去す
る工程に引き続いて、少なくとも前記平板の第2の面を
熱酸化して熱酸化膜を形成する工程と、前記熱酸化膜を
エッチングにより除去する工程とを含むことを特徴とす
る半導体基板の製造方法によって達成される。更に、上
記課題は、支持基板の第1の面を鏡面研磨する工程と、
鏡面研磨された前記支持基板の第1の面を平坦面に密着
させた状態で前記支持基板の第2の面を平面研削する工
程と、半導体からなる平板の第1の面を鏡面研磨する工
程と、鏡面研磨された前記平板の第1の面と前記支持基
板の第1の面とを密着させた状態で前記平板と支持基板
とを接合する工程と、前記平板と接合された前記支持基
板の第2の面を平坦面に密着させた状態で前記平板の第
2の面を平面研削して、前記平板を薄層化する工程とを
含むことを特徴とする半導体基板の製造方法によって達
成される。
In the method for manufacturing a semiconductor substrate, the flat plate is made of silicon, and at least the second surface of the flat plate is thermally oxidized to form a thermal oxide film subsequent to the step of removing the protective film. And a step of removing the thermal oxide film by etching, which is accomplished by a method for manufacturing a semiconductor substrate. Further, the above-mentioned problems include a step of mirror-polishing the first surface of the supporting substrate,
A step of surface-grinding the second surface of the support substrate in a state where the first surface of the support substrate that has been mirror-polished is in close contact with a flat surface, and a step of mirror-polishing the first surface of a flat plate made of a semiconductor. And a step of joining the flat plate and the support substrate in a state where the first surface of the flat plate and the first surface of the support substrate, which have been mirror-polished, are in close contact, and the support substrate joined to the flat plate And a step of thinning the flat plate by subjecting the second surface of the flat plate to surface grinding while the second surface of the flat plate is in close contact with the flat surface. To be done.

【0013】また、上記の半導体基板の製造方法におい
て、前記平板と支持基板とを接合する工程が、前記支持
基板の第1の面上又は前記平板の第1の面上に絶縁膜を
形成した後、前記絶縁膜を介して前記平板と前記支持基
板とを接合する工程であることを特徴とする半導体基板
の製造方法によって達成される。また、上記の半導体基
板の製造方法において、前記平板と接合された前記支持
基板の第2の面に対して研磨またはエッチングを施す工
程を含むことを特徴とする半導体基板の製造方法によっ
て達成される。
In the method of manufacturing a semiconductor substrate, the step of joining the flat plate and the supporting substrate forms an insulating film on the first surface of the supporting substrate or on the first surface of the flat plate. After that, it is achieved by a method of manufacturing a semiconductor substrate, which is a step of joining the flat plate and the supporting substrate through the insulating film. Further, the above method for manufacturing a semiconductor substrate includes a step of polishing or etching the second surface of the supporting substrate joined to the flat plate, which is achieved by the method for manufacturing a semiconductor substrate. ..

【0014】[0014]

【作用】半導体からなる平板の鏡面研磨仕上げされた第
1の面を保護膜によって覆い、この第1の面を定盤のよ
うな平坦面に密着させた状態で平板の第2の面を平面研
削することにより、研磨により生じた非平坦性を消去
し、研磨面と平面研削面間の距離、即ち平板の厚さにつ
いて高い均一性を得ることができる。そして保護膜を除
去すれば、半導体素子を形成することが可能な研磨面が
表出する。
The first surface of the flat plate made of a semiconductor, which is mirror-polished, is covered with a protective film, and the second surface of the flat plate is flattened with the first surface being in close contact with a flat surface such as a surface plate. By grinding, the non-flatness caused by polishing can be eliminated, and high uniformity can be obtained in the distance between the polished surface and the surface-ground surface, that is, the thickness of the flat plate. Then, when the protective film is removed, a polished surface on which a semiconductor element can be formed is exposed.

【0015】また、平板がシリコンからなる場合におい
て、平板の第1の面側にドライ酸化膜を形成し、このド
ライ酸化膜と気相成長酸化膜又はウエット酸化膜とを組
み合わせて保護膜を形成することにより、この保護膜を
除去して表出する研磨面の表面における凹凸を小さくす
ることができるため、この研磨面に形成する半導体素子
の特性を向上させることができる。
In the case where the flat plate is made of silicon, a dry oxide film is formed on the first surface side of the flat plate, and the dry oxide film is combined with a vapor growth oxide film or a wet oxide film to form a protective film. By doing so, the irregularities on the surface of the polishing surface that are exposed by removing this protective film can be reduced, and therefore the characteristics of the semiconductor element formed on this polishing surface can be improved.

【0016】また、平板の第2の面を熱酸化した後、こ
の酸化膜をエッチング除去することにより、平面研削に
よって平板の第2の面に生じた結晶欠陥や汚染物質を除
去することができる。更に、上記のようにして厚さを均
一化した支持基板の研磨面と鏡面研磨した平板の第1の
面とを絶縁層を介して接合した後、平板の第2の面を平
面研削して薄層化することにより、張り合わせSOI基
板において要求される薄層化された平板の厚さについて
の高い均一性を得ることができる。
Further, after thermally oxidizing the second surface of the flat plate, the oxide film is removed by etching to remove crystal defects and contaminants generated on the second surface of the flat plate by surface grinding. .. Furthermore, after the polishing surface of the support substrate having a uniform thickness as described above and the first surface of the flat plate that has been mirror-polished are bonded via an insulating layer, the second surface of the flat plate is ground. By making the layer thin, it is possible to obtain high uniformity in the thickness of the layered flat plate required in the bonded SOI substrate.

【0017】また、平板と接合された支持基板の第2の
面に対して研磨またはエッチングを施すことにより、平
面研削によって支持基板の第2の面に生じた結晶欠陥や
汚染物質を除去することができる。
Further, the second surface of the supporting substrate bonded to the flat plate is polished or etched to remove crystal defects and contaminants generated on the second surface of the supporting substrate by surface grinding. You can

【0018】[0018]

【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図1は、本発明の第1の実施例による
半導体基板の製造方法を説明するための工程図である。
図1(a)に、上記図9に示す従来の工程によって作製
された直径6インチのシリコンウェーハ11を示す。こ
のシリコンウェーハ11は鏡面研磨された研磨面12と
裏面13とをもち、その平均厚さは通常の厚さより約3
0μm大きい約655μmであり、図示のような厚さの
不均一性を有している。但し、研磨面12に対する裏面
13が平坦であるように模式的に描かれているため、厚
さの不均一性は、研磨面12に集約して現れている。こ
のときの研磨面12のTTVは、前記のように2〜4μ
mである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below based on illustrated embodiments. 1A to 1D are process drawings for explaining a method of manufacturing a semiconductor substrate according to a first embodiment of the present invention.
FIG. 1A shows a silicon wafer 11 having a diameter of 6 inches produced by the conventional process shown in FIG. This silicon wafer 11 has a polished surface 12 and a back surface 13 that are mirror-polished, and its average thickness is about 3 times the normal thickness.
It is about 655 μm, which is larger by 0 μm, and has the thickness nonuniformity as shown in the drawing. However, since the back surface 13 with respect to the polishing surface 12 is schematically drawn to be flat, the nonuniformity of the thickness is concentrated on the polishing surface 12. The TTV of the polishing surface 12 at this time is 2 to 4 μm as described above.
m.

【0019】このシリコンウェーハ11の少なくとも研
磨面12上に、保護膜を形成する。この保護膜の形成
は、例えば水蒸気を含有する雰囲気中において温度11
00℃で4時間シリコンウェーハ11を熱処理し、その
表面に熱酸化膜を形成する周知の方法を用いて行えばよ
い。この場合には、図1(b)に示すように、シリコン
ウェーハ11の研磨面12及び裏面13を含む全面に、
厚さ約1μmのウエット酸化膜14が生成される。な
お、熱酸化法を用いる代わりに、周知のCVD(化学気
相成長)法を用いて研磨面12上にCVD酸化膜を成長
させることにより、保護膜を形成してもよい。
A protective film is formed on at least the polishing surface 12 of the silicon wafer 11. This protective film is formed at a temperature of 11 in an atmosphere containing water vapor, for example.
A known method of heat-treating the silicon wafer 11 at 00 ° C. for 4 hours and forming a thermal oxide film on the surface thereof may be used. In this case, as shown in FIG. 1B, the entire surface of the silicon wafer 11 including the polishing surface 12 and the back surface 13 is
A wet oxide film 14 having a thickness of about 1 μm is formed. Instead of using the thermal oxidation method, a well-known CVD (chemical vapor deposition) method may be used to grow a CVD oxide film on the polishing surface 12 to form the protective film.

【0020】次いで、図1(c)に示すように、ウエッ
ト酸化膜14によって覆われたシリコンウェーハ11の
研磨面12を定盤15の平坦面16に密着させる。この
密着は、定盤15に設けられている図示しない貫通孔を
通して真空吸着させる周知の方法によって行えばよい。
これにより、研磨面12が平坦となり、裏面13に非平
坦性が現れた状態となる。なお、研磨面12はウエット
酸化膜14によって覆われているため、定盤15との接
触による欠陥の発生が防止される。
Next, as shown in FIG. 1C, the polishing surface 12 of the silicon wafer 11 covered with the wet oxide film 14 is brought into close contact with the flat surface 16 of the surface plate 15. This close contact may be performed by a known method of vacuum suction through a through hole (not shown) provided on the surface plate 15.
As a result, the polishing surface 12 becomes flat and the back surface 13 becomes non-flat. Since the polished surface 12 is covered with the wet oxide film 14, generation of defects due to contact with the surface plate 15 is prevented.

【0021】続いて、シリコンウェーハ11の裏面13
を、回転砥石17により平面研削する。この平面研削
は、例えば粒度が500番の回転砥石により約25μm
研削した後、粒度が2000番の回転砥石により約5μ
m研削すると効率的である。このようにして、図1
(d)に示すように、シリコンウェーハ11の裏面13
が平坦化されると共に、平坦化された研削面13aが表
出される。
Next, the back surface 13 of the silicon wafer 11
Is surface-ground with a rotary grindstone 17. This surface grinding is, for example, about 25 μm with a rotary whetstone with a grain size of 500.
After grinding, about 5μ with a rotary grindstone with a grain size of 2000
It is efficient to grind. In this way, FIG.
As shown in (d), the back surface 13 of the silicon wafer 11 is
Is flattened, and the flattened ground surface 13a is exposed.

【0022】次いで、NH4 OH(水酸化アンモニウ
ム)とH22 (過酸化水素)との混合水溶液中にシリ
コンウェーハ11を約10分間浸漬して洗浄を行った
後、シリコンウェーハ11を10%HF(弗酸)水溶液
中に浸漬して、ウエット酸化膜14を除去する。これに
より、図1(e)に示すように、シリコンウェーハ11
の研磨面12が表出される。
Then, the silicon wafer 11 is immersed in a mixed aqueous solution of NH 4 OH (ammonium hydroxide) and H 2 O 2 (hydrogen peroxide) for about 10 minutes for cleaning, and then the silicon wafer 11 is washed with 10 The wet oxide film 14 is removed by immersing in a HF (hydrofluoric acid) aqueous solution. As a result, as shown in FIG.
The polishing surface 12 of is exposed.

【0023】次に、本発明の第2の実施例による半導体
基板の製造方法を、図2に示す工程図を用いて説明す
る。なお、図1に示す半導体基板と同一の構成要素には
同一の符号を付して説明を省略する。図2(a)に、上
記第1の実施例によって作製された図1(e)の状態の
シリコンウェーハ11を示す。このシリコンウェーハ1
1を、例えば水蒸気を含有する雰囲気中において温度1
100℃で4時間熱処理すると、この熱酸化により、図
2(b)に示すように、シリコンウェーハ11の研磨面
12及び研削面13aが約0.44μmの深さまで酸化
され、厚さ約1μmのウエット酸化膜18が生成され
る。
Next, a method of manufacturing a semiconductor substrate according to the second embodiment of the present invention will be described with reference to the process chart shown in FIG. The same components as those of the semiconductor substrate shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. FIG. 2A shows the silicon wafer 11 in the state of FIG. 1E produced by the first embodiment. This silicon wafer 1
1 at a temperature of 1 in an atmosphere containing water vapor, for example.
When heat-treated at 100 ° C. for 4 hours, the thermal oxidation oxidizes the polished surface 12 and the ground surface 13a of the silicon wafer 11 to a depth of about 0.44 μm, resulting in a thickness of about 1 μm, as shown in FIG. Wet oxide film 18 is formed.

【0024】次いで、シリコンウェーハ11を10%H
F水溶液中に浸漬して、図2(c)に示すように、ウエ
ット酸化膜18を除去する。これにより、平面研削によ
ってシリコンウェーハ11の研削面13aに生じた結晶
欠陥及び汚染物質を除去することができる。このような
欠陥や汚染物質が生じる深さは、平面研削に用いる砥石
の粒度その他の研削条件によって異なるが、殆どの場合
の1μm以下であり、汚染物質の方がより浅い層に存在
する。従って、シリコンウェーハ11の裏面13の熱酸
化によるウエット酸化膜18の生成とその除去により、
汚染物質はほぼ完全に除去される。なお、欠陥はゲッタ
リング中心として機能するので、必ずしも全てを除去す
る必要はない。
Then, the silicon wafer 11 is heated to 10% H
The wet oxide film 18 is removed by immersing in the F aqueous solution, as shown in FIG. As a result, the crystal defects and contaminants generated on the ground surface 13a of the silicon wafer 11 by the surface grinding can be removed. The depth at which such defects and contaminants occur depends on the grain size of the grindstone used for surface grinding and other grinding conditions, but in most cases is 1 μm or less, and the contaminants are present in a shallower layer. Therefore, by generating and removing the wet oxide film 18 by thermal oxidation of the back surface 13 of the silicon wafer 11,
The pollutants are almost completely removed. Since the defect functions as a gettering center, it is not always necessary to remove all the defects.

【0025】次に、上記第1及び第2の実施例において
得られたシリコンウェーハ11の平坦性及び結晶品質を
調べた。結晶品質評価項目としては、OSF(酸化誘起
積層欠陥)密度、研磨面12上に形成した酸化膜に電圧
を印加したときに発生する耐圧欠陥密度、及び不純物濃
度である。OSF密度は、表面の詳細な欠陥情報を与え
る。耐圧欠陥密度は、欠陥による表面の形状的不均一及
び汚染に起因する絶縁耐圧劣化を表し、一種の欠陥情報
を与える。耐圧限界が8MV/cm以下を欠陥と判定し
た。
Next, the flatness and crystal quality of the silicon wafer 11 obtained in the first and second embodiments were examined. The crystal quality evaluation items are OSF (oxidation-induced stacking fault) density, breakdown voltage defect density generated when a voltage is applied to the oxide film formed on the polished surface 12, and impurity concentration. The OSF density gives detailed defect information on the surface. The breakdown voltage defect density represents a breakdown voltage breakdown caused by non-uniformity of the surface shape due to defects and contamination, and provides a kind of defect information. A defect having a withstand voltage limit of 8 MV / cm or less was determined as a defect.

【0026】不純物濃度の測定には、気相分解法を用い
た原子吸光分析を適用した。この方法の概要は次の通り
である。HNO3 (硝酸)とHF(弗化水素)の蒸気に
シリコンウェーハを曝す。表面で液化したHNO3 とH
Fにより、ウェーハが薄くエッチングされる。この液に
含まれている不純物を原子吸光法で定量する。HNO 3
とHFを蒸気にすることにより純度が向上し、且つ、少
量の液によりシリコンウェーハがエッチングされるため
に、検出感度が高くなる特徴がある。
A vapor phase decomposition method is used for measuring the impurity concentration.
Atomic absorption spectroscopy was applied. The outline of this method is as follows
Is. HNO3For (nitric acid) and HF (hydrogen fluoride) vapor
Expose the silicon wafer. HNO liquefied on the surface3And H
The wafer F is thinly etched by F. In this liquid
The contained impurities are quantified by atomic absorption spectrometry. HNO 3
And HF are vaporized to improve the purity and
Silicon wafer is etched by a certain amount of liquid
In addition, the detection sensitivity is high.

【0027】注目した不純物元素はFe(鉄)とCa
(カルシウム)である。Feは、半導体装置の特性を劣
化させる主要な不純物である。またCaは、平面研削に
用いた砥石に、C(炭素C)、O(酸素)、H(水素)
に次いで多く含まれている成分であるため、平面研削に
よる汚染物質の標識として適当と考えた。上記の調査結
果を、図9の工程で作製された従来のシリコンウェーハ
についてのそれと比較して表1に示す。
Impurity elements of interest are Fe (iron) and Ca.
(Calcium). Fe is a main impurity that deteriorates the characteristics of the semiconductor device. In addition, Ca is added to the grindstone used for the surface grinding by C (carbon C), O (oxygen), H (hydrogen).
Since it is the second most abundant component, it was considered suitable as a marker for contaminants by surface grinding. The results of the above investigation are shown in Table 1 in comparison with those of the conventional silicon wafer manufactured in the process of FIG.

【0028】[0028]

【表1】 [Table 1]

【0029】ここで、*は鏡面研磨されていないため測
定不可能であることを示す。この表1から明らかなよう
に、平坦性は第1の実施例の場合が最も良く、欠陥や不
純物除去のための酸化及びエッチングを行った第2の実
施例の場合にはやや劣化しているが、1μm以下のTT
V値を有しており、従来品に比べると著しく向上してい
る。
Here, * indicates that measurement is impossible because the mirror surface is not polished. As is clear from Table 1, the flatness is best in the first embodiment, and is slightly deteriorated in the second embodiment in which oxidation and etching for removing defects and impurities are performed. However, TT of 1 μm or less
It has a V value and is significantly improved compared to conventional products.

【0030】また、OSF密度及び耐圧欠陥密度は、第
1及び第2の実施例の場合とも、従来品より増加してい
るが、実用上問題ない値である。更に、不純物濃度につ
いては、第1の実施例の場合は従来品より高い。しか
し、第2の実施例の場合に示されるように、欠陥除去と
同時に除去されてしまうことが分かる。
Further, the OSF density and the withstand voltage defect density are higher than those of the conventional products in both the first and second embodiments, but they are values which pose no practical problem. Further, the impurity concentration in the case of the first embodiment is higher than that of the conventional product. However, as shown in the case of the second embodiment, it can be seen that the defects are removed at the same time.

【0031】次に、本発明の第3の実施例による半導体
基板の製造方法を、図3に示す工程図を用いて説明す
る。なお、図1に示す半導体基板と同一の構成要素には
同一の符号を付して説明を省略する。図3(a)に、図
1(a)に示すものと同じ、鏡面研磨された研磨面12
と裏面13とをもつ平均厚さ約655μmのシリコンウ
ェーハ11を示す。このシリコンウェーハ11を、ドラ
イO2 (酸素)雰囲気中において温度1100℃で15
分間熱処理し、シリコンウェーハ11表面を熱酸化す
る。このドライ酸化により、シリコンウェーハ11の研
磨面12及び裏面13を含む全面に厚さ50nmのドラ
イ酸化膜19が形成される。
Next, a method of manufacturing a semiconductor substrate according to the third embodiment of the present invention will be described with reference to the process chart shown in FIG. The same components as those of the semiconductor substrate shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. FIG. 3 (a) shows the same mirror-polished polishing surface 12 as that shown in FIG. 1 (a).
3 shows a silicon wafer 11 having an average thickness of about 655 μm and a back surface 13. This silicon wafer 11 is heated in a dry O 2 (oxygen) atmosphere at a temperature of 1100 ° C. for 15
Heat treatment is performed for a minute to thermally oxidize the surface of the silicon wafer 11. By this dry oxidation, a dry oxide film 19 having a thickness of 50 nm is formed on the entire surface of the silicon wafer 11 including the polished surface 12 and the back surface 13.

【0032】続いて、CVD法を用いて、各ガス流量が
SiH4 (シラン)=2.0l/min,O2 =1.2
l/min,N2 (窒素)=13.8l/min、ウェ
ーハ温度400℃、堆積時間27分の堆積条件で、シリ
コンウェーハ11の研磨面12のドライ酸化膜19上
に、厚さ約1μmのCVD酸化膜20を成長させる。こ
れにより、図3(b)に示すように、シリコンウェーハ
11の研磨面12上に、ドライ酸化膜19とCVD酸化
膜20からなる保護膜が形成される。
Then, using the CVD method, the flow rate of each gas is SiH 4 (silane) = 2.0 l / min, O 2 = 1.2.
l / min, N 2 (nitrogen) = 13.8 l / min, wafer temperature of 400 ° C., and deposition time of 27 minutes. The CVD oxide film 20 is grown. As a result, as shown in FIG. 3B, a protective film composed of the dry oxide film 19 and the CVD oxide film 20 is formed on the polished surface 12 of the silicon wafer 11.

【0033】次いで、上記図1(c)〜(d)に示す工
程と同様にして、ドライ酸化膜19及びCVD酸化膜2
0によって覆われたシリコンウェーハ11の研磨面12
を定盤の平坦面に密着させた後、シリコンウェーハ11
の裏面13を、例えば粒度が800番の回転砥石によっ
て約10μm研削し、更に粒度が2000番の回転砥石
により約5μm研削する。この平面研削により、図3
(c)に示すように、シリコンウェーハ11の裏面13
を平坦化し、研削面13aを表出させる。
Then, similarly to the steps shown in FIGS. 1C to 1D, the dry oxide film 19 and the CVD oxide film 2 are formed.
Polished surface 12 of silicon wafer 11 covered by 0
The silicon wafer 11 to the flat surface of the surface plate.
The back surface 13 is ground by, for example, a rotating grindstone having a grain size of 800 to about 10 μm, and further ground by a rotating grindstone having a grain size of about 5 μm. By this surface grinding, FIG.
As shown in (c), the back surface 13 of the silicon wafer 11
Is flattened to expose the ground surface 13a.

【0034】次いで、NH4 OHとH2 2 との混合水
溶液によるシリコンウェーハ11の洗浄を行った後、1
0%HF水溶液によってCVD酸化膜20及びドライ酸
化膜19を除去する。こうして、図3(d)に示すよう
に、鏡面研磨された研磨面12と平面研削された研削面
13aとの距離が一定している均一な厚さのシリコンウ
ェーハ11を得ることができる。
Then, the silicon wafer 11 is washed with a mixed aqueous solution of NH 4 OH and H 2 O 2, and then 1
The CVD oxide film 20 and the dry oxide film 19 are removed with a 0% HF aqueous solution. Thus, as shown in FIG. 3D, it is possible to obtain a silicon wafer 11 having a uniform thickness in which the distance between the mirror-polished polishing surface 12 and the surface-ground grinding surface 13a is constant.

【0035】この実施例において、保護膜として、ドラ
イ酸化によりシリコンウェーハ11の研磨面12にドラ
イ酸化膜19を形成したのは、ドライ酸化によって形成
されるSi/SiO2 界面の凹凸が大きくならない、特
に温度900℃以上でのドライ酸化によれば凹凸が減少
することが知られているからである。従って、ドライ酸
化膜19を除去した後のシリコンウェーハ11の研磨面
12表面における凹凸は小さくなる。なお、このドライ
酸化膜19と、この上に形成したCVD酸化膜20との
界面の状態が良好でなくとも、最終的にはCVD酸化膜
20及びドライ酸化膜19の両者とも除去されるので問
題ない。
In this embodiment, as the protective film, the dry oxide film 19 is formed on the polishing surface 12 of the silicon wafer 11 by dry oxidation, because the unevenness of the Si / SiO 2 interface formed by dry oxidation does not become large. This is because it is known that the unevenness is reduced particularly by dry oxidation at a temperature of 900 ° C. or higher. Therefore, the unevenness on the surface of the polishing surface 12 of the silicon wafer 11 after removing the dry oxide film 19 becomes small. Even if the state of the interface between the dry oxide film 19 and the CVD oxide film 20 formed on the dry oxide film 19 is not good, both the CVD oxide film 20 and the dry oxide film 19 are finally removed, which causes a problem. Absent.

【0036】また、厚さ50nmのドライ酸化膜19に
厚さ約1μmのCVD酸化膜20を組み合わせて保護膜
を構成したのは、次のような理由による。シリコンウェ
ーハ11の研磨面12を定盤15の平坦面16に密着さ
せる際の欠陥の発生を防止するために、保護膜全体とし
ては1μm程度の厚さが必要である。しかし、図4のウ
エット酸化とドライ酸化の酸化速度を示すグラフ(Helm
utF.Wolf, International Series of Monographs on Se
miconductors",PergamionPress,p.549参照)から明らか
なように、ドライ酸化の酸化膜形成速度は極めた小さい
ため、1μmの厚さを得るためには温度1200℃で酸
化しても1000分かかってしまう。このため、ドライ
酸化によって保護膜全体を形成するのはコストの面で適
当でない。従って、このドライ酸化膜19に成長速度の
大きいCVD酸化膜20を組み合わせることにより、保
護膜として必要な厚さを確保することとした。
The reason for forming the protective film by combining the dry oxide film 19 having a thickness of 50 nm with the CVD oxide film 20 having a thickness of about 1 μm is as follows. In order to prevent the occurrence of defects when the polished surface 12 of the silicon wafer 11 is brought into close contact with the flat surface 16 of the surface plate 15, the entire protective film needs to have a thickness of about 1 μm. However, a graph showing the oxidation rates of the wet oxidation and the dry oxidation shown in FIG.
utF. Wolf, International Series of Monographs on Se
As is clear from "Miconductors", Pergamion Press, p.549), the oxide film formation rate of dry oxidation is extremely small, and it takes 1000 minutes to oxidize at a temperature of 1200 ° C to obtain a thickness of 1 µm. For this reason, it is not appropriate in terms of cost to form the entire protective film by dry oxidation, and therefore, by combining this dry oxide film 19 with the CVD oxide film 20 having a high growth rate, the thickness required for the protective film is increased. It was decided to secure the quality.

【0037】次に、本発明の第4の実施例による半導体
基板の製造方法を、図5に示す工程図を用いて説明す
る。なお、図3に示す半導体基板と同一の構成要素には
同一の符号を付して説明を省略する。図5(a)に、図
3(a)に示すものと同じ、鏡面研磨された研磨面12
と裏面13とをもつ平均厚さ約655μmのシリコンウ
ェーハ11を示す。このシリコンウェーハ11を、例え
ば水蒸気を含有する雰囲気中において温度1100℃で
250分間熱処理すると、シリコンウェーハ11の研磨
面12及び裏面13がウエット酸化され、厚さ約1μm
のウエット酸化膜21が生成される。このときの酸化速
度は、図4のウエット酸化とドライ酸化の酸化速度を示
すグラフから明らかなように、ドライ酸化と比較して5
〜10倍も速いため、比較的短時間で所望の膜厚を得る
ことができる。
Next, a method of manufacturing a semiconductor substrate according to the fourth embodiment of the present invention will be described with reference to the process chart shown in FIG. It should be noted that the same components as those of the semiconductor substrate shown in FIG. FIG. 5A shows the same mirror-polished polishing surface 12 as that shown in FIG.
3 shows a silicon wafer 11 having an average thickness of about 655 μm and a back surface 13. When this silicon wafer 11 is heat-treated at a temperature of 1100 ° C. for 250 minutes in an atmosphere containing water vapor, for example, the polishing surface 12 and the back surface 13 of the silicon wafer 11 are wet-oxidized to have a thickness of about 1 μm.
Wet oxide film 21 is formed. As is clear from the graph showing the oxidation rates of the wet oxidation and the dry oxidation in FIG. 4, the oxidation rate at this time is 5% as compared with the dry oxidation.
Since it is 10 times faster, a desired film thickness can be obtained in a relatively short time.

【0038】続いて、このウエット酸化膜21が形成さ
れたシリコンウェーハ11を、ドライO2 雰囲気中にお
いて温度1000℃で25分間熱処理する。このドライ
酸化により、シリコンウェーハ11とウエット酸化膜2
1との界面に、厚さ40nmのドライ酸化膜22が形成
される。これにより、図5(b)に示すように、シリコ
ンウェーハ11の研磨面12上に、ドライ酸化膜22と
ウエット酸化膜21からなる保護膜が形成される。
Subsequently, the silicon wafer 11 having the wet oxide film 21 formed thereon is heat-treated at a temperature of 1000 ° C. for 25 minutes in a dry O 2 atmosphere. By this dry oxidation, the silicon wafer 11 and the wet oxide film 2
A dry oxide film 22 having a thickness of 40 nm is formed on the interface with 1. As a result, as shown in FIG. 5B, a protective film composed of the dry oxide film 22 and the wet oxide film 21 is formed on the polished surface 12 of the silicon wafer 11.

【0039】次いで、ドライ酸化膜22及びウエット酸
化膜21によって覆われたシリコンウェーハ11の研磨
面12を定盤の平坦面に密着させた後、シリコンウェー
ハ11の裏面13を平面研削することにより、図5
(c)に示すように、シリコンウェーハ11の裏面13
を平坦化し、研削面13aを表出させる。次いで、NH
4 OHとH2 2 との混合水溶液によるシリコンウェー
ハ11の洗浄を行った後、10%HF水溶液によってウ
エット酸化膜21及びドライ酸化膜22を除去する。こ
うして、図5(d)に示すように、鏡面研磨された研磨
面12と平面研削された裏面13との距離が一定してい
る均一な厚さのシリコンウェーハ11を得ることができ
る。
Then, after the polishing surface 12 of the silicon wafer 11 covered with the dry oxide film 22 and the wet oxide film 21 is brought into close contact with the flat surface of the surface plate, the back surface 13 of the silicon wafer 11 is subjected to surface grinding. Figure 5
As shown in (c), the back surface 13 of the silicon wafer 11
Is flattened to expose the ground surface 13a. Then NH
After cleaning the silicon wafer 11 with a mixed aqueous solution of 4 OH and H 2 O 2 , the wet oxide film 21 and the dry oxide film 22 are removed with a 10% HF aqueous solution. Thus, as shown in FIG. 5D, it is possible to obtain the silicon wafer 11 having a uniform thickness in which the distance between the mirror-polished polishing surface 12 and the surface-ground rear surface 13 is constant.

【0040】この実施例において、ドライ酸化膜22と
ウエット酸化膜21を組み合わせて保護膜を構成したの
は、次のような理由による。シリコンウェーハ11のウ
エット酸化によりウエット酸化膜21を形成した後、続
いてドライ酸化をすることにより、図6(a)、(b)
のSi/SiO2 界面の変化を表す模式図に示すよう
に、最初のウエット酸化によって形成されるシリコンウ
ェーハ11とウエット酸化膜21とのSi/SiO2
面に凹凸が形成されるが、続いて行われたドライ酸化に
よってシリコンウェーハ11とウエット酸化膜21との
間にドライ酸化膜22が形成され、シリコンウェーハ1
1とドライ酸化膜22とのSi/SiO2 界面が形成さ
れるため、Si/SiO2 界面の凹凸が減少する。
In this embodiment, the reason why the dry oxide film 22 and the wet oxide film 21 are combined to form the protective film is as follows. After the wet oxide film 21 is formed by wet oxidation of the silicon wafer 11, the dry oxidation is subsequently performed, so that the silicon oxide film 21 shown in FIGS.
As shown in the schematic view showing the change of the Si / SiO 2 interface, but irregularities in the Si / SiO 2 interface between the silicon wafer 11 and a wet oxide film 21 formed by the first wet oxidation is formed, followed by By the dry oxidation performed, a dry oxide film 22 is formed between the silicon wafer 11 and the wet oxide film 21.
Since the Si / SiO 2 interface between the 1 and the dry oxide film 22 is formed, the Si / SiO 2 interface of the irregularities is reduced.

【0041】ウエット酸化によって生じたSi/SiO
2 界面の凹凸の振幅は5nmぐらいであることを実験に
より分かった。従って、この振幅の10倍近い厚さのド
ライ酸化膜を形成すると、ウエット酸化によって生じた
凹凸は大幅に減少すると考えられる。従って、この実施
例においては厚さ40nmのドライ酸化膜22を形成す
ることとした。
Si / SiO produced by wet oxidation
Experiments have shown that the amplitude of the irregularities at the two interfaces is about 5 nm. Therefore, it is considered that when a dry oxide film having a thickness of about 10 times this amplitude is formed, the unevenness caused by wet oxidation is significantly reduced. Therefore, in this embodiment, the dry oxide film 22 having a thickness of 40 nm is formed.

【0042】また、ドライ酸化の酸化温度を上昇させる
と、更にSi/SiO2 界面の凹凸が減少することが知
られている。従って、ドライ酸化の酸化温度を1000
℃から更に高温にすることにより、更に凹凸の小さいS
i/SiO2 界面を得ることができる。こうして、この
実施例においても、上記第3の実施例と同様に、ウエッ
ト酸化膜21及びドライ酸化膜22を除去した後のシリ
コンウェーハ11の研磨面12表面における凹凸を同様
に小さくすることができる。
It is also known that when the oxidation temperature of dry oxidation is raised, the unevenness of the Si / SiO 2 interface is further reduced. Therefore, the oxidation temperature of dry oxidation should be 1000
By increasing the temperature from ℃ to even higher, S
An i / SiO 2 interface can be obtained. Thus, also in this embodiment, as in the third embodiment, the unevenness on the surface of the polishing surface 12 of the silicon wafer 11 after removing the wet oxide film 21 and the dry oxide film 22 can be similarly reduced. ..

【0043】次に、シリコンウェーハ11の研磨面12
における凹凸が研磨面12に形成する半導体装置の特性
に及ぼす影響を調べた。具体的には、上記第1及び第4
の実施例において得られたシリコンウェーハ11の研磨
面12上に、所定の厚さの酸化膜を形成し、この酸化膜
耐圧を測定して両者の比較を行った。その結果を図7に
示す。
Next, the polished surface 12 of the silicon wafer 11
The effect of the irregularities in Example 1 on the characteristics of the semiconductor device formed on the polished surface 12 was examined. Specifically, the first and fourth
An oxide film having a predetermined thickness was formed on the polished surface 12 of the silicon wafer 11 obtained in Example 1, and the oxide film breakdown voltage was measured to compare the two. The result is shown in FIG. 7.

【0044】この図7のグラフから明らかなように、シ
リコンウェーハ11の研磨面12を覆う保護膜としてウ
エット酸化膜14を用いた第1の実施例の場合において
は、Bモードの耐圧破壊が生じているのに対し、ウエッ
ト酸化に続いてドライ酸化を行い、シリコンウェーハ1
1の研磨面12上にドライ酸化膜22とウエット酸化膜
21とを組み合わせて保護膜を形成した第2の実施例の
場合は、Bモードの耐圧強度の密度が著しく減少してお
り、高電界強度での真性破壊に集中している。このよう
な第2の実施例の場合における酸化膜耐圧特性の向上
は、シリコンウェーハ11の研磨面12表面の凹凸の減
少に起因するものである。
As is clear from the graph of FIG. 7, in the case of the first embodiment in which the wet oxide film 14 is used as the protective film for covering the polishing surface 12 of the silicon wafer 11, the breakdown voltage breakdown of B mode occurs. On the other hand, the wet oxidation is followed by the dry oxidation, and the silicon wafer 1
In the case of the second embodiment in which the dry oxide film 22 and the wet oxide film 21 are combined on the polished surface 12 of No. 1 to form the protective film, the density of the B mode withstand voltage strength is remarkably reduced, and the high electric field is high. Concentrate on intrinsic destruction at strength. The improvement of the oxide film withstand voltage characteristic in the case of the second embodiment is due to the reduction of the irregularities on the surface of the polishing surface 12 of the silicon wafer 11.

【0045】次に、本発明の第5の実施例による半導体
基板の製造方法を、図8に示す工程図を用いて説明す
る。なお、図1又は図2に示す半導体基板と同一の構成
要素には同一の符号を付して説明を省略する。図8
(a)に示すように、第1又は第2の実施例によって作
製されたシリコンウェーハ11を支持基板として用意す
ると共に、図9に示す従来の工程によって作製されたシ
リコンウェーハ31を用意する。シリコンウェーハ11
は、鏡面研磨された研磨面12と平面研削された研削面
13aとの距離が一定している均一な厚さを有し、他方
シリコンウェーハ31は、鏡面研磨された研磨面32と
裏面33とをもち、その厚さは不均一性を有している。
Next, a method of manufacturing a semiconductor substrate according to a fifth embodiment of the present invention will be described with reference to the process chart shown in FIG. The same components as those of the semiconductor substrate shown in FIG. 1 or 2 are designated by the same reference numerals and the description thereof will be omitted. Figure 8
As shown in (a), the silicon wafer 11 produced by the first or second embodiment is prepared as a supporting substrate, and the silicon wafer 31 produced by the conventional process shown in FIG. 9 is prepared. Silicon wafer 11
Has a uniform thickness in which the distance between the mirror-polished polishing surface 12 and the surface-ground grinding surface 13a is constant, while the silicon wafer 31 has a mirror-polished polishing surface 32 and a back surface 33. It has a non-uniform thickness.

【0046】そして図8(b)に示すように、鏡面研磨
したシリコンウェーハ11の研磨面12と同じく鏡面研
磨したシリコンウェーハ31の研磨面32とを互いに向
き合うようにして重ね合わせる。このとき、シリコンウ
ェーハ11の研磨面12上及びシリコンウェーハ31の
研磨面32上のいずれか若しくは双方に、絶縁膜を予め
形成しておく。
Then, as shown in FIG. 8B, the polishing surface 12 of the mirror-polished silicon wafer 11 and the polishing surface 32 of the same mirror-polished silicon wafer 31 are superposed so as to face each other. At this time, an insulating film is formed in advance on either or both of the polishing surface 12 of the silicon wafer 11 and the polishing surface 32 of the silicon wafer 31.

【0047】図8(a)には、この絶縁膜として、シリ
コンウェーハ31の全面に厚さ約1μmのウエット酸化
膜34を形成した場合を示してある。このウエット酸化
膜34の形成は、例えば水蒸気を含有する雰囲気中にお
いて温度1100℃で4時間シリコンウェーハ31を熱
処理し、その表面を熱酸化することによって行われる。
従ってこの場合には、シリコンウェーハ31の研磨面3
2及び裏面33を含む全面にウエット酸化膜34が生成
される。なお、熱酸化法を用いる代わりに周知のCVD
法を用いて、シリコンウェーハ11の研磨面12上又は
シリコンウェーハ31の研磨面32上にCVD酸化膜を
成長させることにより、絶縁膜を形成してもよい。
FIG. 8A shows a case where a wet oxide film 34 having a thickness of about 1 μm is formed on the entire surface of the silicon wafer 31 as the insulating film. The wet oxide film 34 is formed, for example, by heat-treating the silicon wafer 31 at a temperature of 1100 ° C. for 4 hours in an atmosphere containing water vapor to thermally oxidize its surface.
Therefore, in this case, the polishing surface 3 of the silicon wafer 31
2 and the wet oxide film 34 is formed on the entire surface including the back surface 33. Note that instead of using the thermal oxidation method, the well-known CVD
The insulating film may be formed by growing a CVD oxide film on the polished surface 12 of the silicon wafer 11 or the polished surface 32 of the silicon wafer 31 by using the method.

【0048】図9の工程によって作製されたシリコンウ
ェーハ31には厚さの不均一性があるため、図8(b)
に示すように、ウエット酸化膜34を介してシリコンウ
ェーハ11と重ね合わされた状態のシリコンウェーハ3
1の裏面33には非平坦性が現れているが、後に研削す
るので問題はない。なお、支持基板としてのシリコンウ
ェーハ11の代わりに、石英ガラス等の絶縁物からなる
基板を、第1の実施例と同様にして表面を鏡面研磨し裏
面を平面研削して用いてもよく、この場合には、絶縁膜
の形成を省略してもよい。
Since the silicon wafer 31 manufactured by the process of FIG. 9 has a non-uniform thickness, the silicon wafer 31 shown in FIG.
As shown in FIG. 3, the silicon wafer 3 in a state of being superposed on the silicon wafer 11 via the wet oxide film 34.
Although the non-flatness appears on the back surface 33 of No. 1, there is no problem because it is ground later. Instead of the silicon wafer 11 as the supporting substrate, a substrate made of an insulating material such as quartz glass may be used by mirror-polishing the surface and surface-polishing the back surface in the same manner as in the first embodiment. In that case, the formation of the insulating film may be omitted.

【0049】このようにウエット酸化膜34を介して互
いに重ね合わされたシリコンウェーハ11とシリコンウ
ェーハ31は、例えば窒素雰囲気中において温度100
0℃で30分間熱処理することにより、強固に接合す
る。次いで、図1(c)に示す工程と同様にして、シリ
コンウェーハ11の裏面13を定盤の平坦面に密着させ
て固定した後、シリコンウェーハ31の裏面33を回転
砥石によって平面研削して、約3μmまで薄層化する。
これにより、シリコンウェーハ31は厚さ約3μmのシ
リコン層31aとなり、研削面33aが表出される。図
8(c)はこの直後の状態を示す。この平面研削は、例
えば粒度が500番の回転砥石により約600μm研削
した後、粒度が2000番の回転砥石により約20μm
研削すると効率的である。
The silicon wafer 11 and the silicon wafer 31 thus superposed on each other with the wet oxide film 34 interposed therebetween are heated to a temperature of 100 in a nitrogen atmosphere, for example.
A strong bond is obtained by heat treatment at 0 ° C. for 30 minutes. Then, in the same manner as the step shown in FIG. 1C, the back surface 13 of the silicon wafer 11 is fixed to the flat surface of the surface plate by closely adhering it, and then the back surface 33 of the silicon wafer 31 is surface-ground by a rotary grindstone. Thin layer down to about 3 μm.
As a result, the silicon wafer 31 becomes a silicon layer 31a having a thickness of about 3 μm, and the ground surface 33a is exposed. FIG. 8C shows the state immediately after this. For this surface grinding, for example, after grinding about 600 μm with a rotary whetstone with a grain size of 500, about 20 μm with a rotary whetstone with a grain size of 2000
It is efficient to grind.

【0050】このようにして薄層化されたシリコン層3
1aの露出した研削面33aに対して、図8(d)に示
すように、更に通常の化学的・機会的研磨により鏡面仕
上げを施す。このときの最終厚さは2μmである。これ
により、シリコン層31aの研削面33aは、鏡面仕上
げを施された研磨面33bとなる。更に、シリコンウェ
ーハ11の研削面13aを研磨又はエッチングして結晶
欠陥を除去する。
The silicon layer 3 thus thinned
As shown in FIG. 8 (d), the exposed ground surface 33a of 1a is further mirror-finished by ordinary chemical / opportunity polishing. The final thickness at this time is 2 μm. As a result, the ground surface 33a of the silicon layer 31a becomes the mirror-finished polishing surface 33b. Further, the ground surface 13a of the silicon wafer 11 is polished or etched to remove crystal defects.

【0051】このようにして、支持基板としてのシリコ
ンウェーハ11上に厚さ約1μmのウエット酸化膜34
を介して厚さ2μmのシリコン層31aが形成されたS
OI構造の半導体基板、即ちSOI基板が完成する。こ
のSOI基板における研磨面のTTVは1.0±0.2
μmであり、従来の張り合わせ構造のSOI基板のTT
Vが2.1±1.0μmであるのに比べると、著しい平
坦面、即ち層厚の均一性を得ることができる。
Thus, the wet oxide film 34 having a thickness of about 1 μm is formed on the silicon wafer 11 as the supporting substrate.
The silicon layer 31a having a thickness of 2 μm is formed through the S
A semiconductor substrate having an OI structure, that is, an SOI substrate is completed. The TTV of the polished surface of this SOI substrate is 1.0 ± 0.2
μm, TT of SOI substrate with conventional bonding structure
Compared with V being 2.1 ± 1.0 μm, a significantly flat surface, that is, a uniform layer thickness can be obtained.

【0052】[0052]

【発明の効果】以上のように本発明によれば、半導体装
置を形成する表面を鏡面研磨仕上げした後に裏面を平面
研削するため、平板の平坦性を著しく向上させ、TTV
を小さくすることができる。平面研削時に定盤等との接
触によって研磨面に欠陥が発生する可能性がある問題
は、研磨面を予め保護膜で覆っておくことにより防止さ
れる。また、研磨面に接してドライ酸化膜を形成し、こ
のドライ酸化膜と気相成長酸化膜又はウエット酸化膜と
を組み合わせて保護膜を形成することにより、保護膜を
除去して表出する研磨面の表面における凹凸を小さくす
ることができる。更に、平面研削により裏面に発生する
結晶欠陥及び汚染は、その裏面の熱酸化及び熱酸化膜の
エッチングにより実用上支障のないレベルまで除去され
る。
As described above, according to the present invention, the surface of the semiconductor device is mirror-polished and then the back surface is ground, so that the flatness of the flat plate is remarkably improved.
Can be made smaller. The problem that defects may occur on the polishing surface due to contact with a surface plate or the like during surface grinding is prevented by covering the polishing surface with a protective film in advance. In addition, a dry oxide film is formed in contact with the polishing surface, and the dry oxide film is combined with a vapor growth oxide film or a wet oxide film to form a protective film, thereby removing the protective film to expose the surface. The unevenness on the surface can be reduced. Further, crystal defects and contamination generated on the back surface due to surface grinding are removed to a level that does not hinder practical use by thermal oxidation on the back surface and etching of the thermal oxide film.

【0053】その結果、将来の高密度・高性能半導体集
積回路の製造に適用可能な単一又はSOI構造の半導体
基板を提供できる効果がある。
As a result, there is an effect that it is possible to provide a semiconductor substrate having a single or SOI structure which can be applied to the manufacture of future high density / high performance semiconductor integrated circuits.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例による半導体基板の製造
方法を説明するための工程図である。
FIG. 1 is a process chart for explaining a method for manufacturing a semiconductor substrate according to a first embodiment of the present invention.

【図2】本発明の第2の実施例による半導体基板の製造
方法を説明するための工程図である。
FIG. 2 is a process drawing for explaining a manufacturing method of a semiconductor substrate according to a second embodiment of the present invention.

【図3】本発明の第3の実施例による半導体基板の製造
方法を説明するための工程図である。
FIG. 3 is a process drawing for explaining a manufacturing method of a semiconductor substrate according to a third embodiment of the present invention.

【図4】ウエット酸化とドライ酸化の酸化速度を示すグ
ラフである。
FIG. 4 is a graph showing the oxidation rates of wet oxidation and dry oxidation.

【図5】本発明の第4の実施例による半導体基板の製造
方法を説明するための工程図である。
FIG. 5 is a process drawing for explaining a manufacturing method of a semiconductor substrate according to a fourth embodiment of the present invention.

【図6】Si/SiO2 界面の変化を表す模式図であ
る。
FIG. 6 is a schematic diagram showing changes in the Si / SiO 2 interface.

【図7】本発明の第1及び第4の実施例によるシリコン
ウェーハの研磨面上に形成した酸化膜の耐圧特性を示す
グラフである。
FIG. 7 is a graph showing breakdown voltage characteristics of an oxide film formed on a polished surface of a silicon wafer according to the first and fourth examples of the present invention.

【図8】本発明の第5の実施例による半導体基板の製造
方法を説明するための工程図である。
FIG. 8 is a process drawing for explaining a manufacturing method of a semiconductor substrate according to a fifth embodiment of the present invention.

【図9】従来のシリコンウェーハを作製する工程を説明
する図である。
FIG. 9 is a diagram illustrating a process of manufacturing a conventional silicon wafer.

【符号の説明】[Explanation of symbols]

11、31…シリコンウェーハ 12、32、33b…研磨面 13、33…裏面 13a、33a…研削面 14、18、21、34…ウエット酸化膜 15…定盤 16…平坦面 17…回転砥石 19、22…ドライ酸化膜 20…CVD酸化膜 31a…シリコン層 11, 31 ... Silicon wafer 12, 32, 33b ... Polishing surface 13, 33 ... Back surface 13a, 33a ... Grinding surface 14, 18, 21, 34 ... Wet oxide film 15 ... Surface plate 16 ... Flat surface 17 ... Rotating grindstone 19, 22 ... Dry oxide film 20 ... CVD oxide film 31a ... Silicon layer

フロントページの続き (72)発明者 清川 義弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内Front Page Continuation (72) Inventor Yoshihiro Kiyokawa 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 半導体からなる平板の第1の面を鏡面研
磨する工程と、 鏡面研磨された前記平板の第1の面を覆う保護膜を形成
する工程と、 前記保護膜によって覆われた前記平板の第1の面を平坦
面に密着させた状態で前記平板の第2の面を平面研削す
る工程と、 前記平板の第1の面から前記保護膜を除去する工程とを
含むことを特徴とする半導体基板の製造方法。
1. A step of mirror-polishing a first surface of a flat plate made of a semiconductor, a step of forming a protective film covering the first surface of the flat plate that has been mirror-polished, and a step of covering the protective film with the protective film. And a step of surface-grinding the second surface of the flat plate in a state where the first surface of the flat plate is in close contact with the flat surface, and a step of removing the protective film from the first surface of the flat plate. And a method for manufacturing a semiconductor substrate.
【請求項2】 請求項1記載の半導体基板の製造方法に
おいて、 前記平板がシリコンからなり、 前記保護膜を形成する工程が、前記平板の第1の面をド
ライ酸化して前記平板の第1の面上にドライ酸化膜を形
成した後、前記ドライ酸化膜上に気相成長によって気相
成長酸化膜を形成する工程であることを特徴とする半導
体基板の製造方法。
2. The method of manufacturing a semiconductor substrate according to claim 1, wherein the flat plate is made of silicon, and the step of forming the protective film is performed by dry-oxidizing the first surface of the flat plate to make the first surface of the flat plate. A method of manufacturing a semiconductor substrate, which comprises the step of forming a dry oxide film on the surface of the substrate and then forming a vapor growth oxide film on the dry oxide film by vapor growth.
【請求項3】 請求項1記載の半導体基板の製造方法に
おいて、 前記平板がシリコンからなり、 前記保護膜を形成する工程が、前記平板の第1の面をウ
エット酸化して前記平板の第1の面上にウエット酸化膜
を形成した後、ドライ酸化して前記平板の第1の面と前
記ウエット酸化膜との間にドライ酸化膜を形成する工程
であることを特徴とする半導体基板の製造方法。
3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the flat plate is made of silicon, and the step of forming the protective film is performed by wet-oxidizing the first surface of the flat plate to make the first surface of the flat plate. Forming a dry oxide film between the first surface of the flat plate and the wet oxide film by performing a dry oxidation after forming a wet oxide film on the surface of the semiconductor substrate. Method.
【請求項4】 請求項2又は3記載の半導体基板の製造
方法において、 前記平板の第1の面をドライ酸化する温度が、1000
℃以上であることを特徴とする半導体基板の製造方法。
4. The method of manufacturing a semiconductor substrate according to claim 2, wherein the temperature at which the first surface of the flat plate is dry-oxidized is 1000.
A method of manufacturing a semiconductor substrate, wherein the temperature is not lower than ° C.
【請求項5】 請求項3記載の半導体基板の製造方法に
おいて、 前記平板の第1の面上に形成された前記ドライ酸化膜
が、50nm以上の膜厚を有することを特徴とする半導
体基板の製造方法。
5. The method of manufacturing a semiconductor substrate according to claim 3, wherein the dry oxide film formed on the first surface of the flat plate has a film thickness of 50 nm or more. Production method.
【請求項6】 請求項1乃至5のいずれかに記載の半導
体基板の製造方法において、 前記平板がシリコンからなり、 前記保護膜を除去する工程に引き続いて、少なくとも前
記平板の第2の面を熱酸化して熱酸化膜を形成する工程
と、 前記熱酸化膜をエッチングにより除去する工程とを含む
ことを特徴とする半導体基板の製造方法。
6. The method of manufacturing a semiconductor substrate according to claim 1, wherein the flat plate is made of silicon, and at least the second surface of the flat plate is formed following the step of removing the protective film. A method of manufacturing a semiconductor substrate, comprising: a step of thermally oxidizing to form a thermal oxide film; and a step of removing the thermal oxide film by etching.
【請求項7】 支持基板の第1の面を鏡面研磨する工程
と、 鏡面研磨された前記支持基板の第1の面を平坦面に密着
させた状態で前記支持基板の第2の面を平面研削する工
程と、 半導体からなる平板の第1の面を鏡面研磨する工程と、 鏡面研磨された前記平板の第1の面と前記支持基板の第
1の面とを密着させた状態で前記平板と支持基板とを接
合する工程と、 前記平板と接合された前記支持基板の第2の面を平坦面
に密着させた状態で前記平板の第2の面を平面研削し
て、前記平板を薄層化する工程とを含むことを特徴とす
る半導体基板の製造方法。
7. A step of mirror-polishing a first surface of a supporting substrate, and a step of planarizing a second surface of the supporting substrate with the first surface of the mirror-polished supporting substrate being in close contact with a flat surface. A step of grinding; a step of mirror-polishing a first surface of a flat plate made of a semiconductor; a step of bringing the first surface of the flat plate that has been mirror-polished into close contact with a first surface of the supporting substrate; A step of bonding the support plate and the support substrate, and the second surface of the support plate bonded to the flat plate is brought into close contact with a flat surface, and the second surface of the flat plate is surface-ground to reduce the thickness of the flat plate. And a step of layering the semiconductor substrate.
【請求項8】 請求項7記載の半導体基板の製造方法に
おいて、 前記平板と支持基板とを接合する工程が、前記支持基板
の第1の面上又は前記平板の第1の面上に絶縁膜を形成
した後、前記絶縁膜を介して前記平板と前記支持基板と
を接合する工程であることを特徴とする半導体基板の製
造方法。
8. The method of manufacturing a semiconductor substrate according to claim 7, wherein the step of joining the flat plate and the support substrate is performed by forming an insulating film on the first surface of the support substrate or on the first surface of the flat plate. A method of manufacturing a semiconductor substrate, comprising the step of joining the flat plate and the supporting substrate via the insulating film after forming the.
【請求項9】 請求項7又は8記載の半導体基板の製造
方法において、 前記平板と接合された前記支持基板の第2の面に対して
研磨またはエッチングを施す工程を含むことを特徴とす
る半導体基板の製造方法。
9. The method of manufacturing a semiconductor substrate according to claim 7, further comprising a step of polishing or etching the second surface of the supporting substrate bonded to the flat plate. Substrate manufacturing method.
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