JP3085184B2 - SOI substrate and manufacturing method thereof - Google Patents

SOI substrate and manufacturing method thereof

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JP3085184B2
JP3085184B2 JP08066027A JP6602796A JP3085184B2 JP 3085184 B2 JP3085184 B2 JP 3085184B2 JP 08066027 A JP08066027 A JP 08066027A JP 6602796 A JP6602796 A JP 6602796A JP 3085184 B2 JP3085184 B2 JP 3085184B2
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安伸 池田
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、SOI構造を持つ
半導体基板とその製造方法に関する。
The present invention relates to a semiconductor substrate having an SOI structure and a method for manufacturing the same.

【0002】[0002]

【従来の技術】従来、第1の半導体ウエーハと第2の半
導体ウエーハとの間に誘電体層を介在させて接着して形
成されるSOI(Silicon On Insulator)基板が知られ
ている。
2. Description of the Related Art Conventionally, an SOI (Silicon On Insulator) substrate formed by bonding a first semiconductor wafer and a second semiconductor wafer with a dielectric layer interposed therebetween has been known.

【0003】この種の半導体基板の製造方法は、以下の
通りである。すなわち、第1の半導体ウエーハと第2の
半導体ウエーハのうち、少なくとも一方に誘電体層とな
る酸化膜(SiO2)を形成しておき、前記2枚の半導
体ウエーハを密着させ熱処置を施して、接着ウエーハを
形成する。
[0003] A method of manufacturing this type of semiconductor substrate is as follows. That is, an oxide film (SiO 2 ) serving as a dielectric layer is formed on at least one of the first semiconductor wafer and the second semiconductor wafer, and the two semiconductor wafers are brought into close contact with each other and subjected to a heat treatment. Then, an adhesive wafer is formed.

【0004】その後、ウエーハの鏡面加工時に発生した
ダレにより生じる接着ウエーハ周辺の未接着部分を研削
及びエッチングにより除去し、デバイス形成層となる層
を所望の厚みになるように研削した後、仕上げとして鏡
面研磨後、SOI基板とする。
[0004] Thereafter, an unbonded portion around the bonded wafer generated by sagging generated during mirror polishing of the wafer is removed by grinding and etching, and a layer to be a device forming layer is ground to a desired thickness and then finished. After mirror polishing, an SOI substrate is obtained.

【0005】このような従来の接着法によるSOI基板
は、例えば、図3(1)〜(5)に示すような順序で形
成される。
[0005] The SOI substrate formed by such a conventional bonding method is formed, for example, in the order shown in FIGS.

【0006】まず、図3(1)に示すように、2枚のシ
リコンウエーハ1,2を準備する。
First, as shown in FIG. 3A, two silicon wafers 1 and 2 are prepared.

【0007】次に、図3(2)に示すように、シリコン
ウエーハ1の表面に誘電体層となる酸化膜5を形成す
る。その後シリコンウエーハ1とシリコンウエーハ2の
双方の接着表面の清浄化処理を行い、図3(3)に示す
ように、シリコンウエーハ1,2を室温で密着する。そ
の後、温度800℃以上で熱処理することにより接着強
度を増す。
[0009] Next, as shown in FIG. 3 (2), an oxide film 5 serving as a dielectric layer is formed on the surface of the silicon wafer 1. Thereafter, a cleaning process is performed on the bonding surfaces of both the silicon wafer 1 and the silicon wafer 2, and the silicon wafers 1 and 2 are brought into close contact at room temperature as shown in FIG. Thereafter, the adhesive strength is increased by performing a heat treatment at a temperature of 800 ° C. or higher.

【0008】次に、図には示していないが、シリコンウ
エーハ1,2には研磨時に、ウエーハ周辺にダレが発生
しており、そのまま双方を接着すると未接着部が生じ
る。この未接着部は、接着ウエーハを洗浄又は研磨する
際、前記未接着部分が剥がれて飛散すると発塵源とな
り、ウエーハ表面がパーティクルで汚染されたり、その
一部が表面に付着して加工時に傷つけられたりする。そ
こで、シリコンウエーハ1の未接着部を幅3mm程度研
削し、エッチングによって除去する。9はエッチング後
の研削部である。
Next, although not shown in the drawing, sagging occurs around the silicon wafers 1 and 2 at the time of polishing, and unbonded portions occur when both are bonded as they are. This unbonded portion becomes a source of dust when the unbonded portion is peeled off and scattered when cleaning or polishing the bonded wafer, and the wafer surface is contaminated with particles, or a part of the wafer adheres to the surface and is damaged during processing. And others. Therefore, the unbonded portion of the silicon wafer 1 is ground by about 3 mm and removed by etching. 9 is a ground portion after etching.

【0009】その後、図3(4)に示すように、シリコ
ンウエーハ1を裏面より研削し、SOI層を所望の厚み
になるように研磨を行う。これにより、活性層厚が2μ
m以上で均一性が±1μm程度の厚・薄膜SOI基板が
形成される。
Then, as shown in FIG. 3D, the silicon wafer 1 is ground from the back surface, and the SOI layer is polished to a desired thickness. As a result, the active layer thickness becomes 2 μm.
Thus, a thick / thin SOI substrate having a uniformity of about ± 1 μm is formed.

【0010】この最後に、図3(5)に示すように、月
刊Semiconductor World 199
4.4号に記載されているPACE(Plasma-Assisted
Chemical Etching)加工を行い、その後、加工表面に残
るエッチング残査除去及び表面粗さ低減のためにタッチ
ポリッシュ(ポリッシュ量は数10オングストローム〜
数100オングストローム)を行い、SOI層厚が0.
1μm程度で公差が±10%である超薄膜SOI基板を
形成する。
Finally, as shown in FIG. 3 (5), the monthly Semiconductor World 199
PACE (Plasma-Assisted) described in No. 4.4
Chemical Etching) processing, and then touch polish (polishing amount is several tens of angstroms to remove etching residue remaining on the processed surface and reduce surface roughness)
(Several hundred angstroms), and the SOI layer thickness is set to 0.1.
An ultra-thin SOI substrate having a thickness of about 1 μm and a tolerance of ± 10% is formed.

【0011】[0011]

【発明が解決しようとする課題】前記従来の製造方法に
より製造された厚・薄膜SOI基板のSOI層を選択エ
ッチングによって結晶欠陥評価を行うと、OSFや酸素
析出物の結晶欠陥が観察される。OSFは、酸化膜形成
時に、シリコンウエーハ1にOSF核が存在すると、酸
化によってシリコン原子が放出されて成長する。また、
酸素析出物は、シリコンウエーハ1に酸素析出核が存在
すると酸化熱処理及び貼り合わせ熱処理過程で形成され
る。そのため、一般にシリコンウエーハ1には、低酸素
の半導体ウエーハが使用される傾向にある(特開平7−
169925号)。
When the SOI layer of the thick / thin SOI substrate manufactured by the conventional manufacturing method is evaluated for crystal defects by selective etching, crystal defects of OSF and oxygen precipitates are observed. When an OSF nucleus is present in the silicon wafer 1 at the time of forming an oxide film, the OSF is grown by releasing silicon atoms by oxidation. Also,
When oxygen precipitate nuclei exist in the silicon wafer 1, oxygen precipitates are formed during the oxidation heat treatment and the bonding heat treatment. Therefore, in general, a low oxygen semiconductor wafer tends to be used for the silicon wafer 1 (Japanese Unexamined Patent Publication No.
No. 169925).

【0012】しかし、低酸素の半導体ウエーハを使用し
て製造された厚・薄膜SOI基板でも、1000℃、1
6時間、酸化性雰囲気中で熱処理後、酸化膜を除去しS
OI層をライトエッチングによって結晶欠陥評価を行う
と、数10/cm2レベルの結晶欠陥が検出され、結晶
欠陥フリーを達成することはできなかった。更に、SO
I層の結晶欠陥低減には、CZ法でのシリコン単結晶引
き上げ段階で存在するOSF核、酸素析出核及び酸素析
出物等を、更に低減する必要がある。しかし、それらの
結晶欠陥低減をCZ法でのシリコン単結晶引き上げ段階
で達成しようとすると、結晶引き上げ条件を制約してし
まうため、かなり高価なシリコンウエーハになるという
欠点がある。また、CZ法でのシリコン単結晶引き上げ
段階で完全には結晶欠陥をフリーにすることは困難であ
る。
However, even a thick / thin SOI substrate manufactured using a low-oxygen semiconductor wafer has a temperature of 1000.degree.
After heat treatment for 6 hours in an oxidizing atmosphere, the oxide film is removed and S
When crystal defects of the OI layer were evaluated by light etching, crystal defects of several tens / cm 2 level were detected, and crystal defect free could not be achieved. Furthermore, SO
In order to reduce the crystal defects of the I layer, it is necessary to further reduce OSF nuclei, oxygen precipitate nuclei, oxygen precipitates, and the like existing in the step of pulling a silicon single crystal by the CZ method. However, if it is attempted to reduce these crystal defects in the step of pulling a silicon single crystal by the CZ method, there is a disadvantage that the crystal pulling condition is restricted, and the silicon wafer becomes considerably expensive. In addition, it is difficult to completely free crystal defects during the step of pulling a silicon single crystal by the CZ method.

【0013】また、前記従来の製造方法により製造され
た超薄膜SOI基板のSOI層を、図4に示すような評
価法によって結晶欠陥を評価すると、SOI層に貫通ピ
ットが観察される。
Further, when the SOI layer of the ultra-thin SOI substrate manufactured by the conventional manufacturing method is evaluated for crystal defects by the evaluation method shown in FIG. 4, through pits are observed in the SOI layer.

【0014】すなわち、図4(1)は、前記図3(5)
に示される超薄膜SOI基板であり、6は結晶欠陥であ
る。これを、希釈選択エッチング(例えば、体積比 5
wt%K2Cr27:48wt%HF:H2O=1:2:
5 のエッチング液)で結晶欠陥を貫通(図4(2)参
照)させる。7は貫通ピットである。その後、25wt
%のHF液に浸漬することにより、貫通ピットを埋め込
み酸化膜に転写する。これにより貫通ピット8が顕在化
される。
That is, FIG. 4 (1) corresponds to FIG. 3 (5)
Is an ultra-thin SOI substrate, and 6 is a crystal defect. This is performed by diluting selective etching (for example, by volume ratio of 5).
wt% K 2 Cr 2 O 7 : 48 wt% HF: H 2 O = 1: 2:
5 through the crystal defect (see FIG. 4 (2)). 7 is a through pit. Then, 25wt
% HF solution to transfer the through pits to the buried oxide film. As a result, the through pits 8 become apparent.

【0015】CZ法で引き上げたシリコン単結晶をウエ
ーハに加工し、SC1洗浄を行うとCOP(Crystal or
iginated Particle)と呼ばれる、深さが0.1μm程
度のピットが検出される。これは、単結晶育成時に形成
された結晶欠陥に起因することが数多く報告されてい
る。
A silicon single crystal pulled up by the CZ method is processed into a wafer, and SC1 cleaning is performed to obtain a COP (Crystal or Crystal).
A pit having a depth of about 0.1 μm, which is called “iginated particle”, is detected. It has been reported that this is caused by crystal defects formed during single crystal growth.

【0016】前記貫通ピットは、この結晶欠陥が顕在化
したものと考えられる。しかし、通常ウエーハのSC1
洗浄を繰り返しピットとして観察される量より多くのピ
ットが検出される。これは、プラズマエッチングの薄膜
過程において結晶欠陥が選択的にエッチングされ、ピッ
トとして残ったものの一部が前記評価により貫通ピット
になったとも考えられるが、一方、接合面側のSOI層
には、既に0.1μm程度の深さのCOPが存在し、酸
化膜を形成した後も残存しているため、プラズマエッチ
ングでの薄膜過程で露出或いは、露出しないまでもSO
I層中に存在しており、これが前記評価により貫通ピッ
トになったと考えられる。よって、超薄膜加工前の状態
でSC1洗浄の繰り返しによりピットとなる結晶欠陥が
ないようにすることが必要である。しかし、現状では、
この結晶欠陥をCZ法でのシリコン単結晶引き上げ段階
でフリーにすることは困難である。
The penetrating pits are considered to have crystal defects. However, normal wafer SC1
More pits are detected than the amount of pits observed after repeated washing. This is thought to be because crystal defects were selectively etched in the thin film process of plasma etching, and some of the remaining pits became through pits according to the evaluation. On the other hand, the SOI layer on the bonding surface side had Since a COP having a depth of about 0.1 μm already exists and remains after forming an oxide film, SOP is exposed or not exposed in a thin film process in plasma etching.
It exists in the I layer, which is considered to have become a penetration pit according to the evaluation. Therefore, it is necessary to prevent crystal defects that become pits due to repetition of SC1 cleaning before processing the ultrathin film. However, at present,
It is difficult to make this crystal defect free in the step of pulling a silicon single crystal by the CZ method.

【0017】そこで、本発明は、熱処理又はエピタキシ
ャル成長した第1の半導体ウエーハを用いることによ
り、SOI層に結晶欠陥のない、製造コストの安価なS
OI基板及びその製造方法を提供することを目的として
いる。
Therefore, the present invention uses a first semiconductor wafer that has been heat-treated or epitaxially grown to provide an SOI layer having no crystal defects and low manufacturing cost.
It is an object to provide an OI substrate and a method for manufacturing the OI substrate.

【0018】[0018]

【課題を解決するための手段】本願第1請求項に記載し
た発明は、第1の半導体ウエーハと第2の半導体ウエー
ハを接着して形成されるSOI基板において、前記第1
の半導体ウエーハは、少なくとも主面側に、格子間酸素
濃度が1×1018atoms/cm3(old ASTM、以下同じ)以
下の層を備えるとともに主面が鏡面であり、且つ、前記
第2の半導体ウエーハは、少なくとも主面が鏡面であ
り、前記第1及び第2の半導体ウエーハのうち、少なく
とも一方の半導体ウエーハの主面に酸化膜が形成され
て、双方の主面同士が密着されるとともに熱処理されて
接着されるものであって、SOI層は前記第1の半導体
ウエーハに新たに形成して備えたものであってその格子
間酸素濃度が1×1018atoms/cm3以下で且つSOI層
厚が5μm以下である構成のSOI基板である。
According to a first aspect of the present invention, there is provided an SOI substrate formed by bonding a first semiconductor wafer and a second semiconductor wafer.
The semiconductor wafer includes a layer having an interstitial oxygen concentration of 1 × 10 18 atoms / cm 3 (old ASTM, the same applies hereinafter) or less on at least the main surface side, the main surface is a mirror surface, and the second The semiconductor wafer has at least a main surface which is a mirror surface, an oxide film is formed on a main surface of at least one of the first and second semiconductor wafers, and both main surfaces are in close contact with each other. Heat treatment and bonding, wherein the SOI layer is the first semiconductor
Newly formed interstitial oxygen concentration of that in a in those with it is and SOI layer thickness at 1 × 10 18 atoms / cm 3 or less in the wafer is a SOI substrate structure is 5μm or less.

【0019】本願第2請求項に記載した発明は、第1の
半導体ウエーハと第2の半導体ウエーハを接着して形成
されるSOI基板の製造方法において、前記第1の半導
体ウエーハは、少なくとも主面側に、格子間酸素濃度が
1×1018atoms/cm3以下の層を当該第1の半導体ウエ
ーハに新たに形成して備えるとともに主面が鏡面であ
り、且つ、前記第2の半導体ウエーハは、少なくとも主
面が鏡面であり、前記第1及び第2の半導体ウエーハの
うち、少なくとも一方の半導体ウエーハの主面に酸化膜
を形成した後、双方の主面同士を密着するとともに熱処
理して接着する工程と、前記第1の半導体ウエーハの裏
面側より薄膜化し、前記格子間酸素濃度が1×1018at
oms/cm3以下の層だけを残して、その面を鏡面化する工
程と、を備えた構成のSOI基板の製造方法である。
According to a second aspect of the present invention, in a method for manufacturing an SOI substrate formed by bonding a first semiconductor wafer and a second semiconductor wafer, the first semiconductor wafer has at least a main surface. On the side, a layer having an interstitial oxygen concentration of 1 × 10 18 atoms / cm 3 or less is provided on the first semiconductor wafer.
A main surface is a mirror surface, and the second semiconductor wafer has at least a main surface being a mirror surface, and at least one of the first and second semiconductor wafers is provided. After forming an oxide film on the main surface of the semiconductor wafer, the two main surfaces are brought into close contact with each other and heat-treated for bonding, and the first semiconductor wafer is made thinner from the back side, and the interstitial oxygen concentration becomes 1 × 10 18 at
and a step of mirror-finishing the surface while leaving only a layer of oms / cm 3 or less.

【0020】本願第3請求項に記載した発明は、前記第
2請求項の発明において、前記格子間酸素濃度が1×1
18atoms/cm3以下の層は、800℃以上の温
度でエピタキシャル成長によって形成される構成のSO
I基板の製造方法である。
According to a third aspect of the present invention, in the second aspect, the interstitial oxygen concentration is 1 × 1.
The layer having a thickness of 0 18 atoms / cm 3 or less has an SO structure of a structure formed by epitaxial growth at a temperature of 800 ° C. or more.
This is a method for manufacturing an I substrate.

【0021】本願第4請求項に記載した発明は、前記第
2請求項の発明において、前記格子間酸素濃度が1×1
18atoms/cm3以下の層は、還元性のあるガス
雰囲気中で800℃以上の熱処理によって形成される構
成のSOI基板の製造方法である。
According to a fourth aspect of the present invention, in the second aspect, the interstitial oxygen concentration is 1 × 1.
The layer having a thickness of 0 18 atoms / cm 3 or less is a method for manufacturing an SOI substrate in which a layer is formed by heat treatment at 800 ° C. or more in a reducing gas atmosphere.

【0022】本願第5請求項に記載した発明は、前記第
2請求項の発明において、前記格子間酸素濃度が1×1
18atoms/cm3以下の層は、不活性ガス雰囲気
の中で800℃以上の熱処理によって形成される構成の
SOI基板の製造方法である。
According to a fifth aspect of the present invention, in the second aspect, the interstitial oxygen concentration is 1 × 1.
This is a method for manufacturing an SOI substrate in which a layer having a thickness of 0 18 atoms / cm 3 or less is formed by heat treatment at 800 ° C. or more in an inert gas atmosphere.

【0023】したがって、本発明によれば、第1の半導
体ウエーハに、エピタキシャル成長又は、還元性又は不
活性ガス雰囲気中で高温熱処理を行うことにより、CZ
法でのシリコン単結晶引き上げで達成できる酸素濃度よ
り低い結晶欠陥の無い層をウエーハの表層として形成す
ることができ、その層をSOI層とすることにより、S
OI層に結晶欠陥の無いSOI基板を得ることができ
る。
Therefore, according to the present invention, the first semiconductor wafer is subjected to a high-temperature heat treatment in an atmosphere of a reducing or inert gas by epitaxial growth or CZ.
A layer having no crystal defects lower than the oxygen concentration achievable by pulling a silicon single crystal by the method can be formed as a surface layer of the wafer, and by forming the layer as an SOI layer,
An SOI substrate having no crystal defects in the OI layer can be obtained.

【0024】すなわち、エピタキシャル成長により、C
Z法でのシリコン単結晶引き上げでは達成できない無欠
陥層を形成でき、この層をSOI層とすることで、結晶
欠陥の無いSOI基板が得られる。
That is, C is obtained by epitaxial growth.
A defect-free layer that cannot be achieved by pulling a silicon single crystal by the Z method can be formed. By using this layer as an SOI layer, an SOI substrate free of crystal defects can be obtained.

【0025】また、第1の半導体ウエーハに還元性又は
不活性ガス雰囲気中で高温熱処理を行うことにより、第
1の半導体ウエーハの表層の結晶欠陥を成長させること
なく、酸素の外方拡散、還元作用によって結晶欠陥をシ
ュリンクさせ、消滅させることができる。その層をSO
I層とすることで、結晶欠陥の無いSOI基板が得られ
る。
Further, by subjecting the first semiconductor wafer to a high-temperature heat treatment in a reducing or inert gas atmosphere, the outward diffusion and reduction of oxygen can be achieved without growing crystal defects in the surface layer of the first semiconductor wafer. The crystal defects can be shrunk and eliminated by the action. The layer is SO
By using the I layer, an SOI substrate having no crystal defect can be obtained.

【0026】一般に、熱処理又はエピタキシャル成長を
行うとウエーハの製造コストが高くなるが、この理由
は、基板にプライム品を使用しているためである。貼り
合わせによるSOI基板製造においては、第1の半導体
ウエーハの極表層しか使用しないため、基板にはダミー
品レベルのウエーハが使用でき、新規に結晶を引き上げ
て加工したウエーハに比べ、安価な第1の半導体ウエー
ハを得ることができ、低コストなSOI基板の製造が可
能となる。ここで、ダミー品レベルとは、プライム品を
製造する過程で派生する不良品、例えば形状不良品(反
り、フラットネス等)、結晶欠陥不良品、裏面不良品、
厚み不良品等で貼り合わせによってボイドを発生しない
鏡面状態であるウエーハ、すなわち表面に異物の付着及
び局部的な凸凹の無いウエーハである。
In general, when heat treatment or epitaxial growth is performed, the production cost of the wafer is increased because a prime product is used for the substrate. In the production of an SOI substrate by bonding, only the very surface layer of the first semiconductor wafer is used, so that a wafer of a dummy product level can be used for the substrate, and the first semiconductor wafer is inexpensive as compared with a newly pulled wafer and processed. And a low-cost SOI substrate can be manufactured. Here, the dummy product level is a defective product derived in the process of manufacturing a prime product, such as a defective product in shape (warpage, flatness, etc.), a defective crystal defect, a defective rear surface,
A wafer having a defective thickness or the like and having a mirror surface state in which voids are not generated by bonding, that is, a wafer having no foreign matter on its surface and no local unevenness.

【0027】以上のように、本発明によれば、SOI層
に結晶欠陥の無い、製造コストの安いSOI基板を提供
することができる。
As described above, according to the present invention, an SOI substrate having no crystal defects in the SOI layer and having a low manufacturing cost can be provided.

【0028】[0028]

【発明の実施の形態】以下、本発明を具体例に基づいて
詳細に説明する。図1は本発明に係るSOI基板の製造
工程を示す断面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to specific examples. FIG. 1 is a sectional view showing a manufacturing process of an SOI substrate according to the present invention.

【0029】まず、図1(1)に示すように、少なくと
も片面が鏡面研磨された第1の半導体ウエーハ1を準備
する。例えば、製造コストを安価にするために、結晶面
(100)、P型、比抵抗5Ω・cmの6インチのダミ
ー品レベルの半導体ウエーハを準備する。
First, as shown in FIG. 1A, a first semiconductor wafer 1 having at least one surface mirror-polished is prepared. For example, in order to reduce the manufacturing cost, a 6-inch dummy product level semiconductor wafer having a crystal plane (100), a P-type, and a specific resistance of 5 Ω · cm is prepared.

【0030】次に、図1(2)に示すように、エピタキ
シャル炉にて前記半導体ウエーハの表面を水素や塩酸ガ
スでエッチングし、シランガスを800℃以上(例えば
1100℃)水素ガス雰囲気下で熱分解又は水素還元反
応を800℃以上(例えば1100℃)で起こさせ、
0.1μm以上、例えば5μmのエピタキシャル成長を
行い、半導体ウエーハ上に格子間酸素濃度が1×1018
atoms/cm3(old ASTM、以下同じ)以
下で結晶欠陥の無い層4を形成する。反応温度は、より
高温で行ったほうが成長速度が速いため、生産上有利で
あるが、スリップが発生しやすくなる問題が有るため、
エピタキシャル炉にあった最適条件にてエピタキシャル
成長を行うことが必要である。使用する半導体ウエーハ
は、できればドープする不純物と同じ不純物を有する半
導体ウエーハを使用する。また、エピタキシャル成長時
のオートドープを防止し、エピタキシャル層の抵抗値を
所定の値にするには比抵抗が1Ω・cm以上である半導
体ウエーハを使用する方がよい。エピタキシャル成長表
面にマウンド等が発生している場合には、研磨を行って
除去する。
Next, as shown in FIG. 1 (2), the surface of the semiconductor wafer is etched with hydrogen or hydrochloric acid gas in an epitaxial furnace, and silane gas is heated in a hydrogen gas atmosphere at 800 ° C. or more (eg, 1100 ° C.). Causing the decomposition or hydrogen reduction reaction to occur at 800 ° C. or higher (eg, 1100 ° C.),
Epitaxial growth of 0.1 μm or more, for example, 5 μm, is performed, and the interstitial oxygen concentration is 1 × 10 18 on the semiconductor wafer.
A layer 4 having no crystal defects is formed at a density of atoms / cm 3 (old ASTM, the same applies hereinafter). As for the reaction temperature, the higher the temperature, the faster the growth rate is, which is advantageous in production, but there is a problem that slip is likely to occur,
It is necessary to perform epitaxial growth under the optimum conditions suitable for the epitaxial furnace. The semiconductor wafer to be used preferably has the same impurity as the impurity to be doped. In order to prevent autodoping during epitaxial growth and to set the resistance of the epitaxial layer to a predetermined value, it is better to use a semiconductor wafer having a specific resistance of 1 Ω · cm or more. If a mound or the like is generated on the epitaxial growth surface, it is removed by polishing.

【0031】次に、図1(3)に示すように、エピタキ
シャル表面に酸化性雰囲気で500℃以上で、例えば1
100℃で熱処理を行い、第1の半導体ウエーハの表面
に100オングストローム以上例えば2000オングス
トロームの酸化膜5を形成する。酸化性雰囲気とは、酸
素又は水蒸気を含んだ雰囲気である。
Next, as shown in FIG. 1 (3), the epitaxial surface is oxidized in an oxidizing atmosphere at a temperature of 500.degree.
Heat treatment is performed at 100 ° C. to form an oxide film 5 of 100 Å or more, for example, 2,000 Å on the surface of the first semiconductor wafer. The oxidizing atmosphere is an atmosphere containing oxygen or water vapor.

【0032】更に、図1(4)に示すように、第1の半
導体ウエーハ1及び第2の半導体ウエーハ2を洗浄し、
表面に吸着水分やシラノール基を形成した後、室温でボ
イドが発生しない方法で密着させる。第2の半導体ウエ
ーハ2の表面に酸化膜が形成されていてもよい。第2の
半導体ウエーハ2に使用するウエーハの材質は、単結晶
シリコン又はポリシリコンばかりでなく、石英、水晶、
サファイヤ等でもよい。また、TTV(Total Thicknes
s Variation)は小さい方がよく、できれば1μm以下
が最適である。両面研磨機で加工するとTTVを小さく
することができるので、両面研磨品を使用してもよい。
Further, as shown in FIG. 1D, the first semiconductor wafer 1 and the second semiconductor wafer 2 are cleaned,
After adsorbed moisture and silanol groups are formed on the surface, they are adhered at room temperature by a method that does not generate voids. An oxide film may be formed on the surface of the second semiconductor wafer 2. The material of the wafer used for the second semiconductor wafer 2 is not only single crystal silicon or polysilicon, but also quartz, quartz,
Sapphire may be used. In addition, TTV (Total Thicknes
(S Variation) is better if it is small, and if possible, 1 μm or less is optimal. TTV can be reduced by processing with a double-side polishing machine, so a double-side polished product may be used.

【0033】その後、200℃以上の温度、例えば11
00℃で接着強度が安定する時間、例えば2時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後工程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
Thereafter, a temperature of 200 ° C. or more, for example, 11
The heat treatment is performed at 00 ° C. for a time during which the adhesive strength is stabilized, for example, for 2 hours. This heat treatment may be performed after the film is thinned if there is no problem such as peeling in the thinning step. In order to prevent the back surface / chamfered portion from being scratched or stained in a later step, it is preferable to form an oxide film on the back surface. Therefore, the heat treatment atmosphere is preferably an oxidizing atmosphere.

【0034】酸化及び貼り合わせ熱処理において、第1
の半導体ウエーハのバルク側の格子間酸素がエピタキシ
ャル層に拡散して欠陥を発生させる可能性あるため、第
1の半導体ウエーハの格子間酸素濃度が低い半導体ウエ
ーハを用いた方が最適である。尚、低温、短時間で酸化
膜を形成するのが望ましい。
In the oxidation and bonding heat treatment, the first
Since the interstitial oxygen on the bulk side of the semiconductor wafer may diffuse into the epitaxial layer to generate defects, it is optimal to use a semiconductor wafer having a low interstitial oxygen concentration of the first semiconductor wafer. Note that it is desirable to form the oxide film at a low temperature in a short time.

【0035】図1(5)に示すように、周辺の未接合部
を、研削・エッチングで除去した後、第1の半導体ウエ
ーハ1の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたSOI層厚が3±1μmの薄膜SOI
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
As shown in FIG. 1 (5), after the peripheral unbonded portion is removed by grinding and etching, the back surface of the first semiconductor wafer 1 is ground and polished so that there is no damage layer on the surface. Mirrored thin film SOI with SOI layer thickness of 3 ± 1μm
Form a substrate. In particular, when peripheral peeling is not a problem, it is not necessary to remove peripheral unbonded portions by grinding and etching.

【0036】最後に、図1(6)に示すように、PAC
E加工・タッチポリッシュを行い、SOI層厚が0.1
μm±10%の超薄膜SOI基板が製造される。
Finally, as shown in FIG.
E processing and touch polishing, SOI layer thickness is 0.1
An ultra-thin SOI substrate of μm ± 10% is manufactured.

【0037】図2は本発明の他の具体例に係るSOI基
板の製造工程を示す断面図である。
FIG. 2 is a sectional view showing a manufacturing process of an SOI substrate according to another embodiment of the present invention.

【0038】まず、図2(1)に示すように第1の半導
体ウエーハ1は、前記具体例で用いたような半導体ウエ
ーハを準備する。すなわち、少なくとも片面が鏡面研磨
された第1の半導体ウエーハで、例えば、結晶面(10
0)、P型、比抵抗5Ω・cmの6インチのダミー品レ
ベルの半導体ウエーハを準備する。
First, as shown in FIG. 2A, as the first semiconductor wafer 1, a semiconductor wafer as used in the above-described embodiment is prepared. That is, a first semiconductor wafer having at least one surface mirror-polished, for example, a crystal surface (10
0) A P-type, 6-inch dummy semiconductor level semiconductor wafer having a specific resistance of 5 Ω · cm is prepared.

【0039】次に、図2(2)に示すように、第1の半
導体ウエーハ1を800℃以上の水素雰囲気で10分以
上、例えば1150℃で1時間熱処理を行う。このとき
の流量は0.001×10-3Nm3/分以上例えば90
×10-3Nm3/分で行う。水素ガスと不活性ガスとの
混合ガスでもよい。この処理によって、格子間酸素濃度
が1×1018atoms/cm3以下で結晶欠陥の無い
層4が形成される。表層の酸素濃度は、熱処理温度によ
って決まるため、より高温で熱処理する方が望ましい
が、この場合もスリップ及び金属汚染等の問題があるた
め最適化を計る必要がある。表面が粗れてボイドを発生
させるようであれば、研磨を行ってもよい。
Next, as shown in FIG. 2B, the first semiconductor wafer 1 is heat-treated in a hydrogen atmosphere of 800 ° C. or more for 10 minutes or more, for example, at 1150 ° C. for 1 hour. The flow rate at this time is 0.001 × 10 −3 Nm 3 / min or more, for example, 90
Perform at × 10 −3 Nm 3 / min. A mixed gas of hydrogen gas and inert gas may be used. By this process, a layer 4 having an interstitial oxygen concentration of 1 × 10 18 atoms / cm 3 or less and having no crystal defects is formed. Since the oxygen concentration in the surface layer is determined by the heat treatment temperature, it is desirable to perform the heat treatment at a higher temperature. However, even in this case, it is necessary to optimize the heat treatment because of problems such as slip and metal contamination. If the surface is rough and voids are generated, polishing may be performed.

【0040】図2(3)に示すように、この表面に、酸
化性雰囲気で500℃以上で、例えば1100℃で熱処
理を行い、第1の半導体ウエーハ1の表面に100オン
グストローム以上、例えば2000オングストロームの
酸化膜5を形成する。酸化性雰囲気とは、酸素又は水蒸
気を含んだ雰囲気である。この酸化膜形成処理を前記水
素雰囲気下の同一熱処理炉で連続して行えば、生産性を
よくでき、製造コストを低減することができる。
As shown in FIG. 2C, the surface is subjected to a heat treatment in an oxidizing atmosphere at 500 ° C. or more, for example, at 1100 ° C., and the surface of the first semiconductor wafer 1 is made 100 Å or more, for example, 2,000 Å. Oxide film 5 is formed. The oxidizing atmosphere is an atmosphere containing oxygen or water vapor. If this oxide film forming process is continuously performed in the same heat treatment furnace under the hydrogen atmosphere, productivity can be improved and manufacturing cost can be reduced.

【0041】その後、図2(4)〜(6)に示す工程で
は、前記第1の具体例と同様な処理により、SOI層厚
が0.1μm±10%の超薄膜SOI基板が製造され
る。
Thereafter, in the steps shown in FIGS. 2 (4) to 2 (6), an ultra-thin SOI substrate having an SOI layer thickness of 0.1 μm ± 10% is manufactured by the same processing as in the first embodiment. .

【0042】すなわち、図2(4)に示すように、第1
の半導体ウエーハ1及び第2の半導体ウエーハ2を洗浄
し、表面に吸着水分やシラノール基を形成した後、室温
でボイドが発生しない方法で密着させる。第2の半導体
ウエーハ2の表面に酸化膜が形成されていてもよい。
That is, as shown in FIG.
After cleaning the semiconductor wafer 1 and the second semiconductor wafer 2 to form adsorbed moisture and silanol groups on the surface, the semiconductor wafer 1 and the second semiconductor wafer 2 are adhered at room temperature by a method that does not generate voids. An oxide film may be formed on the surface of the second semiconductor wafer 2.

【0043】その後、200℃以上の温度、例えば11
00℃で接着強度が安定する時間、例えば2時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後行程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
Thereafter, a temperature of 200 ° C. or more, for example, 11
The heat treatment is performed at 00 ° C. for a time during which the adhesive strength is stabilized, for example, for 2 hours. This heat treatment may be performed after the film is thinned if there is no problem such as peeling in the thinning step. In order to prevent the back surface / chamfered portion from being scratched or stained in the subsequent process, a method of forming an oxide film on the back surface is preferable. Therefore, the atmosphere for the heat treatment is preferably an oxidizing atmosphere.

【0044】酸化及び貼り合わせ熱処理において、第1
の半導体ウエーハのバルク側の格子間酸素が低酸素層に
拡散して欠陥を発生させる可能性あるため、第1の半導
体ウエーハの格子間酸素濃度が低い半導体ウエーハを用
いた方が最適である。尚、低温、短時間で酸化膜を形成
するのが望ましい。
In the oxidation and bonding heat treatment, the first
Since the interstitial oxygen on the bulk side of the semiconductor wafer described above may diffuse into the low oxygen layer to generate defects, it is optimal to use a semiconductor wafer having a low interstitial oxygen concentration of the first semiconductor wafer. Note that it is desirable to form the oxide film at a low temperature in a short time.

【0045】図2(5)に示すように、周辺の未接合部
を、研削・エッチングで除去した後、第1の半導体ウエ
ーハ1の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたSOI層厚が3±1μmの薄膜SOI
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
As shown in FIG. 2 (5), after removing the peripheral unbonded portion by grinding and etching, the back surface of the first semiconductor wafer 1 is ground and polished so that there is no damage layer on the surface. Mirrored thin film SOI with SOI layer thickness of 3 ± 1μm
Form a substrate. In particular, when peripheral peeling is not a problem, it is not necessary to remove peripheral unbonded portions by grinding and etching.

【0046】最後に、図2(6)に示すように、PAC
E加工・タッチポリッシュを行い、SOI層厚が0.1
μm±10%の超薄膜SOI基板が製造される。
Finally, as shown in FIG.
E processing and touch polishing, SOI layer thickness is 0.1
An ultra-thin SOI substrate of μm ± 10% is manufactured.

【0047】本例では、水素雰囲気でのアニールを示し
たが、不活性ガス雰囲気例えばアルゴンガス雰囲気でも
よい。
In this embodiment, annealing in a hydrogen atmosphere is described, but an inert gas atmosphere, for example, an argon gas atmosphere may be used.

【0048】以上のような加工によって、例えば、SO
I層厚が0.1μm±10%程度の超薄膜SOIウエー
ハが製造される。
By the above processing, for example, SO
An ultra-thin SOI wafer having an I layer thickness of about 0.1 μm ± 10% is manufactured.

【0049】実際に、本発明によって得られたSOI基
板のSOI層を前記2種類の欠陥評価で評価したとこ
ろ、従来法では達成できなかった結晶欠陥フリー及び貫
通ピットフリーが達成できた。
Actually, when the SOI layer of the SOI substrate obtained by the present invention was evaluated by the above two types of defect evaluation, crystal defect free and through pit free which could not be achieved by the conventional method could be achieved.

【0050】[0050]

【発明の効果】以上説明したように、本発明によれば、
結晶欠陥の少ない層をSOI層とするため、SOI層中
の結晶欠陥が少ないSOI基板を得ることができる。そ
の上、結晶欠陥の少ない層を作る基板に低コストなウエ
ーハが使用できるため、低コストなSOI基板を得るこ
とが可能である。
As described above, according to the present invention,
Since a layer with few crystal defects is used as the SOI layer, an SOI substrate with few crystal defects in the SOI layer can be obtained. In addition, since a low-cost wafer can be used as a substrate for forming a layer with few crystal defects, a low-cost SOI substrate can be obtained.

【0051】このように、本発明の製造方法及びこれに
より得られるSOI基板によれば、SOI層中の結晶欠
陥が少なく、製造コストが安いSOI基板を得ることが
でき、更には、SOI基板の幅広いデバイス適用が可能
となるものである。
As described above, according to the manufacturing method of the present invention and the SOI substrate obtained by the method, an SOI substrate having few crystal defects in the SOI layer and low manufacturing cost can be obtained. A wide range of device applications is possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るSOI基板の製造工程を示す断面
図である。
FIG. 1 is a cross-sectional view showing a manufacturing process of an SOI substrate according to the present invention.

【図2】本発明の他の具体例に係るSOI基板の製造工
程を示す断面図である。
FIG. 2 is a cross-sectional view illustrating a manufacturing process of an SOI substrate according to another specific example of the present invention.

【図3】従来の貼り合わせ法によるSOI基板の製造工
程を示す断面図である。
FIG. 3 is a cross-sectional view showing a manufacturing process of an SOI substrate by a conventional bonding method.

【図4】従来の製造方法で製造した超薄膜SOI基板の
結晶欠陥の評価方法を示す断面図である。
FIG. 4 is a cross-sectional view showing a method for evaluating crystal defects of an ultra-thin SOI substrate manufactured by a conventional manufacturing method.

【符号の説明】[Explanation of symbols]

1 第1の半導体ウエーハ 2 第2の半導体ウエーハ 4 層 5 酸化膜 6 結晶欠陥 7 貫通ピット 8 顕在化した貫通ピット 9 研削部 DESCRIPTION OF SYMBOLS 1 1st semiconductor wafer 2 2nd semiconductor wafer 4 layer 5 oxide film 6 crystal defect 7 penetrating pit 8 exposed penetrating pit 9 grinding part

フロントページの続き (56)参考文献 特開 平7−263652(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/12 H01L 21/02 H01L 21/304 Continuation of front page (56) References JP-A-7-263652 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/12 H01L 21/02 H01L 21/304

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1の半導体ウエーハと第2の半導体ウ
エーハを接着して形成されるSOI基板において、 前記第1の半導体ウエーハは、少なくとも主面側に、
子間酸素濃度が1×1018atoms/cm3(old ASTM、以下
同じ)以下の層を当該第1の半導体ウエーハに新たに形
成して備えるとともに主面が鏡面であり、且つ、前記第
2の半導体ウエーハは、少なくとも主面が鏡面であり、 前記第1及び第2の半導体ウエーハのうち、少なくとも
一方の半導体ウエーハの主面に酸化膜が形成されて、双
方の主面同士が密着されるとともに熱処理されて接着さ
れるものであって、 SOI層は前記第1の半導体ウエーハに新たに形成して
備えたものであってその格子間酸素濃度が1×1018at
oms/cm3以下で且つSOI層厚が5μm以下であること
を特徴とするSOI基板。
1. An SOI substrate formed by bonding a first semiconductor wafer and a second semiconductor wafer, wherein the first semiconductor wafer has an interstitial oxygen concentration of 1 × 10 18 at least on the main surface side. A layer of atoms / cm 3 (old ASTM, same hereafter) is newly formed on the first semiconductor wafer.
A main surface mirror with provided form, and the second semiconductor wafer, at least the main surface is a mirror, one of the first and second semiconductor wafer, the main surface of the at least one semiconductor wafer An oxide film is formed on the first semiconductor wafer, and the two main surfaces are brought into close contact with each other and heat treated and bonded. The SOI layer is newly formed on the first semiconductor wafer.
Be those having been interstitial oxygen concentration of that is 1 × 10 18 at
OMs / cm 3 or less and an SOI layer thickness of 5 μm or less.
【請求項2】 第1の半導体ウエーハと第2の半導体ウ
エーハを接着して形成されるSOI基板の製造方法にお
いて、 前記第1の半導体ウエーハは、少なくとも主面側に、
子間酸素濃度が1×1018atoms/cm3以下の層を備える
とともに主面が鏡面であり、且つ、前記第2の半導体ウ
エーハは、少なくとも主面が鏡面であり、 前記第1及び第2の半導体ウエーハのうち、少なくとも
一方の半導体ウエーハの主面に酸化膜を形成した後、双
方の主面同士を密着するとともに熱処理して接着する工
程と、 前記第1の半導体ウエーハの裏面側より薄膜化し、前記
格子間酸素濃度が1×1018atoms/cm3以下の層だけを
残して、その面を鏡面化する工程と、 を備えたことを特徴とするSOI基板の製造方法。
2. A method for manufacturing an SOI substrate formed by bonding a first semiconductor wafer and a second semiconductor wafer, wherein the first semiconductor wafer has an interstitial oxygen concentration of at least 1 on a main surface side. The second semiconductor wafer has a layer of not more than × 10 18 atoms / cm 3 , has a main surface which is a mirror surface, and at least the main surface has a mirror surface, and of the first and second semiconductor wafers, Forming an oxide film on at least one of the main surfaces of the semiconductor wafer, and then adhering the two main surfaces together with heat treatment to form a thin film from the back surface side of the first semiconductor wafer; A method of mirror-finishing the surface while leaving only a layer having a concentration of 1 × 10 18 atoms / cm 3 or less, a method for manufacturing an SOI substrate.
【請求項3】 前記格子間酸素濃度が1×1018atoms
/cm3以下の層は、800℃以上の温度でエピタキシャ
ル成長によって形成されることを特徴とする請求項2記
載のSOI基板の製造方法。
3. An interstitial oxygen concentration of 1 × 10 18 atoms.
3. The method for manufacturing an SOI substrate according to claim 2, wherein the layer having a thickness of / cm 3 or less is formed by epitaxial growth at a temperature of 800 ° C. or more.
【請求項4】 前記格子間酸素濃度が1×1018atoms
/cm3以下の層は、還元性のあるガス雰囲気中で800
℃以上の熱処理によって形成されることを特徴とする請
求項2記載のSOI基板の製造方法。
4. An interstitial oxygen concentration of 1 × 10 18 atoms.
/ Cm 3 or less in a reducing gas atmosphere.
3. The method for manufacturing an SOI substrate according to claim 2, wherein the SOI substrate is formed by a heat treatment at a temperature of not less than ° C.
【請求項5】 前記格子間酸素濃度が1×1018atoms
/cm3以下の層は、不活性ガス雰囲気の中で800℃以
上の熱処理によって形成されることを特徴とする請求項
2記載のSOI基板の製造方法。
5. The method according to claim 1, wherein the interstitial oxygen concentration is 1 × 10 18 atoms.
3. The method for manufacturing an SOI substrate according to claim 2, wherein the layer having a thickness of / cm 3 or less is formed by a heat treatment at 800 ° C. or more in an inert gas atmosphere.
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