KR100414741B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조공정중 기계적 화학적 연마(Chemical Mechanical Polishing; 이하 CMP 라 칭함) 방법으로 웨이퍼 평탄화를 이루는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of fabricating a semiconductor device in which a wafer is planarized by a chemical mechanical polishing (CMP) method during a semiconductor device manufacturing process.
일반적으로 CMP 법을 이용한 웨이퍼 연마기술에 있어서, 종래에는 연마장치의 상부 패드와 하부 패드 사이에서 웨이퍼의 앞면이 하부패드를 향하게 하여 슬러리를 공급하면서 상부패드와, 하부패드가 동시에 회전을 하면서 웨이퍼의 앞면이 연마되는 방법을 사용하여 왔다.In general, in the wafer polishing technique using the CMP method, conventionally, the upper pad and the lower pad rotate at the same time while feeding the slurry between the upper pad and the lower pad of the polishing apparatus with the front surface of the wafer facing the lower pad. The method of grinding the front side has been used.
그러나 상기와 같은 방법을 사용할 경우에는 웨이퍼의 중심 부분보다 가장자리 부분의 회전반경이 커 결국 같은 시간내에서 웨이퍼의 중심부분보다 연마가 더 많이 되어 웨이퍼 내에서 두께 구배가 발생되어 화학적 기계적 연마의 효과를 극대화 할 수가 없는 문제점이 있다.However, when the above method is used, the radius of rotation of the edge portion is larger than the center portion of the wafer, and thus, polishing is more performed than the center portion of the wafer within the same time, resulting in a thickness gradient in the wafer, thereby improving the effect of chemical mechanical polishing. There is a problem that cannot be maximized.
상기 종래의 기술에 따른 웨이퍼 연마기술에 대해 첨부도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a wafer polishing technique according to the related art is as follows.
제 1A 도는 종래의 기술에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도이고,1A is a sectional view of a wafer polishing apparatus using the CMP method according to the prior art,
제 1B 도는 상기 제 1A 도에 의해 웨이퍼, 연마상태를 도시한 그래프이다.FIG. 1B is a graph showing the wafer and the polishing state by FIG. 1A.
상기 도면을 참조하면, CMP 연마장치의 상부패드(3)와 하부패드(1) 사이에 하부패드(1)를 향해 앞면으로 하고 상부패드(3)쪽으로 뒷면을 한 웨이퍼(5)가 위치한다.Referring to the drawings, a wafer 5 is placed between the upper pad 3 and the lower pad 1 of the CMP polishing apparatus with the front face toward the lower pad 1 and the back face toward the upper pad 3.
상기와 같은 상태로 상부패드(3)와 하부패드(1)가 동시에 회전을 할 경우 웨이퍼(5)의 중심부분(A)이 회전 반경이 짧기 때문에 웨이퍼의 가장자리(B,C)보다 연마가 덜 되어 남는 막의 두께구배가 심하게 발생된다.In the above state, when the upper pad 3 and the lower pad 1 rotate at the same time, the center portion A of the wafer 5 has a shorter radius of rotation, and thus less polishing than the edges B and C of the wafer. The thickness gradient of the remaining film is severely generated.
제 1B 도는 상기 제 1A 도와 같은 상태로 연마를 실시한 후 연마된 두께를 그래프로 나타낸 것인데, 웨이퍼의 중심부분(A)은 웨이퍼의 가장자리 부분(B,C)보다 덜 연마된 것을 나타낸다. 이는 웨이퍼의 중심부분(A)이 가장자리 부분(B,C) 보다 회전시 회전 반경이 짧아 연마가 덜 된것에 기인하게 되는 것이다.FIG. 1B is a graph showing the polished thickness after polishing in the same state as the first A diagram, wherein the center portion A of the wafer is less polished than the edge portions B and C of the wafer. This is because the center radius A of the wafer is rotated shorter than the edges B and C, resulting in less polishing.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 웨이퍼의 뒷면 절연막을 증착하거나 또는 연마장치의 하부패드 또는 상부패드의 중앙부위의 무게 또는 두께를 조절함에 의해 평탄한 웨이퍼 연마를 달성할 수 있게 하여 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention enables flat wafer polishing to be achieved by depositing an insulating film on the back of the wafer or by adjusting the weight or thickness of the lower pad or the center of the upper pad of the polishing apparatus. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve manufacturing yield and reliability.
상기 목적을 달성하기 위한 본 발명의 방법에 의하면,According to the method of the present invention for achieving the above object,
소자가 형성된 웨이퍼의 앞면을 연마하여 평탄화 시키는 CPM 연마장치를 사용하는 평탄화 공정을 구비하는 반도체소자의 제조방법에 있어서,In the manufacturing method of a semiconductor device comprising a planarization process using a CPM polishing apparatus for polishing and planarizing the front surface of the wafer on which the device is formed,
CMP 연마장치의 회전하는 상부패드와 하부 패드의 사이에서 앞면을 평탄화시키고자하는 웨이퍼를 준비하는 공정와,Preparing a wafer to planarize the front surface between the rotating upper pad and the lower pad of the CMP polishing apparatus;
상기 웨이퍼의 뒷면에 일정 두께의 산화막을 형성하되, 중심 부분을 가장자리 부분 보다 두껍게 형성하는 공정과,Forming an oxide film having a predetermined thickness on a back surface of the wafer, and forming a central portion thicker than an edge portion;
상기 산화막이 형성된 웨이퍼의 뒷면을 상기 상부 패드 하부면에 부착시키는 공정과,Attaching a back surface of the wafer on which the oxide film is formed to the lower surface of the upper pad;
상기 웨이퍼의 앞면을 하부패드에 밀착시켜 회전하며 웨이퍼의 앞면을 연마하는 단계를 포함하는 것을 특징으로 한다.And rotating the front surface of the wafer in close contact with the lower pad and polishing the front surface of the wafer.
또한 본 발명의 다른 특징은,In addition, another feature of the present invention,
상부 패드와 하부패드의 사이에 웨이퍼를 장착하고 회전하여 소자가 형성된 웨이퍼의 앞면을 연마하여 평탄화 시키는 CPM 연마장치를 사용하는 평탄화 공정을 구비하는 반도체소자의 제조방법에 있어서,A semiconductor device manufacturing method comprising a planarization process using a CPM polishing apparatus for mounting and rotating a wafer between an upper pad and a lower pad to polish and planarize a front surface of a wafer on which an element is formed.
앞면을 평탄화 시키고자하는 웨이퍼를 준비하는 공정과,Preparing a wafer to planarize the front surface;
상기 상부패드 하부면의 중심부분을 가장자리 부분 보다 무거운 재질로 형성하여 준비하는 공정과,Preparing a central portion of the lower surface of the upper pad by forming a material heavier than an edge portion;
상기 상부패드의 하부면에 웨이퍼의 뒷면을 접촉되게하고, 앞면은 하부패드의 상부면과 접촉되도록 하는 공정과,Contacting the bottom surface of the wafer with the lower surface of the upper pad, and the front surface making contact with the upper surface of the lower pad;
상기 상부패드와 하부패드를 회전시켜 웨이퍼의 앞면을 연마하는 공정을 구비함에 있다.And rotating the upper pad and the lower pad to polish the front surface of the wafer.
또한 본 발명의 또 다른 특징은,In addition, another feature of the present invention,
상부 패드와 하부패드의 사이에 웨이퍼를 장착하고 회전하여 소자가 형성된 웨이퍼의 앞면을 연마하여 평탄화 시키는 CPM 연마장치를 사용하는 평탄화 공정을구비하는 반도체소자의 제조방법에 있어서,In the manufacturing method of a semiconductor device comprising a planarization process using a CPM polishing apparatus for mounting and rotating the wafer between the upper pad and the lower pad to polish and planarize the front surface of the wafer on which the device is formed,
앞면을 평탄화 시키고자하는 웨이퍼를 준비하는 공정과,Preparing a wafer to planarize the front surface;
상기 상부패드 하부면의 중심부분을 가장자리 부분 보다 두껍게 형성하여 준비하는 공정과,Preparing and forming a central portion of the lower surface of the upper pad to be thicker than an edge portion;
상기 상부패드의 하부면에 웨이퍼의 뒷면을 접촉되게하고, 앞면은 하부패드의 상부면과 접촉되도록 하는 공정과,Contacting the bottom surface of the wafer with the lower surface of the upper pad, and the front surface making contact with the upper surface of the lower pad;
상기 상부패드와 하부패드를 회전시켜 웨이퍼의 앞면을 연마하는 공정을 구비함에 있다.And rotating the upper pad and the lower pad to polish the front surface of the wafer.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
제 2A 도는 본 발명의 제 1 실시예에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도이고,2A is a cross-sectional view of the wafer polishing apparatus using the CMP method according to the first embodiment of the present invention.
제 2B 도는 상기 제 2A 도의 방법에 의해 연마된 웨이퍼의 연마상태를 도시한 그래프이다.FIG. 2B is a graph showing the polished state of the wafer polished by the method of FIG. 2A.
상기 도면을 참조하면, 실리콘 웨이퍼(5)에서 앞면(11)은 반도체 소자의 패턴이 형성되는 부분이고 뒷면(9)은 패턴이 없이 연마시 상부패트(3)가 밀착되는 부분인데, 상기 웨이퍼 뒷면(9)에 산화막(7)을 일정두께로 증착하는데, 웨이퍼의 중심 부분은 가장자리보다 두껍게 증착되도록 한다.Referring to the drawings, in the silicon wafer 5, the front surface 11 is a portion where a pattern of a semiconductor element is formed, and the back surface 9 is a portion where the upper pad 3 is in close contact when polishing without a pattern. An oxide film 7 is deposited to a certain thickness on (9), so that the center portion of the wafer is deposited thicker than the edges.
즉, 웨이퍼 연마 전에 웨이퍼(5)의 뒷면(9)에 산화막(7)을 증착하는데 웨이퍼(5)의 중심부분은 두껍게 증착되게 하고 웨이퍼(5)의 가장자리는 얇게 증착하여연마를 실시하면 웨이퍼(5)의 중심 부분이 두껍기 때문에 상부패드(3)가 누르는 힘이 웨이퍼(5)의 가장자리 부분보다 더 많이 실리게되어 결국 연마시 하부패드(1)에 더 강하게 접촉되어 웨이퍼(5)의 가장자리보다 식각이 빨리 일어난다.That is, before polishing the wafer, an oxide film 7 is deposited on the back surface 9 of the wafer 5 so that the central portion of the wafer 5 is thickly deposited and the edge of the wafer 5 is thinly deposited. Since the center portion of 5) is thicker, the pressing force of the upper pad 3 is carried more than the edge portion of the wafer 5 so that the polishing pad comes into contact with the lower pad 1 more strongly than the edge of the wafer 5 during polishing. Etching occurs quickly
제 2B 도의 그래프는 상기와 같이 웨이퍼(5)내에서 두께 구배를 먼저 시켜놓은 다음 연마를 실시한 후의 웨이퍼(1)내에서 남은 막의 두께를 나타낸 것으로서, 웨이퍼(5)의 중심부분(A)과 가장자리 부분(B,C)의 두께 구배는 거의 일어나지 않음을 알 수 있다.The graph of FIG. 2B shows the thickness of the film remaining in the wafer 1 after the thickness gradient was first made in the wafer 5 and the polishing was performed as described above. The center portion A and the edge of the wafer 5 were shown. It can be seen that the thickness gradient of the portions B and C hardly occurs.
이는 연마시 웨이퍼의 중심부분(A)이 두껍기 때문에 상부패드(3)의 눌리는 힘이 강해 하부패드(1)에서 많이 연마되어 회전 반경의 짧음에서 오는 연마두께 구배를 보완하여 전체적으로 두께를 균일하게 할 수 있다.Since the center portion (A) of the wafer is thick during polishing, the pressing force of the upper pad 3 is strong, so that the lower pad 1 is polished a lot to compensate for the polishing thickness gradient resulting from the short radius of rotation, thereby making the overall thickness uniform. Can be.
그러므로 회전 반경이 짧아서 식각이 느린 것을 보완함으로 웨이퍼의 중심부분과 가장자리 부분의 두께 구배는 방지할 수가 있다.Therefore, the shorter turning radius compensates for the slow etching, thereby preventing the thickness gradient between the center portion and the edge portion of the wafer.
다음, 제 3A 도는 본 발명의 제 2 실시예에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도이고,3A is a cross-sectional view of the wafer polishing apparatus using the CMP method according to the second embodiment of the present invention.
제 3B 도는 상기 제 3A 도에 도시된 상부패드(3)의 단면도이다.3B is a cross-sectional view of the upper pad 3 shown in FIG. 3A.
상기 도면을 참조하면, 본 발명의 실시예는 상부패드(3)의 재질을 보완하는 방법인데 상부패드(3)의 중심부분은 가장자리보다 더 무거운 재질을 사용하거나 또는 두껍게하여 상부패드(3)가 웨이퍼(5)의 중심이 가장자리보다 더 빨리 식각되게 하여 회전반경에 의해서 생긴 식가구배를 보완할 수 가 있어 웨이퍼의 전체적인 평탄화를 이룩할 수가 있다.Referring to the drawings, an embodiment of the present invention is a method of supplementing the material of the upper pad (3), the central portion of the upper pad (3) is made of a heavier material or thicker than the edge of the upper pad (3) Since the center of the wafer 5 is etched faster than the edge, it is possible to compensate for the food gradient caused by the rotation radius, thereby achieving the overall planarization of the wafer.
제 4도는 본 발명의 또 다른 실시예를 도시한 도면으로서, 상부패드(3)의 중심부분(A)을 가장자리 부분보다 더 무거운 재질을 사용하거나, 부착물질(15)을 사용하여 상부패드(3)의 하부면 중심부분이 가장자리 부분보다 더 두껍게 형성된 상태를 나타낸 단면도이다.4 is a view showing another embodiment of the present invention, in which the central portion A of the upper pad 3 is made of a heavier material than the edge portion, or the upper pad 3 is formed using the attachment material 15. It is sectional drawing which shows the state in which the center part of the lower surface of () was formed thicker than the edge part.
상기와 같은 패드로 구성되어 연마를 실시하면 상부패드(3)의 중심부분이 웨이퍼(5)의 중심부분을 웨이퍼(5)의 가장자리보다 더 많이 압력을 주므로 연마시 연마가 많이 일으나 회전반경의 차이에서 오는 연마두께의 차이를 보완해서 웨이퍼 전체의 연마정도를 균일하게 할 수가 있다.When the polishing is composed of the pads as described above, the center portion of the upper pad 3 presses the center portion of the wafer 5 more than the edge of the wafer 5, so that polishing takes place a lot. Compensation of the difference in polishing thickness resulting from the difference can make the polishing degree of the entire wafer uniform.
이상 상술한 바와 같이 본 발명에 따른 CMP 방법을 적용할 경우, 서웨이퍼의 중심부분과 가장자리 부분의 연마되는 비를 일정하게하여 두께구배를 방지할 수가 있어, 후속공정에서 공정을 용이하게 할 수가 있다.As described above, when the CMP method according to the present invention is applied, the thickness gradient can be prevented by making the polishing ratio between the central portion and the edge portion of the sub-wafer constant, thereby facilitating the process in subsequent steps. .
제 1A 도는 종래의 기술에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도.1A is a sectional view of a wafer polishing apparatus using the CMP method according to the prior art.
제 1B 도는 상기 제 1A 도에 의해 웨이퍼 연마상태를 도시한 그래프.FIG. 1B is a graph showing the wafer polishing state by FIG. 1A. FIG.
제 2A 도는 본 발명의 제 1 실시예에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도.2A is a sectional view of a wafer polishing apparatus using the CMP method according to the first embodiment of the present invention.
제 2B 도는 상기 제 2A 도의 방법에 의해 연마된 웨이퍼의 연마상태를 도시한 그래프.2B is a graph showing the polished state of the wafer polished by the method of FIG. 2A.
제 3A 도는 본 발명의 제 2 실시예에 따른 CMP 법을 이용한 웨이퍼 연마장치의 단면도.3A is a sectional view of a wafer polishing apparatus using the CMP method according to the second embodiment of the present invention.
제 3B 도는 상기 제 3A 도에 도시된 CMP 연마장치의 상부패드를 도시한 도면.3B shows an upper pad of the CMP polishing apparatus shown in FIG. 3A.
제 4 도는 본 발명에 따른 CMP 연마장치의 상부패드의 다른 실시예를 도시한 단면.4 is a cross-sectional view showing another embodiment of the upper pad of the CMP polishing apparatus according to the present invention.
※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing
1 : 하부패드 3 : 상부패드1: lower pad 3: upper pad
5 : 실리콘 웨이퍼 7 : 절연막5 silicon wafer 7 insulating film
9 : 웨이퍼 앞면 11 : 웨이퍼 뒷면9: wafer front 11 wafer back
13 : 중심부 물질 15 : 부착 물질13: core material 15: adhesion material
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335770B1 (en) * | 1999-06-25 | 2002-05-09 | 박종섭 | Method of manufacturing a semiconductor device |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567598A (en) * | 1991-07-11 | 1993-03-19 | Fujitsu Ltd | Manufacture of semiconductor substrate |
| JPH07221053A (en) * | 1994-01-31 | 1995-08-18 | Matsushita Electric Works Ltd | Method for polishing semiconductor substrate and manufacture of non-punch-through type semiconductor device using method for polishing semiconductor substrate |
| KR970046734U (en) * | 1995-12-29 | 1997-07-31 | 현대전자산업주식회사 | Wafer polishing machine |
| KR19980068802A (en) * | 1997-02-24 | 1998-10-26 | 김광호 | Planarization method of semiconductor device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567598A (en) * | 1991-07-11 | 1993-03-19 | Fujitsu Ltd | Manufacture of semiconductor substrate |
| JPH07221053A (en) * | 1994-01-31 | 1995-08-18 | Matsushita Electric Works Ltd | Method for polishing semiconductor substrate and manufacture of non-punch-through type semiconductor device using method for polishing semiconductor substrate |
| KR970046734U (en) * | 1995-12-29 | 1997-07-31 | 현대전자산업주식회사 | Wafer polishing machine |
| KR19980068802A (en) * | 1997-02-24 | 1998-10-26 | 김광호 | Planarization method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193875B2 (en) | 2004-05-28 | 2007-03-20 | Samsung Electronics Co., Ltd. | Cache hit logic of cache memory |
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| Publication number | Publication date |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |