JPH0567397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0567397A JPH0567397A JP29007691A JP29007691A JPH0567397A JP H0567397 A JPH0567397 A JP H0567397A JP 29007691 A JP29007691 A JP 29007691A JP 29007691 A JP29007691 A JP 29007691A JP H0567397 A JPH0567397 A JP H0567397A
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Abstract
(57)【要約】
【目的】高速読出しが可能で、プリチャージ用の基準電
位発生回路を必要としない半導体記憶装置を提供するこ
とを目的とする。 【構成】複数本ずつのビット線ＢＬとワード線ＷＬ、こ
れらの交差部に配置されてワード線ＷＬにより駆動され
てビット線ＢＬとの間でデータのやり取りが行われるメ
モリセルＭＣ、ビット線ＢＬに接続されてワード線ＷＬ
により選択されたメモリセルＭＣのデータを検出するた
めの，二つの入力ノードＮode １，Ｎode２を持つフリ
ップフロップ型ビット線センスアンプＳ／Ａとを備え、
かつビット線センスアンプＳ／Ａの二つの入力ノードＮ
ode １，Ｎode ２のプリチャージ電位に微小電位差を与
える手段を有する。
位発生回路を必要としない半導体記憶装置を提供するこ
とを目的とする。 【構成】複数本ずつのビット線ＢＬとワード線ＷＬ、こ
れらの交差部に配置されてワード線ＷＬにより駆動され
てビット線ＢＬとの間でデータのやり取りが行われるメ
モリセルＭＣ、ビット線ＢＬに接続されてワード線ＷＬ
により選択されたメモリセルＭＣのデータを検出するた
めの，二つの入力ノードＮode １，Ｎode２を持つフリ
ップフロップ型ビット線センスアンプＳ／Ａとを備え、
かつビット線センスアンプＳ／Ａの二つの入力ノードＮ
ode １，Ｎode ２のプリチャージ電位に微小電位差を与
える手段を有する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルのデータ読
出し動作時に選択ビット線をプリチャージしてフローテ
ィング状態にする半導体記憶装置に関する。
出し動作時に選択ビット線をプリチャージしてフローテ
ィング状態にする半導体記憶装置に関する。
【０００２】
【従来の技術】メモリセルのデータ読出し時に選択ビッ
ト線をフローティングにするフリップフロップ型センス
アンプを用いた読出し方式を用いる半導体記憶装置とし
て、ＤＲＡＭが知られている。ＤＲＡＭでは、読出し時
には対をなすビット線の電位を比較し、一方のビット線
に接続されているメモリセルのデータを判別する。この
方法は、ダミーセルのデータが選択メモリセルと同時に
読み出されるダミービット線が存在するので用いること
ができる読出し方式である。
ト線をフローティングにするフリップフロップ型センス
アンプを用いた読出し方式を用いる半導体記憶装置とし
て、ＤＲＡＭが知られている。ＤＲＡＭでは、読出し時
には対をなすビット線の電位を比較し、一方のビット線
に接続されているメモリセルのデータを判別する。この
方法は、ダミーセルのデータが選択メモリセルと同時に
読み出されるダミービット線が存在するので用いること
ができる読出し方式である。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭでは、ＤＲＡ
Ｍと異なり、ダミービット線が存在しない。このため、
ＤＲＡＭと同様の読出し方式を用いることはできず、例
えばインバータ型のビット線センスアンプが用いられ
る。読出し時、ビット線はある設定電位にプリチャージ
され、次にある一定時間選択メモリセルのゲートに接地
電位Ｖssが与えられる。選択メモルセルと縦列接続され
た他のメモリセル（例えば８個のＮＡＮＤセルならば選
択メモリセル以外の７個のメモリセル）はゲートに電源
電位Ｖccが与えられ、導通状態とされる。選択メモリセ
ルがエンハンスメント型、つまりしきい値電圧がＶssよ
り高い場合には、ＮＡＮＤセルには電流は流れず、ビッ
ト線電位はプリチャージ電位のまま保たれる。選択メモ
リセルがディプリッション型、つまり、しきい値電圧が
Ｖssより低い場合にはＮＡＮＤセルに電流が流れて、ビ
ット線電位が低下する。そして一定時間内にビット線電
位がセンスアンプの回路しきい値電圧（プリチャージ電
圧より低い値）より低下すれば、選択メモリセルをディ
プリッション型と見なし、センスアンプの回路しきい値
電圧より高いままであれば選択メモリセルをエンハンス
メント型と見なして、“０”，“１”の判定が行われ
る。
Ｍと異なり、ダミービット線が存在しない。このため、
ＤＲＡＭと同様の読出し方式を用いることはできず、例
えばインバータ型のビット線センスアンプが用いられ
る。読出し時、ビット線はある設定電位にプリチャージ
され、次にある一定時間選択メモリセルのゲートに接地
電位Ｖssが与えられる。選択メモルセルと縦列接続され
た他のメモリセル（例えば８個のＮＡＮＤセルならば選
択メモリセル以外の７個のメモリセル）はゲートに電源
電位Ｖccが与えられ、導通状態とされる。選択メモリセ
ルがエンハンスメント型、つまりしきい値電圧がＶssよ
り高い場合には、ＮＡＮＤセルには電流は流れず、ビッ
ト線電位はプリチャージ電位のまま保たれる。選択メモ
リセルがディプリッション型、つまり、しきい値電圧が
Ｖssより低い場合にはＮＡＮＤセルに電流が流れて、ビ
ット線電位が低下する。そして一定時間内にビット線電
位がセンスアンプの回路しきい値電圧（プリチャージ電
圧より低い値）より低下すれば、選択メモリセルをディ
プリッション型と見なし、センスアンプの回路しきい値
電圧より高いままであれば選択メモリセルをエンハンス
メント型と見なして、“０”，“１”の判定が行われ
る。
【０００４】しかしながらこの方式では、ビット線のプ
リチャージ電位とセンスアンプの回路しきい値電圧の差
をあまり小さくできない。なぜなら、プリチャージ電位
の各ビット線におけるばらつきとセンスアンプの回路し
きい値電圧のばらつきの両方のマージンをとらなければ
ならないためである。従って、ビット線が“Ｌ”レベル
となるデータを検出するためには、ビット線電位がセン
スアンプの回路しきい値電圧より低くなるまで多くのビ
ット線電荷をメモリセルを介して放電しなければなら
ず、これが高速読出し動作の妨げとなる。
リチャージ電位とセンスアンプの回路しきい値電圧の差
をあまり小さくできない。なぜなら、プリチャージ電位
の各ビット線におけるばらつきとセンスアンプの回路し
きい値電圧のばらつきの両方のマージンをとらなければ
ならないためである。従って、ビット線が“Ｌ”レベル
となるデータを検出するためには、ビット線電位がセン
スアンプの回路しきい値電圧より低くなるまで多くのビ
ット線電荷をメモリセルを介して放電しなければなら
ず、これが高速読出し動作の妨げとなる。
【０００５】また、センスアンプが電荷を充電若しくは
放電させることによって電位を確定させる部分がビット
線なので、センスアンプが活性化してから出力電位を確
定させるまでの時間はビット線容量に大きく依存する。
今後、集積度の向上によりビット線容量が大きくなる
と、この所要時間もますます長くなる。
放電させることによって電位を確定させる部分がビット
線なので、センスアンプが活性化してから出力電位を確
定させるまでの時間はビット線容量に大きく依存する。
今後、集積度の向上によりビット線容量が大きくなる
と、この所要時間もますます長くなる。
【０００６】さらに、ＤＲＡＭやＮＡＮＤセル型ＥＥＰ
ＲＯＭでは、プリチャージ電位の正確性は読出しの信頼
性や速度に大きく影響を与える。このため、全選択ビッ
ト線のプリチャージ電位を正確に等しくさせる必要があ
り、プリチャージ動作に要する時間を短かくすることは
できない。このこともまた、プリチャージサイクルを含
めて読出しサイクルの所要時間短縮化の妨げとなる。プ
リチャージを正確に行うには、プリチャージ電位を発生
させる基準電位発生回路が必要となり、チップ面積が増
大するという欠点もある。
ＲＯＭでは、プリチャージ電位の正確性は読出しの信頼
性や速度に大きく影響を与える。このため、全選択ビッ
ト線のプリチャージ電位を正確に等しくさせる必要があ
り、プリチャージ動作に要する時間を短かくすることは
できない。このこともまた、プリチャージサイクルを含
めて読出しサイクルの所要時間短縮化の妨げとなる。プ
リチャージを正確に行うには、プリチャージ電位を発生
させる基準電位発生回路が必要となり、チップ面積が増
大するという欠点もある。
【０００７】
【発明が解決しようとする課題】以上のようにインバー
タ型のセンスアンプを用いた従来のＥＥＰＲＯＭにおい
ては、ビット線のプリチャージ電位とセンスアンプの回
路しきい値の両方のマージンをとる必要があり、高速読
出しで出来ないこと、プリチャージ電位を正確に設定す
る必要があり、そのためには基準電位発生回路が必要で
あってチップ面積の増大を招くこと、等の問題があっ
た。
タ型のセンスアンプを用いた従来のＥＥＰＲＯＭにおい
ては、ビット線のプリチャージ電位とセンスアンプの回
路しきい値の両方のマージンをとる必要があり、高速読
出しで出来ないこと、プリチャージ電位を正確に設定す
る必要があり、そのためには基準電位発生回路が必要で
あってチップ面積の増大を招くこと、等の問題があっ
た。
【０００８】本発明は、読出し動作の高速化ができ、基
準電位発生回路を必要としない読出し方式の半導体記憶
装置を提供することを目的とする。
準電位発生回路を必要としない読出し方式の半導体記憶
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数本のビット線と、このビット線と交差して
配設された複数本のワード線と、ビット線とのワード線
の交差位置に配置されてワード線により駆動されてビッ
ト線との間でデータのやり取りが行われる書替え可能な
メモリセルと、ビット線に接続されてワード線により選
択されたメモリセルのデータを検出するための，一方が
データ検出ノードとなり他方がダミー検出ノードとなる
二つの入力ノードを持つ差動形式のビット線センスアン
プとを備え、かつビット線センスアンプの二つの入力ノ
ードのプリチャージ電位に微小電位差を与える手段を有
することを特徴とする。
装置は、複数本のビット線と、このビット線と交差して
配設された複数本のワード線と、ビット線とのワード線
の交差位置に配置されてワード線により駆動されてビッ
ト線との間でデータのやり取りが行われる書替え可能な
メモリセルと、ビット線に接続されてワード線により選
択されたメモリセルのデータを検出するための，一方が
データ検出ノードとなり他方がダミー検出ノードとなる
二つの入力ノードを持つ差動形式のビット線センスアン
プとを備え、かつビット線センスアンプの二つの入力ノ
ードのプリチャージ電位に微小電位差を与える手段を有
することを特徴とする。
【００１０】
【作用】本発明においては、ビット線センスアンプのデ
ータ検出ノードの電位が、プリチャージされたビット線
に接続されてプリチャージ電位に設定された時、ダミー
検出ノードの電位がビット線プリチャージ電位より僅か
に低い値に設定される。これは例えば、データ検出ノー
ドとダミー検出ノードの間にレベルシフト手段として五
極管動作をしているＭＯＳトランジスタを介在させて、
データ検出ノードにビット線プリチャージ電位を与えた
時に、ダミー検出ノードにそれよりＭＯＳトランジスタ
のしきい値電圧分低い電位を与える方法、或いはブート
ストラップを利用する方法等により可能である。
ータ検出ノードの電位が、プリチャージされたビット線
に接続されてプリチャージ電位に設定された時、ダミー
検出ノードの電位がビット線プリチャージ電位より僅か
に低い値に設定される。これは例えば、データ検出ノー
ドとダミー検出ノードの間にレベルシフト手段として五
極管動作をしているＭＯＳトランジスタを介在させて、
データ検出ノードにビット線プリチャージ電位を与えた
時に、ダミー検出ノードにそれよりＭＯＳトランジスタ
のしきい値電圧分低い電位を与える方法、或いはブート
ストラップを利用する方法等により可能である。
【００１１】この様にしてビット線センスアンプの二つ
の検出ノードにビット線プリチャージ電位を基準として
微小電位差を与えれば、センスアンプ動作はビット線プ
リチャージ電位のばらつきの影響を受けない。即ち本発
明では、センスアンプのデータ検出ノードとダミーノー
ドの電位は両方とも選択ビット線のプリチャージ電位を
元に設定される電位であるため、プリチャージ電位にか
かわらず各センスアンプでのデータ検出ノードとダミー
検出ノードの電位差が一致する。従って、センスアンプ
の特性（感度）のばらつきに対するマージンのみを考え
て、二つのノードのプリチャージ電位に差を与えればよ
い。換言すれば、従来のインバータ形式のセンスアンプ
に比べてビット線プリチャージ電位を必要最小限の値に
設定することにより、読出し動作時のメモリセルを介し
ての電荷放電量が小さくても確実にデータを読出すこと
が可能となる。これにより、読出し動作の高速化ができ
る。
の検出ノードにビット線プリチャージ電位を基準として
微小電位差を与えれば、センスアンプ動作はビット線プ
リチャージ電位のばらつきの影響を受けない。即ち本発
明では、センスアンプのデータ検出ノードとダミーノー
ドの電位は両方とも選択ビット線のプリチャージ電位を
元に設定される電位であるため、プリチャージ電位にか
かわらず各センスアンプでのデータ検出ノードとダミー
検出ノードの電位差が一致する。従って、センスアンプ
の特性（感度）のばらつきに対するマージンのみを考え
て、二つのノードのプリチャージ電位に差を与えればよ
い。換言すれば、従来のインバータ形式のセンスアンプ
に比べてビット線プリチャージ電位を必要最小限の値に
設定することにより、読出し動作時のメモリセルを介し
ての電荷放電量が小さくても確実にデータを読出すこと
が可能となる。これにより、読出し動作の高速化ができ
る。
【００１２】またデータ検出ノードとダミー検出ノード
のプリチャージ時の電位差は、プリチャージ電位によら
ず一定となるので、各ビット線のプリチャージ電位は従
来のように正確に設定する必要はない。これによりプリ
チャージに要する時間が短縮される。同様に、プリチャ
ージ電位を正確に設定するための基準電位発生回路が不
必要となり、チップ面積を小さくできる。
のプリチャージ時の電位差は、プリチャージ電位によら
ず一定となるので、各ビット線のプリチャージ電位は従
来のように正確に設定する必要はない。これによりプリ
チャージに要する時間が短縮される。同様に、プリチャ
ージ電位を正確に設定するための基準電位発生回路が不
必要となり、チップ面積を小さくできる。
【００１３】さらに本発明では、ビット線とセンスアン
プの間にトランスファゲートを設けて、ビット線データ
をセンスアンプに転送した後にセンスアンプとビット線
を切り離して、センスアンプにより電位を確定させる部
分の容量をビット線の容量より十分小さく設定すること
もできる。これにより、センスアンプが活性化してから
出力電位を確定させるまでの所要時間をビット線容量と
無関係として短縮することができる。これも、データ読
出しの高速化につながる。
プの間にトランスファゲートを設けて、ビット線データ
をセンスアンプに転送した後にセンスアンプとビット線
を切り離して、センスアンプにより電位を確定させる部
分の容量をビット線の容量より十分小さく設定すること
もできる。これにより、センスアンプが活性化してから
出力電位を確定させるまでの所要時間をビット線容量と
無関係として短縮することができる。これも、データ読
出しの高速化につながる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１５】図１は本発明の一実施例の半導体記憶装置
のコア回路部の構成であり、図示のようにメモリセルア
レイ１とビット線センスアンプ回路２により構成され
る。
のコア回路部の構成であり、図示のようにメモリセルア
レイ１とビット線センスアンプ回路２により構成され
る。
【００１６】メモリセルアレイ１は、図２に示すよう
に、複数本のビット線ＢＬi （ＢＬ0，ＢＬ1 ，…，Ｂ
Ｌn ）と複数本のワード線ＷＬj （ＷＬ0 ，ＷＬ1 ，
…，ＷＬm ）が互いに交差して配設され、それらの交差
部にメモリセル（またはメモリセル列）ＭＣが配置され
ている。メモリセルアレイ１は、図３に示すように、ビ
ット線ＢＬi とワード線ＷＬJ の各交差部の全部ではな
く、一部にメモリセルＭＣが配置されるものであっても
よい。メモリセルＭＣはたとえば、ＮＯＲ型のＥＥＰＲ
ＯＭまたはＮＡＮＤセル型のＥＥＰＲＯＭセルである。
すなわちこの実施例でのメモリセルＭＣは、メモリセル
単体の場合の他、複数のメモリセルが縦列接続されたメ
モリセル列の場合を含む。これは、後に説明するすべて
の実施例において同じである。
に、複数本のビット線ＢＬi （ＢＬ0，ＢＬ1 ，…，Ｂ
Ｌn ）と複数本のワード線ＷＬj （ＷＬ0 ，ＷＬ1 ，
…，ＷＬm ）が互いに交差して配設され、それらの交差
部にメモリセル（またはメモリセル列）ＭＣが配置され
ている。メモリセルアレイ１は、図３に示すように、ビ
ット線ＢＬi とワード線ＷＬJ の各交差部の全部ではな
く、一部にメモリセルＭＣが配置されるものであっても
よい。メモリセルＭＣはたとえば、ＮＯＲ型のＥＥＰＲ
ＯＭまたはＮＡＮＤセル型のＥＥＰＲＯＭセルである。
すなわちこの実施例でのメモリセルＭＣは、メモリセル
単体の場合の他、複数のメモリセルが縦列接続されたメ
モリセル列の場合を含む。これは、後に説明するすべて
の実施例において同じである。
【００１７】ビット線センスアンプ回路２は、図４に示
すように、各ビット線ＢＬi 毎にその一端にそれぞれセ
ンスアンプＳ／Ａi （Ｓ／Ａ0 ，Ｓ／Ａ1 ，…，Ｓ／Ａ
n ）が設けられる。または図５に示すように、複数本の
ビット線で一つのセンスアンプを共有する形式であって
もよい。これらのビット線センスアンプＳ／Ａは、差動
形式のセンスアンプ、具体的には後に説明するようなフ
リップフロップ型センスアンプである。センスアンプＳ
／Ａのノードは、データ入出力線Ｉ／Ｏ，Ｉ／ＯＢに接
続されている。
すように、各ビット線ＢＬi 毎にその一端にそれぞれセ
ンスアンプＳ／Ａi （Ｓ／Ａ0 ，Ｓ／Ａ1 ，…，Ｓ／Ａ
n ）が設けられる。または図５に示すように、複数本の
ビット線で一つのセンスアンプを共有する形式であって
もよい。これらのビット線センスアンプＳ／Ａは、差動
形式のセンスアンプ、具体的には後に説明するようなフ
リップフロップ型センスアンプである。センスアンプＳ
／Ａのノードは、データ入出力線Ｉ／Ｏ，Ｉ／ＯＢに接
続されている。
【００１８】データ入出力線Ｉ／Ｏ，Ｉ／ＯＢは、図示
しないデータ入力バッファおよびデータ出力バッファを
介して、外部データ入出力端子につながる。また図には
示さないが、ワード線選択，ビット線選択を行う行，列
のデコーダ、各デコーダ入力となるアドレスを取り込む
アドレスバッファ、これらの回路を駆動するクロックを
発生するクロック発生回路等がチップ上に集積形成され
る。
しないデータ入力バッファおよびデータ出力バッファを
介して、外部データ入出力端子につながる。また図には
示さないが、ワード線選択，ビット線選択を行う行，列
のデコーダ、各デコーダ入力となるアドレスを取り込む
アドレスバッファ、これらの回路を駆動するクロックを
発生するクロック発生回路等がチップ上に集積形成され
る。
【００１９】図６は、ビット線センスアンプＳ／Ａの具
体的構成例である。このビット線センスアンプＳ／Ａ
は、ゲート・ドレインが交差接続されたｎチャネルＭＯ
ＳトランジスタＱ01，Ｑ02からなるＮＭＯＳフリップフ
ロップ２１と、同じくゲート・ドレインが交差接続され
たｐチャネルＭＯＳトランジスタＱ04，Ｑ05からなるＰ
ＭＯＳフリップフロップ２２を主体とするフリップフロ
ップ型センスアンプである。ＮＭＯＳフリップフロップ
２１の共通ソースノードは、制御信号ＡＣＴ1 により制
御される活性化用ｎチャネルＭＯＳトランジスタＱ03を
介して接地電位Ｖssに接続され、ＰＭＯＳフリップフロ
ップ２２の共通ソースノードは、制御信号ＡＣＴ2 によ
り制御される活性化用のｐチャネルＭＯＳトランジスタ
Ｑ06を介して電源電位Ｖccに接続されている。
体的構成例である。このビット線センスアンプＳ／Ａ
は、ゲート・ドレインが交差接続されたｎチャネルＭＯ
ＳトランジスタＱ01，Ｑ02からなるＮＭＯＳフリップフ
ロップ２１と、同じくゲート・ドレインが交差接続され
たｐチャネルＭＯＳトランジスタＱ04，Ｑ05からなるＰ
ＭＯＳフリップフロップ２２を主体とするフリップフロ
ップ型センスアンプである。ＮＭＯＳフリップフロップ
２１の共通ソースノードは、制御信号ＡＣＴ1 により制
御される活性化用ｎチャネルＭＯＳトランジスタＱ03を
介して接地電位Ｖssに接続され、ＰＭＯＳフリップフロ
ップ２２の共通ソースノードは、制御信号ＡＣＴ2 によ
り制御される活性化用のｐチャネルＭＯＳトランジスタ
Ｑ06を介して電源電位Ｖccに接続されている。
【００２０】このビット線センスアンプＳ／Ａの二つの
入力ノードＮode １とＮode ２のうち、Ｎode １がデー
タ検出ノードであり、Ｎode ２がダミー検出ノードであ
る。データ検出ノードＮode １は、制御信号ＰＲＥ1 に
より制御されるｎチャネルＭＯＳトランジスタからなる
トランスファゲートＱ07を介してビット線ＢＬi に接続
されている。ダミー検出ノードＮode ２は、同様に制御
信号ＰＲＥ2 により制御されるｎチャネルＭＯＳトラン
ジスタからなるトランスファゲートＱ08を介し、更にダ
イオード接続されたｎチャネルＭＯＳトランジスタから
なるレベルシフト素子Ｑ09を介して同じビット線ＢＬi
に接続されている。このレベルシフト素子Ｑ09は、デー
タ検出ノードＮode １を、トランスファゲートＱ07を介
してビット線プリチャージ電位例えば（Ｖcc＋Ｖss）／
２に設定する際に、ダミー検出ノードＮode ２の電位を
そのビット線プリチャージ電位より低い電位に設定する
ためのものである。いまの場合、ダミー検出ノードＮod
e ２の電位は、ビット線プリチャージ電位に比べてレベ
ルシフト素子Ｑ09のしきい値電圧分Ｖth9 だけ低い電位
に設定されることになる。ただし、レベルシフト素子Ｑ
09のしきい値Ｖth9は、ビット線ＢＬi ，トランスファ
ゲートＱ08とレベルシフト素子Ｑ09の接続ノードＮode
３のそれぞれの電位をＶth9 ，０とし、基板電位を−
（Ｖcc＋Ｖss）／２＋Ｖth9 としたときのしきい値電圧
である。いまの場合、トランスファゲートＱ07，Ｑ08に
はしきい値電圧が（Ｖcc＋Ｖss）／２より低いものを用
いるため、これらでのしきい値落ちはないものと仮定し
いている。
入力ノードＮode １とＮode ２のうち、Ｎode １がデー
タ検出ノードであり、Ｎode ２がダミー検出ノードであ
る。データ検出ノードＮode １は、制御信号ＰＲＥ1 に
より制御されるｎチャネルＭＯＳトランジスタからなる
トランスファゲートＱ07を介してビット線ＢＬi に接続
されている。ダミー検出ノードＮode ２は、同様に制御
信号ＰＲＥ2 により制御されるｎチャネルＭＯＳトラン
ジスタからなるトランスファゲートＱ08を介し、更にダ
イオード接続されたｎチャネルＭＯＳトランジスタから
なるレベルシフト素子Ｑ09を介して同じビット線ＢＬi
に接続されている。このレベルシフト素子Ｑ09は、デー
タ検出ノードＮode １を、トランスファゲートＱ07を介
してビット線プリチャージ電位例えば（Ｖcc＋Ｖss）／
２に設定する際に、ダミー検出ノードＮode ２の電位を
そのビット線プリチャージ電位より低い電位に設定する
ためのものである。いまの場合、ダミー検出ノードＮod
e ２の電位は、ビット線プリチャージ電位に比べてレベ
ルシフト素子Ｑ09のしきい値電圧分Ｖth9 だけ低い電位
に設定されることになる。ただし、レベルシフト素子Ｑ
09のしきい値Ｖth9は、ビット線ＢＬi ，トランスファ
ゲートＱ08とレベルシフト素子Ｑ09の接続ノードＮode
３のそれぞれの電位をＶth9 ，０とし、基板電位を−
（Ｖcc＋Ｖss）／２＋Ｖth9 としたときのしきい値電圧
である。いまの場合、トランスファゲートＱ07，Ｑ08に
はしきい値電圧が（Ｖcc＋Ｖss）／２より低いものを用
いるため、これらでのしきい値落ちはないものと仮定し
いている。
【００２１】ダミーノードＮode ２にはまた、読出し動
作後に電位が高くなった場合のその電位をリセットする
ためのリセット用ｎチャネルＭＯＳトランジスタＱ10が
設けられている。これは、ビット線のプリチャージ開始
時に、ダミー検出ノードＮode ２の電位が読出し動作に
よって“Ｈ”レベル電位になったままであると、レベル
シフト素子Ｑ09が非導通となり、ダミー検出ノードＮod
e 2 をプリチャージできなくなるためである。
作後に電位が高くなった場合のその電位をリセットする
ためのリセット用ｎチャネルＭＯＳトランジスタＱ10が
設けられている。これは、ビット線のプリチャージ開始
時に、ダミー検出ノードＮode ２の電位が読出し動作に
よって“Ｈ”レベル電位になったままであると、レベル
シフト素子Ｑ09が非導通となり、ダミー検出ノードＮod
e 2 をプリチャージできなくなるためである。
【００２２】このビット線センスアンプＳ／Ａの二つの
入力ノードＮode １，２は、それぞれカラム選択信号線
ＣＳＬにより制御されるｎチャネルＭＯＳトランジスタ
からなるトランスファゲートＱ11，Ｑ12を介してデータ
入出力線Ｉ／Ｏ，Ｉ／ＯＢに接続されている。
入力ノードＮode １，２は、それぞれカラム選択信号線
ＣＳＬにより制御されるｎチャネルＭＯＳトランジスタ
からなるトランスファゲートＱ11，Ｑ12を介してデータ
入出力線Ｉ／Ｏ，Ｉ／ＯＢに接続されている。
【００２３】このビット線センスアンプＳ／Ａにおいて
用いられている素子のうち、フリップフロップを構成す
る（Ｑ01，Ｑ02）（Ｑ04，Ｑ05）の各組のそれぞれのＭ
ＯＳトランジスタ素子は同じ寸法特性を持つものであ
る。また、データ検出ノードＮode １とＮode ２にかか
る全容量は等しくなるように、そしてビット線容量より
十分小さくなるように設計されている。また、ノードＮ
ode ３の容量は、Ｎode２と同程度若しくはそれ以下の
値に設計される。
用いられている素子のうち、フリップフロップを構成す
る（Ｑ01，Ｑ02）（Ｑ04，Ｑ05）の各組のそれぞれのＭ
ＯＳトランジスタ素子は同じ寸法特性を持つものであ
る。また、データ検出ノードＮode １とＮode ２にかか
る全容量は等しくなるように、そしてビット線容量より
十分小さくなるように設計されている。また、ノードＮ
ode ３の容量は、Ｎode２と同程度若しくはそれ以下の
値に設計される。
【００２４】この様に構成された半導体記憶装置のデー
タ読出し動作を、ビット線のプリチャージ電位が（Ｖcc
＋Ｖss）／２の場合を例にとって説明する。図７はその
動作を説明するためのタイミング図である。
タ読出し動作を、ビット線のプリチャージ電位が（Ｖcc
＋Ｖss）／２の場合を例にとって説明する。図７はその
動作を説明するためのタイミング図である。
【００２５】読出し動作前にビット線は（Ｖcc＋Ｖss）
／２にプリチャージされる。これは例えば、偶数番のビ
ット線ＢＬ2k（ｋ＝０，１，２，…）をＶccに、奇数番
のビット線ＢＬ2k+1（ｋ＝０，１，２，…）をＶssにプ
リチャージした後、ＶccとＶssの電位にあるビット線同
志をショートさせる方法により得られる。こうして全ビ
ット線を（Ｖcc＋Ｖss）／２にプリチャージした後、ビ
ット線をフローティング状態にして、ｉ番のビット線Ｂ
Ｌi （ｉ＝０，１，２…）に接続されているメモリセル
ＭＣのデータを読出す動作を説明する。
／２にプリチャージされる。これは例えば、偶数番のビ
ット線ＢＬ2k（ｋ＝０，１，２，…）をＶccに、奇数番
のビット線ＢＬ2k+1（ｋ＝０，１，２，…）をＶssにプ
リチャージした後、ＶccとＶssの電位にあるビット線同
志をショートさせる方法により得られる。こうして全ビ
ット線を（Ｖcc＋Ｖss）／２にプリチャージした後、ビ
ット線をフローティング状態にして、ｉ番のビット線Ｂ
Ｌi （ｉ＝０，１，２…）に接続されているメモリセル
ＭＣのデータを読出す動作を説明する。
【００２６】初期状態には、トランスファゲートＱ07，
Ｑ08はプリチャージ制御信号ＰＲＥ1 ，ＰＲＥ2 が
“Ｌ”レベルであって非導通状態にあり、データ検出ノ
ードＮode １はＶssまたはＶccの電位にある。時刻ｔ1
で制御信号ＰＲＥ1 が“Ｈ”レベルになると、トランス
ファゲートＱ07が導通状態になり、データ検出ノードＮ
ode １はビット線ＢＬi と同電位の（Ｖcc＋Ｖss）／２
の電位にプリチャージされる。
Ｑ08はプリチャージ制御信号ＰＲＥ1 ，ＰＲＥ2 が
“Ｌ”レベルであって非導通状態にあり、データ検出ノ
ードＮode １はＶssまたはＶccの電位にある。時刻ｔ1
で制御信号ＰＲＥ1 が“Ｈ”レベルになると、トランス
ファゲートＱ07が導通状態になり、データ検出ノードＮ
ode １はビット線ＢＬi と同電位の（Ｖcc＋Ｖss）／２
の電位にプリチャージされる。
【００２７】ダミー検出ノートＮode ２は、初期状態で
リセットＭＯＳトランジスタＱ01によりＶssにリセット
されており、制御信号ＰＲＥ1 と同時に制御信号ＰＲＥ
2 が“Ｈ”レベルになって、トランスファゲートＱ08が
導通状態となり、ビット線ＢＬi とダミー検出ノードＮ
ode ２は、このトランスファゲートＱ08とレベルシフト
素子Ｑ09を介して接続される状態となる。これにより、
ダミー検出ノードＮode ２は、データ検出ノードＮode
１よりレベルシフト素子Ｑ09のしきい値電圧Ｖth9 だけ
低い値（Ｖcc＋Ｖss）／２−Ｖth9 にプリチャージされ
る。
リセットＭＯＳトランジスタＱ01によりＶssにリセット
されており、制御信号ＰＲＥ1 と同時に制御信号ＰＲＥ
2 が“Ｈ”レベルになって、トランスファゲートＱ08が
導通状態となり、ビット線ＢＬi とダミー検出ノードＮ
ode ２は、このトランスファゲートＱ08とレベルシフト
素子Ｑ09を介して接続される状態となる。これにより、
ダミー検出ノードＮode ２は、データ検出ノードＮode
１よりレベルシフト素子Ｑ09のしきい値電圧Ｖth9 だけ
低い値（Ｖcc＋Ｖss）／２−Ｖth9 にプリチャージされ
る。
【００２８】次に、時刻ｔ2 でアドレスによって選択さ
れたワード線ＷＬj （ｊ＝０，１，２…）がＶssからＶ
ccに立ち上がる。これにより、選択ワード線ＷＬj に接
続されたメモリセルＭＣのデータがビット線ＢＬi に読
出される。ビット線ＢＬi が電荷の放電により“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合、データ検出ノードＮode １の電位は、ビット線電
位低下に連動して低下する。ダミー検出ノードＮode ２
の電位は、レベルシフト素子Ｑ09が非導通状態になり低
下することはない。このデータ検出ノードＮode １のプ
リチャージ電位（Ｖcc＋Ｖss）／２からの電位低下量
が、（Ｖth9＋ＶSA）（ただし、ＶSAはビット線センス
アンプＳ／Ａの感度）より大きくなった後、つまり、デ
ータ検出ノードＮode １の電位がダミー検出ノードＮod
e ２の電位よりＶSA以上低くなった後の時刻ｔ4 に、制
御信号ＰＲＥ1 ，ＰＲＥ2 を“Ｌ”レベルとし、同時に
ワード線ＷＬj を“Ｌ”レベルにする。なおここで、ビ
ット線センスアンプの感度ＶSAとは、フリップフロップ
の二つのノードの“Ｈ”，“Ｌ”を確定するに最低限必
要な二つのノードの電位差のことをいう。
れたワード線ＷＬj （ｊ＝０，１，２…）がＶssからＶ
ccに立ち上がる。これにより、選択ワード線ＷＬj に接
続されたメモリセルＭＣのデータがビット線ＢＬi に読
出される。ビット線ＢＬi が電荷の放電により“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合、データ検出ノードＮode １の電位は、ビット線電
位低下に連動して低下する。ダミー検出ノードＮode ２
の電位は、レベルシフト素子Ｑ09が非導通状態になり低
下することはない。このデータ検出ノードＮode １のプ
リチャージ電位（Ｖcc＋Ｖss）／２からの電位低下量
が、（Ｖth9＋ＶSA）（ただし、ＶSAはビット線センス
アンプＳ／Ａの感度）より大きくなった後、つまり、デ
ータ検出ノードＮode １の電位がダミー検出ノードＮod
e ２の電位よりＶSA以上低くなった後の時刻ｔ4 に、制
御信号ＰＲＥ1 ，ＰＲＥ2 を“Ｌ”レベルとし、同時に
ワード線ＷＬj を“Ｌ”レベルにする。なおここで、ビ
ット線センスアンプの感度ＶSAとは、フリップフロップ
の二つのノードの“Ｈ”，“Ｌ”を確定するに最低限必
要な二つのノードの電位差のことをいう。
【００２９】この様にして、メモリセル・データをセン
スアンプＳ／Ａのノードに転送してそのノードをビット
線から切り離してフローティングにした後、時刻ｔ5 で
センスアンプ活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ
“Ｈ”レベル，“Ｌ”レベルになる。これにより、ＮＭ
ＯＳフリップフロップ２１とＰＭＯＳフリップフロップ
２の増幅作用によって、データ検出ノードＮode １はＶ
ssに、ダミー検出ノードＮode ２はＶccにそれぞれ確定
してデータがラッチされる。このときデータ検出ノード
Ｎode １はビット線ＢＬi から切り離されているから、
ビット線センスアンプＳ／Ａは、ノードＮode １，Ｎod
e ２の容量の充放電だけで、データを検出しラッチする
ことができる。
スアンプＳ／Ａのノードに転送してそのノードをビット
線から切り離してフローティングにした後、時刻ｔ5 で
センスアンプ活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ
“Ｈ”レベル，“Ｌ”レベルになる。これにより、ＮＭ
ＯＳフリップフロップ２１とＰＭＯＳフリップフロップ
２の増幅作用によって、データ検出ノードＮode １はＶ
ssに、ダミー検出ノードＮode ２はＶccにそれぞれ確定
してデータがラッチされる。このときデータ検出ノード
Ｎode １はビット線ＢＬi から切り離されているから、
ビット線センスアンプＳ／Ａは、ノードＮode １，Ｎod
e ２の容量の充放電だけで、データを検出しラッチする
ことができる。
【００３０】また、メモリセルのデータがビット線を
“Ｈ”レベルに保つものである場合には、ワード線ＷＬ
の立ち上げによってデータ検出ノードＮode １の電位低
下はなく、（Ｖcc＋Ｖss）／２のままである。ダミー検
出ノードＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）
／２−Ｖth9 である。したがって、Ｖth9 ＞ＶSAであれ
ば、ビット線センスアンプＳ／Ａを活性化することによ
り、データ検出ノードＮode １はＶccに、ダミー検出ノ
ートＮode ２はＶssにそれぞれ確定する。
“Ｈ”レベルに保つものである場合には、ワード線ＷＬ
の立ち上げによってデータ検出ノードＮode １の電位低
下はなく、（Ｖcc＋Ｖss）／２のままである。ダミー検
出ノードＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）
／２−Ｖth9 である。したがって、Ｖth9 ＞ＶSAであれ
ば、ビット線センスアンプＳ／Ａを活性化することによ
り、データ検出ノードＮode １はＶccに、ダミー検出ノ
ートＮode ２はＶssにそれぞれ確定する。
【００３１】続いて、時刻ｔ6 でカラム選択信号ＣＳＬ
が立ち上がり、ノードＮode １，Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッ
ファを通して出力される。データ出力が終了した後、時
刻ｔ7 で活性化制御信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ
ＶccからＶssに、ＶssからＶccに復帰することにより、
ビット線センスアンプＳ／Ａによるデータラッチが終了
し、同時にリセット信号ＲＳＴが立ち上がってダミー検
出ノードＮode ２の電位をＶssにリセットする。引き続
き次のプリチャージサイクルに入る。
が立ち上がり、ノードＮode １，Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッ
ファを通して出力される。データ出力が終了した後、時
刻ｔ7 で活性化制御信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ
ＶccからＶssに、ＶssからＶccに復帰することにより、
ビット線センスアンプＳ／Ａによるデータラッチが終了
し、同時にリセット信号ＲＳＴが立ち上がってダミー検
出ノードＮode ２の電位をＶssにリセットする。引き続
き次のプリチャージサイクルに入る。
【００３２】以上のようにこの実施例では、ビット線セ
ンスアンプＳ／Ａはインバータ型ではなく、差動型の一
種であるフリップフロップにより構成される。そしてセ
ンスアンプＳ／Ａのダミー検出ノードには、ビット線プ
リチャージ電位に基づいて、これからＭＯＳトランジス
タのしきい値電圧分低下した電位が基準電位として与え
られる。したがってインバータ型のセンスアンプを用い
た場合のようにセンスアンプの回路しきい値とプリチャ
ージ電位の両方のばらつきを考慮してプリチャージ電位
を高くするといった必要がない。またこの実施例の場
合、ビット線センスアンプでの増幅動作は、ビット線を
切り離した状態で二つのセンスアンプ・ノードの容量の
充放電を行うだけである。これらの理由で、従来より高
速のデータ読出しが可能になる。またビット線センスア
ンプＳ／Ａの正確さにとって重要なのは、二つのノード
Ｎode １，Ｎode ２の電位差であって、ビット線プリチ
ャージ電位がばらついてもこの電位差の変化は小さいた
め、センスアンプ動作には影響がない。したがってプリ
チャージ電位を正確に設定するための基準電位発生回路
は必要がない。
ンスアンプＳ／Ａはインバータ型ではなく、差動型の一
種であるフリップフロップにより構成される。そしてセ
ンスアンプＳ／Ａのダミー検出ノードには、ビット線プ
リチャージ電位に基づいて、これからＭＯＳトランジス
タのしきい値電圧分低下した電位が基準電位として与え
られる。したがってインバータ型のセンスアンプを用い
た場合のようにセンスアンプの回路しきい値とプリチャ
ージ電位の両方のばらつきを考慮してプリチャージ電位
を高くするといった必要がない。またこの実施例の場
合、ビット線センスアンプでの増幅動作は、ビット線を
切り離した状態で二つのセンスアンプ・ノードの容量の
充放電を行うだけである。これらの理由で、従来より高
速のデータ読出しが可能になる。またビット線センスア
ンプＳ／Ａの正確さにとって重要なのは、二つのノード
Ｎode １，Ｎode ２の電位差であって、ビット線プリチ
ャージ電位がばらついてもこの電位差の変化は小さいた
め、センスアンプ動作には影響がない。したがってプリ
チャージ電位を正確に設定するための基準電位発生回路
は必要がない。
【００３３】またこの実施例の場合、従来のＤＲＡＭで
用いられるフリップフロップ型センスアンプ方式とは異
なり、ダミー検出ノードにダミービット線を接続すると
いうことは行わない。したがって同時に全ビット線のデ
ータを読出すことが可能である。
用いられるフリップフロップ型センスアンプ方式とは異
なり、ダミー検出ノードにダミービット線を接続すると
いうことは行わない。したがって同時に全ビット線のデ
ータを読出すことが可能である。
【００３４】図８は、別の実施例の半導体記憶装置にお
けるビット線センスアンプＳ／Ａの構成例である。先の
実施例の図６の構成とは、トランスファゲートＱ08とレ
ベルシフト素子Ｑ09の配置が逆になっている。この場合
のセンスアンプ動作も先の実施例と何等変わらない。
けるビット線センスアンプＳ／Ａの構成例である。先の
実施例の図６の構成とは、トランスファゲートＱ08とレ
ベルシフト素子Ｑ09の配置が逆になっている。この場合
のセンスアンプ動作も先の実施例と何等変わらない。
【００３５】図９は、さらに別の実施例の半導体記憶装
置のビット線センスアンプの構成である。この実施例で
は、センスアンプのダミー検出ノードＮode２に直接リ
セット用ＭＯＳトランジスタを設けず、トランスファゲ
ートＱ08の外側に、レベルシフト素子Ｑ09を短絡する第
１のリセット用ＭＯＳトランジスタＱ10とビット線を接
地するための第２のリセット用ＭＯＳトランジスタＱ13
が設けられている。
置のビット線センスアンプの構成である。この実施例で
は、センスアンプのダミー検出ノードＮode２に直接リ
セット用ＭＯＳトランジスタを設けず、トランスファゲ
ートＱ08の外側に、レベルシフト素子Ｑ09を短絡する第
１のリセット用ＭＯＳトランジスタＱ10とビット線を接
地するための第２のリセット用ＭＯＳトランジスタＱ13
が設けられている。
【００３６】図１０は、この実施例での読出し動作のタ
イミング図である。その基本動作は、先の実施例の図７
とほとんど変わらない。この実施例においては、読出し
動作終了後に、ダミー検出ノードＮode ２側のトランス
ファゲートＱ08の制御信号ＰＲＥ2 を“Ｈ”レベルと
し、同時にリセット信号ＲＳＴを“Ｈ”レベルとして、
ダミー検出ノードＮode ２をトランスファゲートＱ08、
リセット用ＭＯＳトランジスタＱ10，Ｑ13を介してＶss
にリセットする。
イミング図である。その基本動作は、先の実施例の図７
とほとんど変わらない。この実施例においては、読出し
動作終了後に、ダミー検出ノードＮode ２側のトランス
ファゲートＱ08の制御信号ＰＲＥ2 を“Ｈ”レベルと
し、同時にリセット信号ＲＳＴを“Ｈ”レベルとして、
ダミー検出ノードＮode ２をトランスファゲートＱ08、
リセット用ＭＯＳトランジスタＱ10，Ｑ13を介してＶss
にリセットする。
【００３７】この実施例によれば、先の実施例と同様の
効果が得られる他、ビット線センスアンプ動作時にその
二つのノードＮode １，Ｎode ２の負荷条件が等しくな
るために、より確実なセンス動作が可能になるという効
果が得られる。
効果が得られる他、ビット線センスアンプ動作時にその
二つのノードＮode １，Ｎode ２の負荷条件が等しくな
るために、より確実なセンス動作が可能になるという効
果が得られる。
【００３８】図１１〜図１３は、図９の実施例の破線で
囲まれた部分の変形例である。図１１(a) では、第１の
リセット用ＭＯＳトランジスタＱ10がダミー検出ノード
Ｎode ２とレベルシフト素子Ｑ09のドレインとの間に接
続されている。図１１(b) では、図９におけるトランス
ファゲートＱ08と、レベルシフト素子Ｑ09とリセットト
ランジスタＱ10の並列回路の配置が逆になっている。図
１２(a) では、図１１(a) でのトランスファゲートＱ08
とレベルシフト素子Ｑ09の配置が逆になっている。図１
２(b) では、図９の破線部のリセット用ＭＯＳトランジ
スタＱ10をゲート・ドレインを接続したダイオード接続
としてリセット信号ＲＳＴを省略している。図１３(a)
では、図１１(b) のリセット用ＭＯＳトランジスタＱ10
をゲート・ドレインを接続したダイオード接続としてリ
セット信号ＲＳＴを省略している。図１３(b) では同様
に、図１１(a) のリセット用ＭＯＳトランジスタＱ10を
ゲート・ドレインを接続したダイオード接続として、リ
セット信号ＲＳＴを省略している。
囲まれた部分の変形例である。図１１(a) では、第１の
リセット用ＭＯＳトランジスタＱ10がダミー検出ノード
Ｎode ２とレベルシフト素子Ｑ09のドレインとの間に接
続されている。図１１(b) では、図９におけるトランス
ファゲートＱ08と、レベルシフト素子Ｑ09とリセットト
ランジスタＱ10の並列回路の配置が逆になっている。図
１２(a) では、図１１(a) でのトランスファゲートＱ08
とレベルシフト素子Ｑ09の配置が逆になっている。図１
２(b) では、図９の破線部のリセット用ＭＯＳトランジ
スタＱ10をゲート・ドレインを接続したダイオード接続
としてリセット信号ＲＳＴを省略している。図１３(a)
では、図１１(b) のリセット用ＭＯＳトランジスタＱ10
をゲート・ドレインを接続したダイオード接続としてリ
セット信号ＲＳＴを省略している。図１３(b) では同様
に、図１１(a) のリセット用ＭＯＳトランジスタＱ10を
ゲート・ドレインを接続したダイオード接続として、リ
セット信号ＲＳＴを省略している。
【００３９】図１２(b) および図１３(a) (b) の構成で
は、リセット用ＭＯＳトランジスタＱ10のしきい値電圧
Ｖth10が正であると、ダミー検出ノードＮode ２のリセ
ットレベルがＶssまで低下せず、Ｖth10となる。しかし
これは、ダミー検出ノードＮode ２のプリチャージ電
位、すなわち上の実施例でいえば（Ｖcc＋Ｖss）／２−
Ｖth9 より低ければ何等問題はない。
は、リセット用ＭＯＳトランジスタＱ10のしきい値電圧
Ｖth10が正であると、ダミー検出ノードＮode ２のリセ
ットレベルがＶssまで低下せず、Ｖth10となる。しかし
これは、ダミー検出ノードＮode ２のプリチャージ電
位、すなわち上の実施例でいえば（Ｖcc＋Ｖss）／２−
Ｖth9 より低ければ何等問題はない。
【００４０】図１４は、別の実施例の半導体記憶装置の
センスアンプ回路部の構成である。この実施例は、これ
までの実施例と異なり、ビット線センスアンプの二つの
ノードＮode １，Ｎode ２について、偶数番目のビット
線ＢＬ2kが選択された時には前者が、奇数番目のビット
線ＢＬ2k+1が選択された時には後者がそれぞれデータ検
出ノードとなるように構成した場合である。つまり、偶
数番目のビット線ＢＬ2kが選択された時にはＮode １が
データ検出ノード、Ｎode ２がダミー検出ノードとな
り、奇数番目のビット線ＢＬ2k+1が選択された時にはＮ
ode ２がデータ検出ノード、Ｎode １がダミー検出ノー
ドとなる。
センスアンプ回路部の構成である。この実施例は、これ
までの実施例と異なり、ビット線センスアンプの二つの
ノードＮode １，Ｎode ２について、偶数番目のビット
線ＢＬ2kが選択された時には前者が、奇数番目のビット
線ＢＬ2k+1が選択された時には後者がそれぞれデータ検
出ノードとなるように構成した場合である。つまり、偶
数番目のビット線ＢＬ2kが選択された時にはＮode １が
データ検出ノード、Ｎode ２がダミー検出ノードとな
り、奇数番目のビット線ＢＬ2k+1が選択された時にはＮ
ode ２がデータ検出ノード、Ｎode １がダミー検出ノー
ドとなる。
【００４１】センスアンプ本体の構成は先の実施例と変
わらない。ノードＮode １は、プリチャージ制御信号Ｐ
ＲＥ1 により制御されるトランスファゲートＱ07および
選択制御信号ＳＥＬ1 により制御されるトランスファゲ
ートＱ14を介して偶数番目のビット線ＢＬ2kに接続さ
れ、ノードＮode ２は、プリチャージ制御信号ＰＲＥ2
により制御されるトランスファゲートＱ08および選択制
御信号ＳＥＬ2 により制御されるトランスファゲートＱ
15を介して奇数番目のビット線ＢＬ2k+1に接続されてい
る。トランスファゲートＱ07とＱ14の接続ノードＮode
３と、トランスファゲートＱ08とＱ15の接続ノードＮod
e ４の間に、Ｎode ２側をビット線プリチャージ電位よ
り低く設定するための先の実施例と同様のレベルシフト
素子Ｑ09と、これと逆にＮode １側をビット線プリチャ
ージ電位より低く設定するためのレベルシフト素子Ｑ16
とが逆並列に接続されている。
わらない。ノードＮode １は、プリチャージ制御信号Ｐ
ＲＥ1 により制御されるトランスファゲートＱ07および
選択制御信号ＳＥＬ1 により制御されるトランスファゲ
ートＱ14を介して偶数番目のビット線ＢＬ2kに接続さ
れ、ノードＮode ２は、プリチャージ制御信号ＰＲＥ2
により制御されるトランスファゲートＱ08および選択制
御信号ＳＥＬ2 により制御されるトランスファゲートＱ
15を介して奇数番目のビット線ＢＬ2k+1に接続されてい
る。トランスファゲートＱ07とＱ14の接続ノードＮode
３と、トランスファゲートＱ08とＱ15の接続ノードＮod
e ４の間に、Ｎode ２側をビット線プリチャージ電位よ
り低く設定するための先の実施例と同様のレベルシフト
素子Ｑ09と、これと逆にＮode １側をビット線プリチャ
ージ電位より低く設定するためのレベルシフト素子Ｑ16
とが逆並列に接続されている。
【００４２】ノードＮode ３には、リセット制御信号Ｒ
ＳＴにより駆動されるリセット用ｎチャネルＭＯＳトラ
ンジスタＱ17が設けられている。レベルシフト素子Ｑ0
9，Ｑ16の並列接続回路にさらに並列に、プリチャージ
制御信号ＰＲＥ3 より制御されるｎチャネルＭＯＳトラ
ンジスタからなるトランスファゲートＱ18が設けられて
いる。Ｎode ２のトランスファゲートＱ08，Ｑ15の外側
すなわち奇数番目のビット線ＢＬ2k+1には、プリチャー
ジ制御信号ＰＲＥ4 により制御されてここをＶccにプリ
チャージするｐチャネルＭＯＳトランジスタＱ19が設け
られている。
ＳＴにより駆動されるリセット用ｎチャネルＭＯＳトラ
ンジスタＱ17が設けられている。レベルシフト素子Ｑ0
9，Ｑ16の並列接続回路にさらに並列に、プリチャージ
制御信号ＰＲＥ3 より制御されるｎチャネルＭＯＳトラ
ンジスタからなるトランスファゲートＱ18が設けられて
いる。Ｎode ２のトランスファゲートＱ08，Ｑ15の外側
すなわち奇数番目のビット線ＢＬ2k+1には、プリチャー
ジ制御信号ＰＲＥ4 により制御されてここをＶccにプリ
チャージするｐチャネルＭＯＳトランジスタＱ19が設け
られている。
【００４３】ビット線センスアンプＳ／Ａとデータ入出
力線Ｉ／Ｏ，Ｉ／ＯＢの間には、切り替え回路３が設け
られている。これは、ビット線センスアンプＳ／Ａの二
つの入力ノードＮode １，Ｎode ２が前述のように選択
ビット線に応じていずれもデータ検出ノードになるた
め、Ｎode １を入出力線Ｉ／Ｏ線に接続する場合と、Ｎ
ode ２を入出力線Ｉ／Ｏに接続する場合とを切り替える
必要があるからである。切り替え回路３の具体的な構成
は、例えば図１５のようなものである。Ｎode１にデー
タが読み出された場合には、制御信号ＳＥＬ1 によりオ
ンになるｎチャネルＭＯＳトランジスタＱ25，Ｑ26を介
してＮode １，Ｎode ２がそれぞれ入出力線Ｉ／Ｏ，Ｉ
／ＯＢに接続される。Ｎode ２にデータが読み出された
場合には、制御信号ＳＥＬ2 によりオンになるｎチャネ
ルＭＯＳトランジスタＱ27，Ｑ28を介してＮode １，Ｎ
ode ２がそれぞれ入出力線Ｉ／ＯＢ，Ｉ／Ｏに接続され
る。
力線Ｉ／Ｏ，Ｉ／ＯＢの間には、切り替え回路３が設け
られている。これは、ビット線センスアンプＳ／Ａの二
つの入力ノードＮode １，Ｎode ２が前述のように選択
ビット線に応じていずれもデータ検出ノードになるた
め、Ｎode １を入出力線Ｉ／Ｏ線に接続する場合と、Ｎ
ode ２を入出力線Ｉ／Ｏに接続する場合とを切り替える
必要があるからである。切り替え回路３の具体的な構成
は、例えば図１５のようなものである。Ｎode１にデー
タが読み出された場合には、制御信号ＳＥＬ1 によりオ
ンになるｎチャネルＭＯＳトランジスタＱ25，Ｑ26を介
してＮode １，Ｎode ２がそれぞれ入出力線Ｉ／Ｏ，Ｉ
／ＯＢに接続される。Ｎode ２にデータが読み出された
場合には、制御信号ＳＥＬ2 によりオンになるｎチャネ
ルＭＯＳトランジスタＱ27，Ｑ28を介してＮode １，Ｎ
ode ２がそれぞれ入出力線Ｉ／ＯＢ，Ｉ／Ｏに接続され
る。
【００４４】なお先の実施例と同様に、この実施例のセ
ンスアンプ回路においても用いられている素子のうち、
センスアンプ本体を構成する（Ｑ01，Ｑ02）（Ｑ04，Ｑ
05）のそれぞれの組の素子は同じ寸法・特性を持つもの
とする。また、Ｎode １とＮode ２にかかる全容量は等
しくなるように、そしてビット線容量より十分小さくな
るように設計されている。Ｎode ３およびＮode ４の容
量はそれぞれ、Ｎode１，Ｎode ２の容量と同程度若し
くはそれ以下の値に設計される。
ンスアンプ回路においても用いられている素子のうち、
センスアンプ本体を構成する（Ｑ01，Ｑ02）（Ｑ04，Ｑ
05）のそれぞれの組の素子は同じ寸法・特性を持つもの
とする。また、Ｎode １とＮode ２にかかる全容量は等
しくなるように、そしてビット線容量より十分小さくな
るように設計されている。Ｎode ３およびＮode ４の容
量はそれぞれ、Ｎode１，Ｎode ２の容量と同程度若し
くはそれ以下の値に設計される。
【００４５】この様に構成された半導体記憶装置のデー
タ読出し動作を、偶数番目のビット線ＢＬ2k，奇数番目
のビット線ＢＬ2k+1の順で読出す場合を例にとって、以
下に図１６及び図１７のタイミング図を参照しながら説
明する。なおビット線の読出し動作前のプリチャージ電
位は、偶数番目のビット線ＢＬ2k，奇数番目のビット線
ＢＬ2K+1ともに、（Ｖcc＋Ｖss）／２とする。
タ読出し動作を、偶数番目のビット線ＢＬ2k，奇数番目
のビット線ＢＬ2k+1の順で読出す場合を例にとって、以
下に図１６及び図１７のタイミング図を参照しながら説
明する。なおビット線の読出し動作前のプリチャージ電
位は、偶数番目のビット線ＢＬ2k，奇数番目のビット線
ＢＬ2K+1ともに、（Ｖcc＋Ｖss）／２とする。
【００４６】図１４に示したセンスアンプ回路を、図１
６及び図１７のタイミングで動作させる場合、読出し時
のダミー検出ノード、つまり偶数番のビット線ＢＬ2kが
選択された時のＮode ２、奇数番のビット線ＢＬ2k+1が
選択された時のＮode １の電位は、ビット線のプリチャ
ージ電位（Ｖcc＋Ｖss）／２よりレベルシフト素子Ｑ0
9，Ｑ16のしきい値電圧分だけ低い電位にプリチャージ
される。ところが、選択ビット線のプリチャージ電位を
ダミー検出ノードに伝達する際に、伝達前のダミー検出
ノードの電位がある値以上高いと、レベルシフト素子Ｑ
09またはＱ16が非導通状態となり所望の電位に設定する
ことができない。これを避けるためにこの実施例では、
読出しの時のダミー検出ノードをあらかじめ（Ｖcc＋Ｖ
ss）／２−（しきい値電圧）より低い電位である、接地
電位Ｖssにリセットするという手法を用いる。
６及び図１７のタイミングで動作させる場合、読出し時
のダミー検出ノード、つまり偶数番のビット線ＢＬ2kが
選択された時のＮode ２、奇数番のビット線ＢＬ2k+1が
選択された時のＮode １の電位は、ビット線のプリチャ
ージ電位（Ｖcc＋Ｖss）／２よりレベルシフト素子Ｑ0
9，Ｑ16のしきい値電圧分だけ低い電位にプリチャージ
される。ところが、選択ビット線のプリチャージ電位を
ダミー検出ノードに伝達する際に、伝達前のダミー検出
ノードの電位がある値以上高いと、レベルシフト素子Ｑ
09またはＱ16が非導通状態となり所望の電位に設定する
ことができない。これを避けるためにこの実施例では、
読出しの時のダミー検出ノードをあらかじめ（Ｖcc＋Ｖ
ss）／２−（しきい値電圧）より低い電位である、接地
電位Ｖssにリセットするという手法を用いる。
【００４７】次に、動作タイミングの詳細について説明
する。
する。
【００４８】読出し動作前には、偶数番のビット線ＢＬ
2kがＶss、奇数番のビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされている。この時には、プリチャージ制
御信号ＰＲＥ3 及び選択制御信号ＳＥＬ1 がＶccである
ため、偶数番のビット線ＢＬ2kと奇数番のビット線ＢＬ
2k+1は、選択制御信号ＳＥＬ2 がＶssであるトランスフ
ァーゲートＱ15によってのみ分離されている。ダミー検
出ノードとなるＮode２は、プリチャージサイクルにお
いてプリチャージ制御信号ＰＲＥ2 ，ＰＲＥ3がＶcc、
リセット信号ＲＳＴがＶccとなって、ＭＯＳトランジス
タＱ08，Ｑ18，Ｑ17を介して接地されて、Ｖssに設定さ
れている。その後読出し前に、制御信号ＰＲＥ2 ，ＣＳ
Ｌ，ＡＣＴ1 がＶss、ＡＣＴ2 がＶccとなり、Ｎode ２
はフローティング状態とされる。
2kがＶss、奇数番のビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされている。この時には、プリチャージ制
御信号ＰＲＥ3 及び選択制御信号ＳＥＬ1 がＶccである
ため、偶数番のビット線ＢＬ2kと奇数番のビット線ＢＬ
2k+1は、選択制御信号ＳＥＬ2 がＶssであるトランスフ
ァーゲートＱ15によってのみ分離されている。ダミー検
出ノードとなるＮode２は、プリチャージサイクルにお
いてプリチャージ制御信号ＰＲＥ2 ，ＰＲＥ3がＶcc、
リセット信号ＲＳＴがＶccとなって、ＭＯＳトランジス
タＱ08，Ｑ18，Ｑ17を介して接地されて、Ｖssに設定さ
れている。その後読出し前に、制御信号ＰＲＥ2 ，ＣＳ
Ｌ，ＡＣＴ1 がＶss、ＡＣＴ2 がＶccとなり、Ｎode ２
はフローティング状態とされる。
【００４９】選択制御信号ＳＥＬ2 がＶssからＶccにな
ってトランスファゲートＱ15がオンになると（時刻ｔ
1)、Ｖss電位にある偶数番のビット線ＢＬ2kとＶcc電位
にある奇数番のビット線ＢＬ2k+1の間が短絡される。各
ビット線の全容量がほぼ等しい場合には、これにより全
ビット線が（Ｖcc＋Ｖss）／２にプリチャージされる。
その後、選択制御信号ＳＥＬ2 及びプリチャージ制御信
号ＰＲＥ3 がＶccからＶssになり、続いてプリチャージ
制御信号ＰＲＥ1 ，ＰＲＥ2 がＶssからＶccになる（時
刻ｔ2)。このとき選択制御信号ＳＥＬ1 がＶccのままな
ので、オンとなったトランスファゲートＱ07を介して、
データ検出ノードであるＮode１が（Ｖcc＋Ｖss）／２
程度にプリチャージされる。このプリチャージ電位は、
Ｎode １の容量に比べてビット線容量の方が十分大きい
ので、制御信号ＰＲＥ1 がＶssからＶccになる前のＮod
e １の電位にはほとんど影響されない。このとき同時に
Ｎode ２側のトランスファゲートＱ08もオンするため、
五極管領域で導通状態となるレベルシフト素子Ｑ09を介
して、Ｎode ２は（Ｖcc＋Ｖss）／２−Ｖth9 の電位に
プリチャージされる。
ってトランスファゲートＱ15がオンになると（時刻ｔ
1)、Ｖss電位にある偶数番のビット線ＢＬ2kとＶcc電位
にある奇数番のビット線ＢＬ2k+1の間が短絡される。各
ビット線の全容量がほぼ等しい場合には、これにより全
ビット線が（Ｖcc＋Ｖss）／２にプリチャージされる。
その後、選択制御信号ＳＥＬ2 及びプリチャージ制御信
号ＰＲＥ3 がＶccからＶssになり、続いてプリチャージ
制御信号ＰＲＥ1 ，ＰＲＥ2 がＶssからＶccになる（時
刻ｔ2)。このとき選択制御信号ＳＥＬ1 がＶccのままな
ので、オンとなったトランスファゲートＱ07を介して、
データ検出ノードであるＮode１が（Ｖcc＋Ｖss）／２
程度にプリチャージされる。このプリチャージ電位は、
Ｎode １の容量に比べてビット線容量の方が十分大きい
ので、制御信号ＰＲＥ1 がＶssからＶccになる前のＮod
e １の電位にはほとんど影響されない。このとき同時に
Ｎode ２側のトランスファゲートＱ08もオンするため、
五極管領域で導通状態となるレベルシフト素子Ｑ09を介
して、Ｎode ２は（Ｖcc＋Ｖss）／２−Ｖth9 の電位に
プリチャージされる。
【００５０】次に、アドレスによって選択された例えば
偶数番目のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶ
ssからＶccに立ち上がる（時刻ｔ3 ）。これにより、選
択ワード線ＷＬ2lに接続されたメモリセルのデータが偶
数番目のビット線ＢＬ2kに読出される。
偶数番目のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶ
ssからＶccに立ち上がる（時刻ｔ3 ）。これにより、選
択ワード線ＷＬ2lに接続されたメモリセルのデータが偶
数番目のビット線ＢＬ2kに読出される。
【００５１】そして先の実施例と同様に、選択されたメ
モリセルのデータがビット線を放電するものである場合
には、データ検出ノードであるＮode １はプリチャージ
電位（Ｖcc＋Ｖss）／２から低下するから、その電位低
下量が（Ｖth9 ＋ＶSA）（ただし、ＶSAはビット線セン
スアンプＳ／Ａの感度）より大きくなった後、プリチャ
ージ制御信号ＰＲＥ1 ，ＰＲＥ2 をＶssに戻し、同時に
ワード線ＷＬ2lをＶssに戻す。この様にして、メモリセ
ル・データをセンスアンプＳ／Ａのノードに転送してそ
のノードをビット線から切り離してフローティングにし
た後、センスアンプ活性化信号ＡＣＴ1 ，ＡＣＴ2 がそ
れぞれＶssからＶccに、ＶccからＶssにになる（時刻ｔ
4 ）。これにより、ＮＭＯＳフリップフロップ２１とＰ
ＭＯＳフリップフロップ２２の増幅作用によって、デー
タ検出ノードＮode １はＶssに、ダミー検出ノードＮod
e ２はＶccになり、データがラッチされる。
モリセルのデータがビット線を放電するものである場合
には、データ検出ノードであるＮode １はプリチャージ
電位（Ｖcc＋Ｖss）／２から低下するから、その電位低
下量が（Ｖth9 ＋ＶSA）（ただし、ＶSAはビット線セン
スアンプＳ／Ａの感度）より大きくなった後、プリチャ
ージ制御信号ＰＲＥ1 ，ＰＲＥ2 をＶssに戻し、同時に
ワード線ＷＬ2lをＶssに戻す。この様にして、メモリセ
ル・データをセンスアンプＳ／Ａのノードに転送してそ
のノードをビット線から切り離してフローティングにし
た後、センスアンプ活性化信号ＡＣＴ1 ，ＡＣＴ2 がそ
れぞれＶssからＶccに、ＶccからＶssにになる（時刻ｔ
4 ）。これにより、ＮＭＯＳフリップフロップ２１とＰ
ＭＯＳフリップフロップ２２の増幅作用によって、デー
タ検出ノードＮode １はＶssに、ダミー検出ノードＮod
e ２はＶccになり、データがラッチされる。
【００５２】メモリセルのデータがビット線を“Ｈ”レ
ベルに保つものである場合には、ワード線ＷＬ2lの立ち
上げによってデータ検出ノードＮode１の電位低下はな
く、（Ｖcc＋Ｖss）／２のままである。ダミー検出ノー
ドＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）／２−
Ｖth9 である。
ベルに保つものである場合には、ワード線ＷＬ2lの立ち
上げによってデータ検出ノードＮode１の電位低下はな
く、（Ｖcc＋Ｖss）／２のままである。ダミー検出ノー
ドＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）／２−
Ｖth9 である。
【００５３】その後、カラム選択信号ＣＳＬが“Ｈ”レ
ベルになってセンスアンプにラッチされたデータはトラ
ンスファゲートＱ11，Ｑ12を介し、切り替え回路３を介
してデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力
バッファをを通して外部に出力される。データ出力が終
了すると、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶ
ccからＶssに、ＶssからＶccになり、ビット線センスア
ンプによるデータラッチが終了する。
ベルになってセンスアンプにラッチされたデータはトラ
ンスファゲートＱ11，Ｑ12を介し、切り替え回路３を介
してデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力
バッファをを通して外部に出力される。データ出力が終
了すると、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶ
ccからＶssに、ＶssからＶccになり、ビット線センスア
ンプによるデータラッチが終了する。
【００５４】以上により、偶数番のビット線ＢＬ2kに接
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて偶数番のビット線ＢＬ2kの
選択の状態から奇数番のビット線ＢＬ2k+1の選択状態に
変わり、奇数番のビット線ＢＬ2k+1に接続されたメモリ
セルのデータの読出し動作の準備が始まる。
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて偶数番のビット線ＢＬ2kの
選択の状態から奇数番のビット線ＢＬ2k+1の選択状態に
変わり、奇数番のビット線ＢＬ2k+1に接続されたメモリ
セルのデータの読出し動作の準備が始まる。
【００５５】すなわち、プリチャージ制御信号ＰＲＥ1
，リセット信号ＲＳＴがともにＶssからＶccになるこ
とにより、トランスファーゲートＱ07及びリセット用ト
ランジスタＱ17がオンとなり、Ｎode１の電位がＶssに
設定される（時刻ｔ5 ）。リセット信号ＲＳＴは直ぐＶ
ssに戻る。続いて、選択信号ＳＥＬ2 ，プリチャージ制
御信号ＰＲＥ2 がＶssからＶccになる（時刻ｔ6 ）。こ
れにより、選択された奇数番のビット線ＢＬ2k+1のプリ
チャージ電位（Ｖcc＋Ｖss）／２が、導通状態となった
トランスファーゲートＱ15，Ｑ08を介してＮode ２に伝
達される。この時には、Ｎode １側のトランスファゲー
トＱ07がオン状態にある。また、レベルシフト素子Ｑ16
が五極管領域でオンとなり、したがってＮode １は、
（Ｖcc＋Ｖss）／２−Ｖth16の電位にプリチャージされ
る。Ｖth16は、レベルシフト素子Ｑ16のしきい値電圧で
ある。
，リセット信号ＲＳＴがともにＶssからＶccになるこ
とにより、トランスファーゲートＱ07及びリセット用ト
ランジスタＱ17がオンとなり、Ｎode１の電位がＶssに
設定される（時刻ｔ5 ）。リセット信号ＲＳＴは直ぐＶ
ssに戻る。続いて、選択信号ＳＥＬ2 ，プリチャージ制
御信号ＰＲＥ2 がＶssからＶccになる（時刻ｔ6 ）。こ
れにより、選択された奇数番のビット線ＢＬ2k+1のプリ
チャージ電位（Ｖcc＋Ｖss）／２が、導通状態となった
トランスファーゲートＱ15，Ｑ08を介してＮode ２に伝
達される。この時には、Ｎode １側のトランスファゲー
トＱ07がオン状態にある。また、レベルシフト素子Ｑ16
が五極管領域でオンとなり、したがってＮode １は、
（Ｖcc＋Ｖss）／２−Ｖth16の電位にプリチャージされ
る。Ｖth16は、レベルシフト素子Ｑ16のしきい値電圧で
ある。
【００５６】次に、アドレスによって選択された奇数番
のワード線ＷＬ2l+1（ｌ＝０，１，２，…）がＶssから
Ｖccに立ち上がる（時刻ｔ7 ）。これにより奇数番のビ
ット線ＢＬ2k+1に接続されたメモリセルのデータが読出
される。このデータが、偶数番目のビット線の場合と同
様の動作によって、ビット線センスアンプＳ／Ａにより
検出されてラッチされ、その後入出力線Ｉ／Ｏ，Ｉ／Ｏ
Ｂに転送される。
のワード線ＷＬ2l+1（ｌ＝０，１，２，…）がＶssから
Ｖccに立ち上がる（時刻ｔ7 ）。これにより奇数番のビ
ット線ＢＬ2k+1に接続されたメモリセルのデータが読出
される。このデータが、偶数番目のビット線の場合と同
様の動作によって、ビット線センスアンプＳ／Ａにより
検出されてラッチされ、その後入出力線Ｉ／Ｏ，Ｉ／Ｏ
Ｂに転送される。
【００５７】データ出力が終了すると、次に、選択信号
ＳＥＬ1 ，プリチャージ信号ＰＲＥ2 ，ＰＲＥ3 ，リセ
ット信号ＲＳＴがＶssからＶccになり、偶数番のビット
線とＮode ２がともにＶssにリセットされる。同時に、
プリチャージ信号ＰＲＥ4 がＶccからＶssになって、奇
数番のビット線ＢＬ2k+1はｐチャネルのプリチャージＭ
ＯＳトランジスタＱ19を介してＶssに充電される（時刻
ｔ8 ）。
ＳＥＬ1 ，プリチャージ信号ＰＲＥ2 ，ＰＲＥ3 ，リセ
ット信号ＲＳＴがＶssからＶccになり、偶数番のビット
線とＮode ２がともにＶssにリセットされる。同時に、
プリチャージ信号ＰＲＥ4 がＶccからＶssになって、奇
数番のビット線ＢＬ2k+1はｐチャネルのプリチャージＭ
ＯＳトランジスタＱ19を介してＶssに充電される（時刻
ｔ8 ）。
【００５８】Ｎode ２，ＢＬ2k，ＢＬ2k+1がそれぞれ、
Ｖss，Ｖss，Ｖccに設定された後、プリチャージ信号Ｐ
ＲＥ1 およびリセット信号ＰＳＴがＶccからＶssに、プ
リチャージ信号ＰＲＥ4 がＶssからＶccになり、Ｎode
２，ＢＬ2k，ＢＬ2k+1がフローティング状態に保たれ
る。これにより、次の読出し動作、つまり偶数番のビッ
ト線ＢＬ2kの読出し前のダミー検出ノードとなるＮode
２の（Ｖcc＋Ｖss）／２−Ｖth9 へのプリチャージ動作
の準備ができた状態になる。
Ｖss，Ｖss，Ｖccに設定された後、プリチャージ信号Ｐ
ＲＥ1 およびリセット信号ＰＳＴがＶccからＶssに、プ
リチャージ信号ＰＲＥ4 がＶssからＶccになり、Ｎode
２，ＢＬ2k，ＢＬ2k+1がフローティング状態に保たれ
る。これにより、次の読出し動作、つまり偶数番のビッ
ト線ＢＬ2kの読出し前のダミー検出ノードとなるＮode
２の（Ｖcc＋Ｖss）／２−Ｖth9 へのプリチャージ動作
の準備ができた状態になる。
【００５９】図１８は、図１４の実施例の構成を変形し
た実施例である。この実施例では、図１４において奇数
番目のビット線ＢＬ2k+1側に設けられたｎチャネルトラ
ンスファゲートＱ15が、ｐチャネルのトランスファゲー
トＱ31に置換されている。また図１４においてノードＮ
ode 3 に設けられたリセット用ＭＯＳトランジスタＱ17
がこの実施例では、トランスファゲートＱ14の外側すな
わち偶数番目のビット線ＢＬ2kに設けられている。
た実施例である。この実施例では、図１４において奇数
番目のビット線ＢＬ2k+1側に設けられたｎチャネルトラ
ンスファゲートＱ15が、ｐチャネルのトランスファゲー
トＱ31に置換されている。また図１４においてノードＮ
ode 3 に設けられたリセット用ＭＯＳトランジスタＱ17
がこの実施例では、トランスファゲートＱ14の外側すな
わち偶数番目のビット線ＢＬ2kに設けられている。
【００６０】この実施例において、切替え回路３として
図１９に示すように、図１５の信号ＳＥＬ2 を信号ＳＥ
Ｌ2Bに置き換えたものを用いる。信号ＳＥＬ2BはＳＥＬ
2 のＶccとＶssを入れ替えたものである。
図１９に示すように、図１５の信号ＳＥＬ2 を信号ＳＥ
Ｌ2Bに置き換えたものを用いる。信号ＳＥＬ2BはＳＥＬ
2 のＶccとＶssを入れ替えたものである。
【００６１】この実施例でのデータ読出し動作を、偶数
番目のビット線ＢＬ2k、続いて奇数番目のビット線ＢＬ
2k+1の順に行う場合について、図２０および図２１のタ
イミング図を用いて説明する。
番目のビット線ＢＬ2k、続いて奇数番目のビット線ＢＬ
2k+1の順に行う場合について、図２０および図２１のタ
イミング図を用いて説明する。
【００６２】読出し動作前には、偶数番のビット線ＢＬ
2kがＶss、奇数番のビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされている。この時には、プリチャージ制
御信号ＰＲＥ3 及び選択制御信号ＳＥＬ1 がＶccである
ため、偶数番のビット線ＢＬ2kと奇数番のビット線ＢＬ
2k+1は、選択制御信号ＳＥＬ2 がＶccであるトランスフ
ァーゲートＱ31によってのみ分離されている。ダミー検
出ノードとなるＮode２は、プリチャージサイクルにお
いてプリチャージ制御信号ＰＲＥ2 ，ＰＲＥ3がＶcc、
リセット信号ＲＳＴがＶccとなって、ＭＯＳトランジス
タＱ08，Ｑ18，Ｑ17を介して接地されて、Ｖssに設定さ
れている。その後読出し前に、制御信号ＰＲＥ2 ，ＣＳ
Ｌ，ＡＣＴ1 がＶss、ＡＣＴ2 がＶccとなり、Ｎode ２
はフローティング状態とされる。
2kがＶss、奇数番のビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされている。この時には、プリチャージ制
御信号ＰＲＥ3 及び選択制御信号ＳＥＬ1 がＶccである
ため、偶数番のビット線ＢＬ2kと奇数番のビット線ＢＬ
2k+1は、選択制御信号ＳＥＬ2 がＶccであるトランスフ
ァーゲートＱ31によってのみ分離されている。ダミー検
出ノードとなるＮode２は、プリチャージサイクルにお
いてプリチャージ制御信号ＰＲＥ2 ，ＰＲＥ3がＶcc、
リセット信号ＲＳＴがＶccとなって、ＭＯＳトランジス
タＱ08，Ｑ18，Ｑ17を介して接地されて、Ｖssに設定さ
れている。その後読出し前に、制御信号ＰＲＥ2 ，ＣＳ
Ｌ，ＡＣＴ1 がＶss、ＡＣＴ2 がＶccとなり、Ｎode ２
はフローティング状態とされる。
【００６３】選択制御信号ＳＥＬ2 がＶccからＶssにな
ってトランスファゲートＱ31がオンになると、Ｖss電位
にある偶数番のビット線ＢＬ2kとＶcc電位にある奇数番
のビット線ＢＬ2k+1の間が短絡され、これにより全ビッ
ト線が（Ｖcc＋Ｖss）／２にプリチャージされる。その
後、選択制御信号ＳＥＬ2 がＶssからＶccになり、プリ
チャージ制御信号ＰＲＥ3 がＶccからＶssになり、続い
てプリチャージ制御信号ＰＲＥ1 ，ＰＲＥ2 がＶssから
Ｖccになる。このとき選択制御信号ＳＥＬ1 がＶccのま
まなので、オンとなったトランスファゲートＱ07を介し
て、データ検出ノードであるＮode １が（Ｖcc＋Ｖss）
／２程度にプリチャージされる。このとき同時にＮode
２側のトランスファゲートＱ08もオンするため、五極管
領域で導通状態となるレベルシフト素子Ｑ09を介して、
Ｎode ２は（Ｖcc＋Ｖss）／２−Ｖth9 の電位にプリチ
ャージされる。同時に制御信号ＰＲＥ4 がＶccからＶss
になって、ＭＯＳトランジスタＱ19を介して奇数番目の
ビット線ＢＬ2k+1がＶccにプリチャージされる。
ってトランスファゲートＱ31がオンになると、Ｖss電位
にある偶数番のビット線ＢＬ2kとＶcc電位にある奇数番
のビット線ＢＬ2k+1の間が短絡され、これにより全ビッ
ト線が（Ｖcc＋Ｖss）／２にプリチャージされる。その
後、選択制御信号ＳＥＬ2 がＶssからＶccになり、プリ
チャージ制御信号ＰＲＥ3 がＶccからＶssになり、続い
てプリチャージ制御信号ＰＲＥ1 ，ＰＲＥ2 がＶssから
Ｖccになる。このとき選択制御信号ＳＥＬ1 がＶccのま
まなので、オンとなったトランスファゲートＱ07を介し
て、データ検出ノードであるＮode １が（Ｖcc＋Ｖss）
／２程度にプリチャージされる。このとき同時にＮode
２側のトランスファゲートＱ08もオンするため、五極管
領域で導通状態となるレベルシフト素子Ｑ09を介して、
Ｎode ２は（Ｖcc＋Ｖss）／２−Ｖth9 の電位にプリチ
ャージされる。同時に制御信号ＰＲＥ4 がＶccからＶss
になって、ＭＯＳトランジスタＱ19を介して奇数番目の
ビット線ＢＬ2k+1がＶccにプリチャージされる。
【００６４】次に、アドレスによって選択された例えば
偶数番目のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶ
ssからＶccに立ち上がり、選択ワード線ＷＬ2lに接続さ
れたメモリセルのデータが偶数番目のビット線ＢＬ2kに
読出される。
偶数番目のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶ
ssからＶccに立ち上がり、選択ワード線ＷＬ2lに接続さ
れたメモリセルのデータが偶数番目のビット線ＢＬ2kに
読出される。
【００６５】そして先の実施例と同様に、選択されたメ
モリセルのデータがビット線を放電するものである場合
には、データ検出ノードであるＮode １はプリチャージ
電位（Ｖcc＋Ｖss）／２からある値以上低下した後、プ
リチャージ制御信号ＰＲＥ1，ＰＲＥ2 をＶssに戻し、
同時にワード線ＷＬ2lをＶssに戻す。この様にして、メ
モリセル・データをセンスアンプＳ／Ａのノードに転送
してそのノードをビット線から切り離してフローティン
グにした後、センスアンプ活性化信号ＡＣＴ1，ＡＣＴ2
がそれぞれＶssからＶccに、ＶccからＶssになり、Ｎ
ＭＯＳフリップフロップ２１とＰＭＯＳフリップフロッ
プ２２によって、データ検出ノードＮode １はＶssに、
ダミー検出ノードＮode ２はＶccになり、データがラッ
チされる。
モリセルのデータがビット線を放電するものである場合
には、データ検出ノードであるＮode １はプリチャージ
電位（Ｖcc＋Ｖss）／２からある値以上低下した後、プ
リチャージ制御信号ＰＲＥ1，ＰＲＥ2 をＶssに戻し、
同時にワード線ＷＬ2lをＶssに戻す。この様にして、メ
モリセル・データをセンスアンプＳ／Ａのノードに転送
してそのノードをビット線から切り離してフローティン
グにした後、センスアンプ活性化信号ＡＣＴ1，ＡＣＴ2
がそれぞれＶssからＶccに、ＶccからＶssになり、Ｎ
ＭＯＳフリップフロップ２１とＰＭＯＳフリップフロッ
プ２２によって、データ検出ノードＮode １はＶssに、
ダミー検出ノードＮode ２はＶccになり、データがラッ
チされる。
【００６６】メモリセルのデータがビット線を“Ｈ”レ
ベルに保つものである場合には、ワード線ＷＬ2lの立ち
上げによってデータ検出ノードＮode１の電位低下はな
く、（Ｖcc＋Ｖss）／２のままである。ダミー検出ノー
ドＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）／２−
Ｖth9 である。
ベルに保つものである場合には、ワード線ＷＬ2lの立ち
上げによってデータ検出ノードＮode１の電位低下はな
く、（Ｖcc＋Ｖss）／２のままである。ダミー検出ノー
ドＮode ２の電位も変化はなく、（Ｖcc＋Ｖss）／２−
Ｖth9 である。
【００６７】その後、カラム選択信号ＣＳＬが“Ｈ”レ
ベルになってセンスアンプにラッチされたデータはトラ
ンスファゲートＱ11，Ｑ12を介し、切り替え回路３を介
してデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力
バッファをを通して外部に出力される。データ出力が終
了すると、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶ
ccからＶssに、ＶssからＶccになり、ビット線センスア
ンプによるデータラッチが終了する。
ベルになってセンスアンプにラッチされたデータはトラ
ンスファゲートＱ11，Ｑ12を介し、切り替え回路３を介
してデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力
バッファをを通して外部に出力される。データ出力が終
了すると、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶ
ccからＶssに、ＶssからＶccになり、ビット線センスア
ンプによるデータラッチが終了する。
【００６８】以上により、偶数番のビット線ＢＬ2kに接
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて偶数番のビット線ＢＬ2kの
選択の状態から奇数番のビット線ＢＬ2k+1の選択状態に
変わり、奇数番のビット線ＢＬ2k+1に接続されたメモリ
セルのデータの読出し動作の準備が始まる。
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて偶数番のビット線ＢＬ2kの
選択の状態から奇数番のビット線ＢＬ2k+1の選択状態に
変わり、奇数番のビット線ＢＬ2k+1に接続されたメモリ
セルのデータの読出し動作の準備が始まる。
【００６９】プリチャージ制御信号ＰＲＥ1 がＶssから
Ｖpp（Ｖcc＋ＭＯＳトランジスタＱ07，Ｑ08のしきい値
電圧以上の電位）となり、選択信号ＳＥＬ1 がＶssから
Ｖccになると、Ｎode １の電位が偶数番目のビット線Ｂ
Ｌ2kの電位と同電位すなわち、（Ｖcc＋Ｖss）／２程度
の電位になる。図２１に示すように、Ｎode 1 の電位は
この時点で（Ｖcc＋Ｖss）／２または（Ｖcc＋Ｖss）／
２−Ｖth9 の二種類の電位のいずれかを取る。続いて、
選択信号ＳＥＬ1 がＶccからＶssになった後、選択信号
ＳＥＬ2 がＶccからＶssに、プリチャージ制御信号ＰＲ
Ｅ2 がＶssからＶppになる。これにより、ｎチャネルＭ
ＯＳトランジスタＱ08およびｐチャネルＭＯＳトランジ
スタＱ31による電位低下はなく、Ｎode ２がＶccにプリ
チャージされる。同時にＭＯＳトランジスタＱ16，Ｑ07
を介して、Ｎode １がＶcc−Ｖth16の電位にプリチャー
ジされる。ＭＯＳトランジスタＱ07は高電位Ｖppで駆動
されているので、ここでもしきい値落ちはない。
Ｖpp（Ｖcc＋ＭＯＳトランジスタＱ07，Ｑ08のしきい値
電圧以上の電位）となり、選択信号ＳＥＬ1 がＶssから
Ｖccになると、Ｎode １の電位が偶数番目のビット線Ｂ
Ｌ2kの電位と同電位すなわち、（Ｖcc＋Ｖss）／２程度
の電位になる。図２１に示すように、Ｎode 1 の電位は
この時点で（Ｖcc＋Ｖss）／２または（Ｖcc＋Ｖss）／
２−Ｖth9 の二種類の電位のいずれかを取る。続いて、
選択信号ＳＥＬ1 がＶccからＶssになった後、選択信号
ＳＥＬ2 がＶccからＶssに、プリチャージ制御信号ＰＲ
Ｅ2 がＶssからＶppになる。これにより、ｎチャネルＭ
ＯＳトランジスタＱ08およびｐチャネルＭＯＳトランジ
スタＱ31による電位低下はなく、Ｎode ２がＶccにプリ
チャージされる。同時にＭＯＳトランジスタＱ16，Ｑ07
を介して、Ｎode １がＶcc−Ｖth16の電位にプリチャー
ジされる。ＭＯＳトランジスタＱ07は高電位Ｖppで駆動
されているので、ここでもしきい値落ちはない。
【００７０】次に、選択された奇数番のワード線ＷＬ2l
+1（ｌ＝０，１，２，…）がＶssからＶccに立ち上が
り、奇数番のビット線ＢＬ2k+1に接続されたメモリセル
のデータが読出される。このデータが、偶数番目のビッ
ト線の場合と同様の動作によって、ビット線センスアン
プＳ／Ａにより検出されてラッチされ、その後入出力線
Ｉ／Ｏ，Ｉ／ＯＢに転送される。
+1（ｌ＝０，１，２，…）がＶssからＶccに立ち上が
り、奇数番のビット線ＢＬ2k+1に接続されたメモリセル
のデータが読出される。このデータが、偶数番目のビッ
ト線の場合と同様の動作によって、ビット線センスアン
プＳ／Ａにより検出されてラッチされ、その後入出力線
Ｉ／Ｏ，Ｉ／ＯＢに転送される。
【００７１】以上に説明した偶数番目のビット線データ
をビット線センスアンプの一方の入力ノードで検出し、
奇数番目のビット線データをビット線センスアンプもう
一方のノードで検出する方式を用いる場合のセルレイア
ウトとビット線センスアンプの関係は、図２２に示すよ
うな折り返しビット線構造或いは図２３に示すようなオ
ープンビット線構造となる。
をビット線センスアンプの一方の入力ノードで検出し、
奇数番目のビット線データをビット線センスアンプもう
一方のノードで検出する方式を用いる場合のセルレイア
ウトとビット線センスアンプの関係は、図２２に示すよ
うな折り返しビット線構造或いは図２３に示すようなオ
ープンビット線構造となる。
【００７２】以上の実施例は、ビット線センスアンプの
二つの入力ノードを微小電位差をもってプリチャージす
る手段として、ＭＯＳトランジスタのしきい値落ちを利
用したレベルシフト素子を用いた。次にこの様なレベル
シフト素子に代って、容量カップリングを用いたブート
ストラップによって電位差を持つプリチャージを行うよ
うにした実施例を説明する。
二つの入力ノードを微小電位差をもってプリチャージす
る手段として、ＭＯＳトランジスタのしきい値落ちを利
用したレベルシフト素子を用いた。次にこの様なレベル
シフト素子に代って、容量カップリングを用いたブート
ストラップによって電位差を持つプリチャージを行うよ
うにした実施例を説明する。
【００７３】図２４はその様な実施例の半導体記憶装置
のビット線センスアンプＳ／Ａの構成である。このビッ
ト線センスアンプは、図１４の構成を基本としている。
図１４と異なる点は、図１４において用いられているＮ
ode 3 ，Ｎode ４間を短絡するためのＭＯＳトランジス
タＱ18、レベルシフト素子Ｑ09，Ｑ16が省略されている
こと、Ｎode １側のｎチャネルのトランスファゲートＱ
07がｐチャネルＭＯＳトランジスタによるトランスファ
ゲートＱ32に置換されていること、およびＮode ３に設
けられていたリセット用のＭＯＳトランジスタＱ17が、
トランスファゲートＱ14の外側すなわち偶数番目のビッ
ト線ＢＬ2kに設けられていること、である。
のビット線センスアンプＳ／Ａの構成である。このビッ
ト線センスアンプは、図１４の構成を基本としている。
図１４と異なる点は、図１４において用いられているＮ
ode 3 ，Ｎode ４間を短絡するためのＭＯＳトランジス
タＱ18、レベルシフト素子Ｑ09，Ｑ16が省略されている
こと、Ｎode １側のｎチャネルのトランスファゲートＱ
07がｐチャネルＭＯＳトランジスタによるトランスファ
ゲートＱ32に置換されていること、およびＮode ３に設
けられていたリセット用のＭＯＳトランジスタＱ17が、
トランスファゲートＱ14の外側すなわち偶数番目のビッ
ト線ＢＬ2kに設けられていること、である。
【００７４】この様に構成された半導体記憶装置のデー
タ読出し動作を、偶数番目のビット線ＢＬ2k，奇数番目
のビット線ＢＬ2k+1の順で読出す場合を例にとって、以
下に説明する。ビット線のプリチャージ電位は、偶数番
目のビット線ＢＬ2k，奇数番目のビット線ＢＬ2k+1とも
に、（Ｖcc＋Ｖss）／２とする。また偶数番目のビット
線ＢＬ2k、奇数番目のビット線ＢＬ2k+1のいずれのデー
タを読出す場合にも、センスアンプＳ／Ａは、Ｎode １
がデータ検出ノード、Ｎode ２がダミー検出ノードとし
て用いられる。
タ読出し動作を、偶数番目のビット線ＢＬ2k，奇数番目
のビット線ＢＬ2k+1の順で読出す場合を例にとって、以
下に説明する。ビット線のプリチャージ電位は、偶数番
目のビット線ＢＬ2k，奇数番目のビット線ＢＬ2k+1とも
に、（Ｖcc＋Ｖss）／２とする。また偶数番目のビット
線ＢＬ2k、奇数番目のビット線ＢＬ2k+1のいずれのデー
タを読出す場合にも、センスアンプＳ／Ａは、Ｎode １
がデータ検出ノード、Ｎode ２がダミー検出ノードとし
て用いられる。
【００７５】図２５および図２６がその動作タイミング
図である。このタイミングで動作させる場合、センスア
ンプ活性化前にデータ検出ノード、つまりＮode １の電
位をセンスアンプ活性化前のビット線電位より少し高い
値に設定すると共に、ダミー側検出ノード、つまりＮod
e ２の電位を、ビット線のプリチャージ電位（Ｖcc＋Ｖ
ss）／２より少し低い電位に設定する。その方法として
この実施例では、ＭＯＳトランジスタＱ32，Ｑ08のゲー
ト電位がＶccからＶssまたはＶssからＶccになるタイミ
ングを調整することにより、Ｎode １とＭＯＳトランジ
スタＱ32のゲート電極間、及びＮode ２とＭＯＳトラン
ジスタＱ08のゲート電極間の容量カップリングによるブ
ートストラップを用いる。以下のその動作タイミングの
詳細を説明する。
図である。このタイミングで動作させる場合、センスア
ンプ活性化前にデータ検出ノード、つまりＮode １の電
位をセンスアンプ活性化前のビット線電位より少し高い
値に設定すると共に、ダミー側検出ノード、つまりＮod
e ２の電位を、ビット線のプリチャージ電位（Ｖcc＋Ｖ
ss）／２より少し低い電位に設定する。その方法として
この実施例では、ＭＯＳトランジスタＱ32，Ｑ08のゲー
ト電位がＶccからＶssまたはＶssからＶccになるタイミ
ングを調整することにより、Ｎode １とＭＯＳトランジ
スタＱ32のゲート電極間、及びＮode ２とＭＯＳトラン
ジスタＱ08のゲート電極間の容量カップリングによるブ
ートストラップを用いる。以下のその動作タイミングの
詳細を説明する。
【００７６】読出し動作前には、ビット線ＢＬ2kがリセ
ット用ＭＯＳトランジスタＱ17によりＶssに、ビット線
ＢＬ2K+1がプリチャージ用ＭＯＳトランジスタＱ19によ
りＶccにプリチャージされている状態にある。また、こ
の時にはトランスファゲートＱ32，Ｑ08，Ｑ14，Ｑ15は
全て非導通状態にある。選択信号ＳＥＬ1 ，ＳＥＬ2が
ＶssからＶccに、プリチャージ制御信号ＰＲＥ1 がＶcc
からＶssになると、これらのトランスファゲートＱ32，
Ｑ08，Ｑ14，Ｑ15が導通状態となり、Ｖss電位にあるビ
ット線ＢＬ2kとＶcc電位にあるビット線ＢＬ2k+1がショ
ートされる。各ビット線の全容量がほぼ等しい場合に
は、全ビット線の電位が（Ｖcc＋Ｖss）／２程度の値と
なる。
ット用ＭＯＳトランジスタＱ17によりＶssに、ビット線
ＢＬ2K+1がプリチャージ用ＭＯＳトランジスタＱ19によ
りＶccにプリチャージされている状態にある。また、こ
の時にはトランスファゲートＱ32，Ｑ08，Ｑ14，Ｑ15は
全て非導通状態にある。選択信号ＳＥＬ1 ，ＳＥＬ2が
ＶssからＶccに、プリチャージ制御信号ＰＲＥ1 がＶcc
からＶssになると、これらのトランスファゲートＱ32，
Ｑ08，Ｑ14，Ｑ15が導通状態となり、Ｖss電位にあるビ
ット線ＢＬ2kとＶcc電位にあるビット線ＢＬ2k+1がショ
ートされる。各ビット線の全容量がほぼ等しい場合に
は、全ビット線の電位が（Ｖcc＋Ｖss）／２程度の値と
なる。
【００７７】次に、選択信号ＳＥＬ2 ，プリチャージ制
御信号ＰＲＥ2がＶccからＶssになり、制御信号ＰＲＥ2
が入力されているＭＯＳトランジスタＱ08のゲート電
極とＮode ２の間の容量カップリングにより、Ｎode ２
が、（Ｖcc＋Ｖss）／２からΔＶ2 だけ低下した電位で
フローティング状態になる。Ｎode １側は、トランスフ
ァゲートＱ32が導通状態にあるためビット線と同電位の
ままである。また、選択信号ＳＥＬ2 がＶccからＶssと
なることにより、ビット線ＢＬ2K+1が（Ｖcc＋Ｖss）／
２の状態のまま保たれ、結果としてＮode ２，ＢＬ2k，
ＢＬ2K+1のプリチャージが終了したことになる。この時
に、ビット線ＢＬ2k+1の電位がトランスファゲートＱ15
のゲート電極とのカップリングで低下しないのは、ビッ
ト線ＢＬ2k+1の容量がＮode ２の容量に比べて十分大き
く、カップリングによる電位低下が無視できるほど小さ
いためである。
御信号ＰＲＥ2がＶccからＶssになり、制御信号ＰＲＥ2
が入力されているＭＯＳトランジスタＱ08のゲート電
極とＮode ２の間の容量カップリングにより、Ｎode ２
が、（Ｖcc＋Ｖss）／２からΔＶ2 だけ低下した電位で
フローティング状態になる。Ｎode １側は、トランスフ
ァゲートＱ32が導通状態にあるためビット線と同電位の
ままである。また、選択信号ＳＥＬ2 がＶccからＶssと
なることにより、ビット線ＢＬ2K+1が（Ｖcc＋Ｖss）／
２の状態のまま保たれ、結果としてＮode ２，ＢＬ2k，
ＢＬ2K+1のプリチャージが終了したことになる。この時
に、ビット線ＢＬ2k+1の電位がトランスファゲートＱ15
のゲート電極とのカップリングで低下しないのは、ビッ
ト線ＢＬ2k+1の容量がＮode ２の容量に比べて十分大き
く、カップリングによる電位低下が無視できるほど小さ
いためである。
【００７８】続いて、アドレスによって選択された偶数
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。読出し動作後、Ｎode １の電位が“Ｌ”レベル
となるようなデータを持つメモリセルが選択された場合
に、ビット線ＢＬ2kの電位がプリチャージ電位から所定
以上低下した後に制御信号ＰＲＥ1 がＶssからＶccにな
ってトランスファゲートＱ32がオフにされる。このタイ
ミングは、フリップフロップ型センスアンプの感度をＶ
SA、ＰＲＥ1 をＶssからＶccにしたときのトランスファ
ゲートＱ32のゲートとノードＮode １間の容量カップリ
ングによるＮode １の電位上昇量をΔＶ1 としたとき
に、Ｎode １の電位が、（Ｖcc＋Ｖss）／２−ΔＶ1 −
ΔＶ2 −ＶSA以下になった後とする。
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。読出し動作後、Ｎode １の電位が“Ｌ”レベル
となるようなデータを持つメモリセルが選択された場合
に、ビット線ＢＬ2kの電位がプリチャージ電位から所定
以上低下した後に制御信号ＰＲＥ1 がＶssからＶccにな
ってトランスファゲートＱ32がオフにされる。このタイ
ミングは、フリップフロップ型センスアンプの感度をＶ
SA、ＰＲＥ1 をＶssからＶccにしたときのトランスファ
ゲートＱ32のゲートとノードＮode １間の容量カップリ
ングによるＮode １の電位上昇量をΔＶ1 としたとき
に、Ｎode １の電位が、（Ｖcc＋Ｖss）／２−ΔＶ1 −
ΔＶ2 −ＶSA以下になった後とする。
【００７９】つまりＮode １の電位がＮode ２の電位よ
り（ΔＶ1 ＋ＶSA）以上低くなった後、制御信号ＰＲＥ
1 がＶssからＶccにされる。この場合には、ＭＯＳトラ
ンジスタＱ01，Ｑ02，Ｑ04，Ｑ05の容量はＭＯＳトラン
ジスタＱ32，Ｑ08の容量に比べて十分小さいので、Ｎod
e １電位低下に伴う、これらＭＯＳトランジスタＱ01，
Ｑ04のゲート電極とＮode １間、及びＮode ２とＭＯＳ
トランジスタＱ02，Ｑ05のゲート電極の間の容量カップ
リングによるＮode ２の電位低下は無視できる。
り（ΔＶ1 ＋ＶSA）以上低くなった後、制御信号ＰＲＥ
1 がＶssからＶccにされる。この場合には、ＭＯＳトラ
ンジスタＱ01，Ｑ02，Ｑ04，Ｑ05の容量はＭＯＳトラン
ジスタＱ32，Ｑ08の容量に比べて十分小さいので、Ｎod
e １電位低下に伴う、これらＭＯＳトランジスタＱ01，
Ｑ04のゲート電極とＮode １間、及びＮode ２とＭＯＳ
トランジスタＱ02，Ｑ05のゲート電極の間の容量カップ
リングによるＮode ２の電位低下は無視できる。
【００８０】制御信号ＰＲＥ1 がＶssからＶccになる
と、これが入力されているトランスファゲートＱ32のゲ
ート電極とＮode １の間の容量カップリングにより、Ｎ
ode １は、（Ｖcc＋Ｖss）／２−ΔＶ1 −ΔＶ2 −ＶSA
から、（Ｖcc＋Ｖss）／２−ΔＶ2 −ＶSAのようにΔ
Ｖ1 だけ電位上昇してフローティング状態になる。続い
て、制御信号ＳＥＬ1 がＶccからＶssになり、トランス
ファゲートＱ14がオフになる。この時には、Ｎode ２の
電位（Ｖcc＋Ｖss）／２−ΔＶ2とＮode １の電位の差
はＶSA以上となっていて、次に活性化信号ＡＣＴ1 ，Ａ
ＣＴ2 によりセンスアンプを活性化させることにより、
Ｎode １の電位をＶssに，Ｎode ２の電位をＶccにする
ことができる。
と、これが入力されているトランスファゲートＱ32のゲ
ート電極とＮode １の間の容量カップリングにより、Ｎ
ode １は、（Ｖcc＋Ｖss）／２−ΔＶ1 −ΔＶ2 −ＶSA
から、（Ｖcc＋Ｖss）／２−ΔＶ2 −ＶSAのようにΔ
Ｖ1 だけ電位上昇してフローティング状態になる。続い
て、制御信号ＳＥＬ1 がＶccからＶssになり、トランス
ファゲートＱ14がオフになる。この時には、Ｎode ２の
電位（Ｖcc＋Ｖss）／２−ΔＶ2とＮode １の電位の差
はＶSA以上となっていて、次に活性化信号ＡＣＴ1 ，Ａ
ＣＴ2 によりセンスアンプを活性化させることにより、
Ｎode １の電位をＶssに，Ｎode ２の電位をＶccにする
ことができる。
【００８１】読出し動作後のＮode １の電位が“Ｈ”レ
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶssからＶccとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶssか
らＶccになると、トランスファゲートＱ32のゲート電極
とＮode １の間の容量カップリングにより、Ｎode １の
電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２＋Δ
Ｖ1となる。
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶssからＶccとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶssか
らＶccになると、トランスファゲートＱ32のゲート電極
とＮode １の間の容量カップリングにより、Ｎode １の
電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２＋Δ
Ｖ1となる。
【００８２】このときＮode ２の電位は、（Ｖcc＋Ｖs
s）／２−ΔＶ2 なので、ΔＶ1 ＋ΔＶ2 ≧ＶSAの場合
には、活性化信号ＡＣＴ1 ，ＡＣＴ2 によりセンスアン
プを活性化することにより、Ｎode １の電位をＶccに，
Ｎode ２の電位をＶssにすることができる。
s）／２−ΔＶ2 なので、ΔＶ1 ＋ΔＶ2 ≧ＶSAの場合
には、活性化信号ＡＣＴ1 ，ＡＣＴ2 によりセンスアン
プを活性化することにより、Ｎode １の電位をＶccに，
Ｎode ２の電位をＶssにすることができる。
【００８３】このようにして、Ｎode １，Ｎode ２に
は、一方がＶcc，他方がＶssとなってデータがラッチさ
れる。
は、一方がＶcc，他方がＶssとなってデータがラッチさ
れる。
【００８４】続いてカラム選択信号ＣＳＬがＶssからＶ
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
【００８５】制御信号ＰＲＥ1 がＶccからＶssに，制御
信号ＰＲＥ2 ，ＳＥＬ2 がＶssからＶccになると、トラ
ンスファゲートＱ32，Ｑ08，Ｑ15がともに導通状態とな
り、Ｎode １，Ｎode ２は、これに対して十分容量の大
きいビット線ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２にプリ
チャージされる。次に、制御信号ＰＲＥ2 がＶccからＶ
ssになると、トランスファゲートＱ08のゲート電極とＮ
ode ２の間の容量カップリングにより、Ｎode ２は、
（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ2 へ
と電位低下してフローティング状態となる。
信号ＰＲＥ2 ，ＳＥＬ2 がＶssからＶccになると、トラ
ンスファゲートＱ32，Ｑ08，Ｑ15がともに導通状態とな
り、Ｎode １，Ｎode ２は、これに対して十分容量の大
きいビット線ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２にプリ
チャージされる。次に、制御信号ＰＲＥ2 がＶccからＶ
ssになると、トランスファゲートＱ08のゲート電極とＮ
ode ２の間の容量カップリングにより、Ｎode ２は、
（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ2 へ
と電位低下してフローティング状態となる。
【００８６】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
【００８７】読出し動作後、上の偶数番目のビット線選
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶssからＶccになる。これに
より、制御信号ＰＲＥ1 が入力されているトランスファ
ゲートＱ32のゲート電極とＮode １の間の容量カップリ
ングにより、Ｎode １の電位はＮode ２の電位よりΔＶ
1 だけ低下して、フローティング状態になる。
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶssからＶccになる。これに
より、制御信号ＰＲＥ1 が入力されているトランスファ
ゲートＱ32のゲート電極とＮode １の間の容量カップリ
ングにより、Ｎode １の電位はＮode ２の電位よりΔＶ
1 だけ低下して、フローティング状態になる。
【００８８】続いて、制御信号ＳＥＬ2 がＶccからＶss
になり、トランスファゲートＱ15がオフになって、ビッ
ト線ＢＬ2k+1もフローティング状態となる。この時、Ｎ
ode２の電位はＮode １電位よりＶSA以上高くなってい
て、次に活性化信号ＡＣＴ1，ＡＣＴ2 によりセンスア
ンプを活性化することにより、Ｎode １の電位をＶss、
Ｎode ２の電位をＶccとすることができる。
になり、トランスファゲートＱ15がオフになって、ビッ
ト線ＢＬ2k+1もフローティング状態となる。この時、Ｎ
ode２の電位はＮode １電位よりＶSA以上高くなってい
て、次に活性化信号ＡＣＴ1，ＡＣＴ2 によりセンスア
ンプを活性化することにより、Ｎode １の電位をＶss、
Ｎode ２の電位をＶccとすることができる。
【００８９】読出し動作後のＮode １の電位が“Ｈ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合には、メモリセルを介してのビット線ＢＬ2k+1の電
位変化は起こらないので、制御信号ＰＲＥ1 がＶssから
Ｖccになるまでは、Ｎode １の電位は（Ｖcc＋Ｖss）／
２である。制御信号ＰＲＥ1 がＶssからＶccとなると、
トランスファゲートＱ32のゲート電極とＮode １の間の
容量カップリングにより、Ｎode １の電位は（Ｖcc＋Ｖ
ss）／２から（Ｖcc＋Ｖss）／２＋ΔＶ1 となる。つま
り、Ｎode １とＮode ２の電位差がΔＶ1 ＋ΔＶ2 ≧Ｖ
SAとなる。
ベルとなるようなデータを持つメモリセルが選択された
場合には、メモリセルを介してのビット線ＢＬ2k+1の電
位変化は起こらないので、制御信号ＰＲＥ1 がＶssから
Ｖccになるまでは、Ｎode １の電位は（Ｖcc＋Ｖss）／
２である。制御信号ＰＲＥ1 がＶssからＶccとなると、
トランスファゲートＱ32のゲート電極とＮode １の間の
容量カップリングにより、Ｎode １の電位は（Ｖcc＋Ｖ
ss）／２から（Ｖcc＋Ｖss）／２＋ΔＶ1 となる。つま
り、Ｎode １とＮode ２の電位差がΔＶ1 ＋ΔＶ2 ≧Ｖ
SAとなる。
【００９０】次に、活性化信号ＡＣＴ1 、ＡＣＴ2 によ
りセンスアンプを活性化すると、Ｎode １の電位はＶc
c，Ｎode ２の電位はＶssとなる。その後、センスアン
プにラッチされたデータが入出力線を介して外部に取り
出され、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ元に
戻って、フリップフロップによるデータラッチが終了す
る。この時点で、奇数番のビット線ＢＬ2k+1に接続され
たメモリセルのデータの読出し動作が終了する。
りセンスアンプを活性化すると、Ｎode １の電位はＶc
c，Ｎode ２の電位はＶssとなる。その後、センスアン
プにラッチされたデータが入出力線を介して外部に取り
出され、活性化信号ＡＣＴ1 ，ＡＣＴ2 がそれぞれ元に
戻って、フリップフロップによるデータラッチが終了す
る。この時点で、奇数番のビット線ＢＬ2k+1に接続され
たメモリセルのデータの読出し動作が終了する。
【００９１】続いて、制御信号ＰＲＥ3 がＶssからＶcc
になり、制御信号ＰＲＥ4 がＶccからＶssになって、Ｍ
ＯＳトランジスタＱ17，Ｑ19がともにオンして、ビット
線ＢＬ2kがＶssに、ビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされる。最後に、制御信号ＰＲＥ3 がＶcc
からＶssに、制御信号ＰＲＥ4 がＶssからＶccになっ
て、読出しサイクルは終了する。
になり、制御信号ＰＲＥ4 がＶccからＶssになって、Ｍ
ＯＳトランジスタＱ17，Ｑ19がともにオンして、ビット
線ＢＬ2kがＶssに、ビット線ＢＬ2k+1がＶccにそれぞれ
プリチャージされる。最後に、制御信号ＰＲＥ3 がＶcc
からＶssに、制御信号ＰＲＥ4 がＶssからＶccになっ
て、読出しサイクルは終了する。
【００９２】図２７は、ブートストラップを利用してセ
ンスアンプの二つのノードのプリチャージ電位に差をつ
ける別の実施例の半導体記憶装置のビット線センスアン
プ構成である。図２４と異なり、二つのノードＮode
１，Ｎode ２に繋がるトランスファゲートＱ07，Ｑ08と
もにｎチャネルであって、二つのノードは対称的になっ
ている。そしてＮode １，Ｎode ２にはそれぞれ、選択
的に微小電位差をつけるためのＭＯＳキャパシタＱ33，
Ｑ34が設けられている。これらＭＯＳキャパシタＱ33，
Ｑ34の端子は、制御信号ＰＲＥ5 ，ＰＲＥ6 によって制
御されるようになっている。この実施例でも、偶数番目
のビット線ＢＬ2k、奇数番目のビット線ＢＬ2k+1いずれ
のデータ読出しに際しても、Ｎode １がデータ検出ノー
ド、Ｎode２がダミー検出ノードとなる。
ンスアンプの二つのノードのプリチャージ電位に差をつ
ける別の実施例の半導体記憶装置のビット線センスアン
プ構成である。図２４と異なり、二つのノードＮode
１，Ｎode ２に繋がるトランスファゲートＱ07，Ｑ08と
もにｎチャネルであって、二つのノードは対称的になっ
ている。そしてＮode １，Ｎode ２にはそれぞれ、選択
的に微小電位差をつけるためのＭＯＳキャパシタＱ33，
Ｑ34が設けられている。これらＭＯＳキャパシタＱ33，
Ｑ34の端子は、制御信号ＰＲＥ5 ，ＰＲＥ6 によって制
御されるようになっている。この実施例でも、偶数番目
のビット線ＢＬ2k、奇数番目のビット線ＢＬ2k+1いずれ
のデータ読出しに際しても、Ｎode １がデータ検出ノー
ド、Ｎode２がダミー検出ノードとなる。
【００９３】この実施例でのデータ読出し動作を、図２
８および図２９のタイミング図を参照して説明する。読
出し動作前に先ず、偶数番目のビット線ＢＬ2kをＶss
に、奇数番目のビット線ＢＬ2k+1をＶccにプリチャージ
した後、これらを短絡し、かつＮode １，Ｎode ２に接
続することにより、全ビット線およびＮode １，Ｎode
２を（Ｖcc＋Ｖss）／２のプリチャージ状態とすること
は、先の実施例と同じである。
８および図２９のタイミング図を参照して説明する。読
出し動作前に先ず、偶数番目のビット線ＢＬ2kをＶss
に、奇数番目のビット線ＢＬ2k+1をＶccにプリチャージ
した後、これらを短絡し、かつＮode １，Ｎode ２に接
続することにより、全ビット線およびＮode １，Ｎode
２を（Ｖcc＋Ｖss）／２のプリチャージ状態とすること
は、先の実施例と同じである。
【００９４】次に制御信号ＳＥＬ2 ，ＰＲＥ2 がＶccか
らＶssになり、トランスファゲートＱ08，Ｑ15がオフに
なって、Ｎode ２がフローティング状態になる。
らＶssになり、トランスファゲートＱ08，Ｑ15がオフに
なって、Ｎode ２がフローティング状態になる。
【００９５】続いて、アドレスによって選択された偶数
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。いま読出し動作後、Ｎode １の電位が“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合を考える。このときビット線ＢＬ2kの電位がプリチ
ャージ電位から所定以上低下した後に、制御信号ＰＲＥ
1 がＶccからＶssになってトランスファゲートＱ07がオ
フにされる。
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。いま読出し動作後、Ｎode １の電位が“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合を考える。このときビット線ＢＬ2kの電位がプリチ
ャージ電位から所定以上低下した後に、制御信号ＰＲＥ
1 がＶccからＶssになってトランスファゲートＱ07がオ
フにされる。
【００９６】このタイミングは、次のように定められ
る。フリップフロップ型センスアンプの感度をＶSA、Ｎ
ode １，Ｎode ２がフローティング状態にある時に制御
信号ＰＲＥ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、Ｖcc
からＶssになったときのＮode１，Ｎode ２の電位上昇
量，電位低下量をともにΔＶとすると、ビット線電位が
（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSA以下になった後とす
る。つまりＮode １の電位がＮode ２の電位より（２Δ
Ｖ＋ＶSA）以上低くなった後、制御信号ＰＲＥ1がＶcc
からＶssにされる。
る。フリップフロップ型センスアンプの感度をＶSA、Ｎ
ode １，Ｎode ２がフローティング状態にある時に制御
信号ＰＲＥ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、Ｖcc
からＶssになったときのＮode１，Ｎode ２の電位上昇
量，電位低下量をともにΔＶとすると、ビット線電位が
（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSA以下になった後とす
る。つまりＮode １の電位がＮode ２の電位より（２Δ
Ｖ＋ＶSA）以上低くなった後、制御信号ＰＲＥ1がＶcc
からＶssにされる。
【００９７】その後制御信号ＰＲＥ5 ，ＰＲＥ6 がそれ
ぞれＶssからＶcc、ＶccからＶssになり、ＭＯＳキャパ
シタＱ33，Ｑ34による容量カップリングによって、Ｎod
e １は、（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSA から（Ｖ
cc＋Ｖss）／２−ΔＶ−ＶSAとなり、Ｎode ２は（Ｖcc
＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶとなる。こ
れにより、Ｎode ２の電位とＮode １の電位の差はＶSA
以上となっていて、次に活性化信号ＡＣＴ1 ，ＡＣＴ2
によりセンスアンプを活性化させることにより、Ｎode
１の電位をＶssに，Ｎode ２の電位をＶccにすることが
できる。
ぞれＶssからＶcc、ＶccからＶssになり、ＭＯＳキャパ
シタＱ33，Ｑ34による容量カップリングによって、Ｎod
e １は、（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSA から（Ｖ
cc＋Ｖss）／２−ΔＶ−ＶSAとなり、Ｎode ２は（Ｖcc
＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶとなる。こ
れにより、Ｎode ２の電位とＮode １の電位の差はＶSA
以上となっていて、次に活性化信号ＡＣＴ1 ，ＡＣＴ2
によりセンスアンプを活性化させることにより、Ｎode
１の電位をＶssに，Ｎode ２の電位をＶccにすることが
できる。
【００９８】読出し動作後のＮode １の電位が“Ｈ”レ
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 およびワ
ード線ＷＬJ がＶccからＶssになった後、制御信号ＰＲ
Ｅ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、ＶccからＶss
になる。これにより、ブートストラップによって、Ｎod
e １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／
２＋ΔＶとなり、Ｎode ２の電位は（Ｖcc＋Ｖss）／２
から（Ｖcc＋Ｖss）／２−ΔＶとなる。
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 およびワ
ード線ＷＬJ がＶccからＶssになった後、制御信号ＰＲ
Ｅ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、ＶccからＶss
になる。これにより、ブートストラップによって、Ｎod
e １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／
２＋ΔＶとなり、Ｎode ２の電位は（Ｖcc＋Ｖss）／２
から（Ｖcc＋Ｖss）／２−ΔＶとなる。
【００９９】２ΔＶ＞ＶSAの場合には、活性化信号ＡＣ
Ｔ1 ，ＡＣＴ2 によりセンスアンプを活性化することに
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
Ｔ1 ，ＡＣＴ2 によりセンスアンプを活性化することに
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
【０１００】続いてカラム選択信号ＣＳＬがＶssからＶ
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
【０１０１】奇数番目のビット線データ読出しの場合先
ず、制御信号ＳＥＬ2，ＰＲＥ1 ，ＰＲＥ2 がＶssから
Ｖccになると、図２４〜図２６の実施例と同様に、Ｎod
e １，Ｎode ２およびビット線ＢＬ2k+1の電位が（Ｖcc
＋Ｖss）／２にプリチャージされる。次に、制御信号Ｐ
ＲＥ2 がＶccからＶssになると、Ｎode ２は、電位（Ｖ
cc＋Ｖss）／２のままフローティング状態となる。
ず、制御信号ＳＥＬ2，ＰＲＥ1 ，ＰＲＥ2 がＶssから
Ｖccになると、図２４〜図２６の実施例と同様に、Ｎod
e １，Ｎode ２およびビット線ＢＬ2k+1の電位が（Ｖcc
＋Ｖss）／２にプリチャージされる。次に、制御信号Ｐ
ＲＥ2 がＶccからＶssになると、Ｎode ２は、電位（Ｖ
cc＋Ｖss）／２のままフローティング状態となる。
【０１０２】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
【０１０３】読出し動作後、上の偶数番目のビット線選
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶccからＶssになり、Ｎode
１がフローティング状態になる。
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶccからＶssになり、Ｎode
１がフローティング状態になる。
【０１０４】その後制御信号ＰＲＥ5 ，ＰＲＥ6 がそれ
ぞれＶssからＶcc、ＶccからＶssになり、ＭＯＳキャパ
シタＱ33，Ｑ34による容量カップリングによって、Ｎod
e １は、（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSAから（Ｖcc
＋Ｖss）／２−ΔＶ−ＶSAとなり、Ｎode ２は（Ｖcc＋
Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶとなる。これ
により、Ｎode ２の電位とＮode １の電位の差はＶSA以
上となっていて、次に活性化信号ＡＣＴ1 ，ＡＣＴ2 に
よりセンスアンプを活性化させることにより、Ｎode １
の電位をＶssに，Ｎode２の電位をＶccにすることがで
きる。
ぞれＶssからＶcc、ＶccからＶssになり、ＭＯＳキャパ
シタＱ33，Ｑ34による容量カップリングによって、Ｎod
e １は、（Ｖcc＋Ｖss）／２−２ΔＶ−ＶSAから（Ｖcc
＋Ｖss）／２−ΔＶ−ＶSAとなり、Ｎode ２は（Ｖcc＋
Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶとなる。これ
により、Ｎode ２の電位とＮode １の電位の差はＶSA以
上となっていて、次に活性化信号ＡＣＴ1 ，ＡＣＴ2 に
よりセンスアンプを活性化させることにより、Ｎode １
の電位をＶssに，Ｎode２の電位をＶccにすることがで
きる。
【０１０５】読出し動作後のＮode １の電位が“Ｈ”レ
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2k+1の電位変化は起こらないので、制御信号ＰＲＥ
1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位
は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 および
ワード線ＷＬJ がＶccからＶssになった後、制御信号Ｐ
ＲＥ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、ＶccからＶ
ssになる。これにより、ブートストラップによって、Ｎ
ode １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）
／２＋ΔＶとなり、Ｎode ２の電位は（Ｖcc＋Ｖss）／
２から（Ｖcc＋Ｖss）／２−ΔＶとなる。
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2k+1の電位変化は起こらないので、制御信号ＰＲＥ
1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位
は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 および
ワード線ＷＬJ がＶccからＶssになった後、制御信号Ｐ
ＲＥ5 ，ＰＲＥ6 がそれぞれＶssからＶcc、ＶccからＶ
ssになる。これにより、ブートストラップによって、Ｎ
ode １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）
／２＋ΔＶとなり、Ｎode ２の電位は（Ｖcc＋Ｖss）／
２から（Ｖcc＋Ｖss）／２−ΔＶとなる。
【０１０６】２ΔＶ＞ＶSAの場合には、活性化信号ＡＣ
Ｔ1 ，ＡＣＴ2 によりセンスアンプを活性化することに
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
Ｔ1 ，ＡＣＴ2 によりセンスアンプを活性化することに
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
【０１０７】そしてラッチデータが入出力線を介して外
部に読み出された後、先の実施例と同様に、制御信号Ｐ
ＲＥ3 がＶssからＶccになり、制御信号ＰＲＥ4 がＶcc
からＶssになって、ＭＯＳトランジスタＱ17，Ｑ19がと
もにオンして、ビット線ＢＬ2kがＶssに、ビット線ＢＬ
2k+1がＶccにそれぞれプリチャージされる。最後に、制
御信号ＰＲＥ3 がＶccからＶssに、制御信号ＰＲＥ4 が
ＶssからＶccになって、読出しサイクルは終了する。
部に読み出された後、先の実施例と同様に、制御信号Ｐ
ＲＥ3 がＶssからＶccになり、制御信号ＰＲＥ4 がＶcc
からＶssになって、ＭＯＳトランジスタＱ17，Ｑ19がと
もにオンして、ビット線ＢＬ2kがＶssに、ビット線ＢＬ
2k+1がＶccにそれぞれプリチャージされる。最後に、制
御信号ＰＲＥ3 がＶccからＶssに、制御信号ＰＲＥ4 が
ＶssからＶccになって、読出しサイクルは終了する。
【０１０８】図３０は、図２７の実施例を変形した実施
例である。図２７の実施例では、Ｎode １，Ｎode ２に
ブートストラップにより電位差を与えるためのキャパシ
タＱ33，Ｑ34を設けたが、この実施例ではこの様なキャ
パシタは設けられていない。但し、トランスファゲート
Ｑ08のゲート電極とＮode ２間の容量Ｃ2 がトランスフ
ァゲートＱ07のゲート電極とＮode １間の容量Ｃ1 に比
べて大きくなるように、トランスファゲート寸法が設定
されている。このゲート容量の違いと、トランスファゲ
ートＱ07，Ｑ08の制御信号ＰＲＥ1 ，ＰＲＥ2 のタイミ
ング調整によって、ダミー検出ノードとなるＮode ２側
のプリチャージ電位がデータ検出ノードとなるＮode １
のそれより僅かに低い状態となるようにする。
例である。図２７の実施例では、Ｎode １，Ｎode ２に
ブートストラップにより電位差を与えるためのキャパシ
タＱ33，Ｑ34を設けたが、この実施例ではこの様なキャ
パシタは設けられていない。但し、トランスファゲート
Ｑ08のゲート電極とＮode ２間の容量Ｃ2 がトランスフ
ァゲートＱ07のゲート電極とＮode １間の容量Ｃ1 に比
べて大きくなるように、トランスファゲート寸法が設定
されている。このゲート容量の違いと、トランスファゲ
ートＱ07，Ｑ08の制御信号ＰＲＥ1 ，ＰＲＥ2 のタイミ
ング調整によって、ダミー検出ノードとなるＮode ２側
のプリチャージ電位がデータ検出ノードとなるＮode １
のそれより僅かに低い状態となるようにする。
【０１０９】具体的な動作を、図３１および図３２のタ
イミング図を用いて説明する。読出し動作前に、偶数番
目のビット線ＢＬ2kをＶssに、奇数番目のビット線ＢＬ
2k+1をＶccにプリチャージした後、これらを短絡し、か
つＮode １，Ｎode ２に接続することにより、全ビット
線およびＮode １，Ｎode ２を（Ｖcc＋Ｖss）／２のプ
リチャージ状態とすることは、先の実施例と同じであ
る。
イミング図を用いて説明する。読出し動作前に、偶数番
目のビット線ＢＬ2kをＶssに、奇数番目のビット線ＢＬ
2k+1をＶccにプリチャージした後、これらを短絡し、か
つＮode １，Ｎode ２に接続することにより、全ビット
線およびＮode １，Ｎode ２を（Ｖcc＋Ｖss）／２のプ
リチャージ状態とすることは、先の実施例と同じであ
る。
【０１１０】次に制御信号ＳＥＬ2 ，ＰＲＥ2 がＶccか
らＶssになり、トランスファゲートＱ08，Ｑ15がオフに
なって、Ｎode ２がフローティング状態になる。このと
きＮode ２の電位は、トランスファゲートＱ08のゲート
電極とＮode ２の容量カップリングによって、（Ｖcc＋
Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ2 になる。ビ
ット線ＢＬ2k+1は、（Ｖcc＋Ｖss）／２のままフローテ
ィングになる。
らＶssになり、トランスファゲートＱ08，Ｑ15がオフに
なって、Ｎode ２がフローティング状態になる。このと
きＮode ２の電位は、トランスファゲートＱ08のゲート
電極とＮode ２の容量カップリングによって、（Ｖcc＋
Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ2 になる。ビ
ット線ＢＬ2k+1は、（Ｖcc＋Ｖss）／２のままフローテ
ィングになる。
【０１１１】続いて、アドレスによって選択された偶数
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。いま読出し動作後、Ｎode １の電位が“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合を考える。このときビット線ＢＬ2kの電位がプリチ
ャージ電位から所定値以上低下した後に、制御信号ＰＲ
Ｅ1 がＶccからＶssになってトランスファゲートＱ07が
オフにされる。
番のワード線ＷＬ2lがＶssからＶccに立ち上がり、選択
ワード線ＷＬ2lに接続されたメモルセルのデータが読出
される。いま読出し動作後、Ｎode １の電位が“Ｌ”レ
ベルとなるようなデータを持つメモリセルが選択された
場合を考える。このときビット線ＢＬ2kの電位がプリチ
ャージ電位から所定値以上低下した後に、制御信号ＰＲ
Ｅ1 がＶccからＶssになってトランスファゲートＱ07が
オフにされる。
【０１１２】このタイミングは、ビット線電位が、（Ｖ
cc＋Ｖss）／２−ＶSA＋ΔＶ1 −ΔＶ2 以下になった時
とする。ＶSAはフリップフロップ型センスアンプの感度
ＶSA、ΔＶ1 は制御信号ＰＲＥ1 をＶccからＶssにした
ときに、トランスファゲートＱ07のゲート電極とＮode
１の間で容量カップリングにより生じるＮode １の電位
低下分である。つまりＮode １の電位がＮode ２の電位
よりＶSA＋ΔＶ1 以上低くなった後、制御信号ＰＲＥ1
がＶccからＶssにされる。
cc＋Ｖss）／２−ＶSA＋ΔＶ1 −ΔＶ2 以下になった時
とする。ＶSAはフリップフロップ型センスアンプの感度
ＶSA、ΔＶ1 は制御信号ＰＲＥ1 をＶccからＶssにした
ときに、トランスファゲートＱ07のゲート電極とＮode
１の間で容量カップリングにより生じるＮode １の電位
低下分である。つまりＮode １の電位がＮode ２の電位
よりＶSA＋ΔＶ1 以上低くなった後、制御信号ＰＲＥ1
がＶccからＶssにされる。
【０１１３】そして制御信号ＰＲＥ1 がＶccからＶssに
なると、トランスファゲートＱ07のゲート電極とＮode
１の間に容量カップリングにより、Ｎode １は、（Ｖcc
＋Ｖss）／２＋ΔＶ1 −ΔＶ2 −ＶSA から（Ｖcc＋Ｖ
ss）／２−ΔＶ2 −ＶSAのようにΔＶ1 だけ低下してフ
ローティングになる。続いて制御信号ＳＥＬ1 が、Ｖcc
からＶssになり、ビット線ＢＬ2kとＮode 3 が非導通に
なる。これにより、Ｎode ２の電位はＮode １の電位よ
りＶSA以上高くなっていて、次に活性化信号ＡＣＴ1 ，
ＡＣＴ2 によりセンスアンプを活性化させることによ
り、Ｎode １の電位をＶssに，Ｎode２の電位をＶccに
することができる。
なると、トランスファゲートＱ07のゲート電極とＮode
１の間に容量カップリングにより、Ｎode １は、（Ｖcc
＋Ｖss）／２＋ΔＶ1 −ΔＶ2 −ＶSA から（Ｖcc＋Ｖ
ss）／２−ΔＶ2 −ＶSAのようにΔＶ1 だけ低下してフ
ローティングになる。続いて制御信号ＳＥＬ1 が、Ｖcc
からＶssになり、ビット線ＢＬ2kとＮode 3 が非導通に
なる。これにより、Ｎode ２の電位はＮode １の電位よ
りＶSA以上高くなっていて、次に活性化信号ＡＣＴ1 ，
ＡＣＴ2 によりセンスアンプを活性化させることによ
り、Ｎode １の電位をＶssに，Ｎode２の電位をＶccに
することができる。
【０１１４】読出し動作後のＮode １の電位が“Ｈ”レ
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶccか
らＶssになると、トランスファゲートＱ07のゲート電極
とＮode １の容量結合により、Ｎode １の電位は（Ｖcc
＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ1となり、
ΔＶ2 −ΔＶ1 ＞ＶSAの場合にはＮode ２よりＶSA以上
高い電位となる。
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2kの電位変化は起こらないので、制御信号ＰＲＥ1
がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位は
（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶccか
らＶssになると、トランスファゲートＱ07のゲート電極
とＮode １の容量結合により、Ｎode １の電位は（Ｖcc
＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ1となり、
ΔＶ2 −ΔＶ1 ＞ＶSAの場合にはＮode ２よりＶSA以上
高い電位となる。
【０１１５】したがって次に、活性化信号ＡＣＴ1 ，Ａ
ＣＴ2 によりセンスアンプを活性化することにより、Ｎ
ode １の電位をＶccに，Ｎode ２の電位をＶssにするこ
とができる。このようにして、Ｎode １，Ｎode ２に
は、一方がＶcc，他方がＶssとなってデータがラッチさ
れる。
ＣＴ2 によりセンスアンプを活性化することにより、Ｎ
ode １の電位をＶccに，Ｎode ２の電位をＶssにするこ
とができる。このようにして、Ｎode １，Ｎode ２に
は、一方がＶcc，他方がＶssとなってデータがラッチさ
れる。
【０１１６】続いてカラム選択信号ＣＳＬがＶssからＶ
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
ccになると、Ｎode １，Ｎode ２のデータがそれぞれ入
出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 ，ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccになり、フリップフロップによるデータラッチが終
了する。この時点で、偶数番のビット線ＢＬ2kに接続さ
れたメモリセルのデータ読出し動作が終了し、続いて、
奇数番のビット線ＢＬ2k+1に接続されたメモリセルのデ
ータの読出し動作が始まる。
【０１１７】奇数番目のビット線データ読出しの場合先
ず、制御信号ＳＥＬ1，ＰＲＥ2 がＶssからＶccになる
と、図２４〜図２６の実施例の場合と同様に、Ｎode
１，Ｎode ２およびビット線ＢＬ2k+1の電位が（Ｖcc＋
Ｖss）／２にプリチャージされる。次に、制御信号ＰＲ
Ｅ2 がＶccからＶssになると、Ｎode ２はフローティン
グ状態となる。このときＮode ２の電位は、トランスフ
ァゲートＱ08のゲート電極とＮode ２の間の容量結合に
よって、（Ｖcc＋Ｖss）／２よりΔＶ2 だけ低下した状
態になる。
ず、制御信号ＳＥＬ1，ＰＲＥ2 がＶssからＶccになる
と、図２４〜図２６の実施例の場合と同様に、Ｎode
１，Ｎode ２およびビット線ＢＬ2k+1の電位が（Ｖcc＋
Ｖss）／２にプリチャージされる。次に、制御信号ＰＲ
Ｅ2 がＶccからＶssになると、Ｎode ２はフローティン
グ状態となる。このときＮode ２の電位は、トランスフ
ァゲートＱ08のゲート電極とＮode ２の間の容量結合に
よって、（Ｖcc＋Ｖss）／２よりΔＶ2 だけ低下した状
態になる。
【０１１８】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
番のワード線ＷＬ2l+1がＶssからＶccになり、その選択
ワード線ＷＬ2l+1に接続されたメモリセルのデータが読
出される。
【０１１９】読出し動作後、上の偶数番目のビット線選
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶccからＶssになり、Ｎode
１がフローティング状態になる。そのタイミングは、ビ
ット線電位が（Ｖcc＋Ｖss）／２−ＶSA＋ΔＶ1 −ΔＶ
2 以下になった時とする。ΔＶ1 は、制御信号ＰＲＥ1
をＶccからＶssに下げたときの容量結合よるＮode １の
電位低下量である。
択の場合と同様に、Ｎode １の電位が“Ｌ”レベルとな
るようなデータを持つメモリセルが選択された場合に、
ビット線ＢＬ2k+1の電位が所定値以上低下する時間をお
いて、制御信号ＰＲＥ1 がＶccからＶssになり、Ｎode
１がフローティング状態になる。そのタイミングは、ビ
ット線電位が（Ｖcc＋Ｖss）／２−ＶSA＋ΔＶ1 −ΔＶ
2 以下になった時とする。ΔＶ1 は、制御信号ＰＲＥ1
をＶccからＶssに下げたときの容量結合よるＮode １の
電位低下量である。
【０１２０】その後制御信号ＰＲＥ1 がＶccからＶssに
なると、トランスファゲートＱ07の容量カップリングに
よって、Ｎode １はΔＶ1 だけ低下してフローティング
になる。続いて制御信号ＳＥＬ2 がＶccからＶssにな
り、ビット線ＢＬ2k+1とＮode３が非導通となる。
なると、トランスファゲートＱ07の容量カップリングに
よって、Ｎode １はΔＶ1 だけ低下してフローティング
になる。続いて制御信号ＳＥＬ2 がＶccからＶssにな
り、ビット線ＢＬ2k+1とＮode３が非導通となる。
【０１２１】次に活性化信号ＡＣＴ1 ，ＡＣＴ2 により
センスアンプを活性化させることにより、Ｎode １の電
位をＶssに，Ｎode ２の電位をＶccにすることができ
る。
センスアンプを活性化させることにより、Ｎode １の電
位をＶssに，Ｎode ２の電位をＶccにすることができ
る。
【０１２２】読出し動作後のＮode １の電位が“Ｈ”レ
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2k+1の電位変化は起こらないので、制御信号ＰＲＥ
1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位
は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶcc
からＶssになると、トランスファゲートＱ07の容量カッ
プリングによってΔＶ1 だけ低い値になる。
ベル、つまりＶccとなるようにデータを持つメモリセル
が選択された場合には、メモリセルを介してのビット線
ＢＬ2k+1の電位変化は起こらないので、制御信号ＰＲＥ
1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの電位
は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 がＶcc
からＶssになると、トランスファゲートＱ07の容量カッ
プリングによってΔＶ1 だけ低い値になる。
【０１２３】その後、センスアンプを活性化することに
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
より、Ｎode １の電位をＶccに，Ｎode ２の電位をＶss
にすることができる。このようにして、Ｎode １，Ｎod
e ２には、一方がＶcc，他方がＶssとなってデータがラ
ッチされる。
【０１２４】そしてラッチデータが入出力線を介して外
部に読み出された後、先の実施例と同様に、制御信号Ｐ
ＲＥ3 がＶssからＶccになり、制御信号ＰＲＥ4 がＶcc
からＶssになって、ＭＯＳトランジスタＱ17，Ｑ19がと
もにオンして、ビット線ＢＬ2kがＶssに、ビット線ＢＬ
2k+1がＶccにそれぞれプリチャージされる。最後に、制
御信号ＰＲＥ3 がＶccからＶssに、制御信号ＰＲＥ4 が
ＶssからＶccになって、読出しサイクルは終了する。
部に読み出された後、先の実施例と同様に、制御信号Ｐ
ＲＥ3 がＶssからＶccになり、制御信号ＰＲＥ4 がＶcc
からＶssになって、ＭＯＳトランジスタＱ17，Ｑ19がと
もにオンして、ビット線ＢＬ2kがＶssに、ビット線ＢＬ
2k+1がＶccにそれぞれプリチャージされる。最後に、制
御信号ＰＲＥ3 がＶccからＶssに、制御信号ＰＲＥ4 が
ＶssからＶccになって、読出しサイクルは終了する。
【０１２５】以上の図２４，図２７および図３０に示し
た実施例は、いずれもビット線センスアンプのＮode １
がデータ検出ノード、Ｎode ２がダミーノードとして用
いられるが、レイアウト上では２本のビット線に一つの
ビット線センスアンプが設けられた状態になる。したが
ってそのセルアレイとビット線センスアンプのレイアウ
トは、先の実施例の図２２或いは図２３のようなものと
する事ができる。
た実施例は、いずれもビット線センスアンプのＮode １
がデータ検出ノード、Ｎode ２がダミーノードとして用
いられるが、レイアウト上では２本のビット線に一つの
ビット線センスアンプが設けられた状態になる。したが
ってそのセルアレイとビット線センスアンプのレイアウ
トは、先の実施例の図２２或いは図２３のようなものと
する事ができる。
【０１２６】また、図２４，図２７および図３０に示し
たブートストラップによりビット線センスアンプの二つ
のノードに微小電位差を与える手法は、一つのビット線
センスアンプに対して一本のビット線が配設される構成
にも同様に適用することが可能である。
たブートストラップによりビット線センスアンプの二つ
のノードに微小電位差を与える手法は、一つのビット線
センスアンプに対して一本のビット線が配設される構成
にも同様に適用することが可能である。
【０１２７】図３３および図３４は、図２４の実施例の
構成原理をそのまま利用して、一つのビット線センスア
ンプに対して一本のビット線が配設される構成に適用し
た実施例である。それぞれ対応する素子には同一符号を
付してあるが、これらは同じ寸法を有するものとする。
構成原理をそのまま利用して、一つのビット線センスア
ンプに対して一本のビット線が配設される構成に適用し
た実施例である。それぞれ対応する素子には同一符号を
付してあるが、これらは同じ寸法を有するものとする。
【０１２８】図３５および図３６は、同様に図２７の実
施例の構成原理をそのまま利用して、一つのビット線セ
ンスアンプに対して一本のビット線が配設される構成に
適用した実施例である。ここでも対応する同一符号部の
素子は同一寸法を有する。
施例の構成原理をそのまま利用して、一つのビット線セ
ンスアンプに対して一本のビット線が配設される構成に
適用した実施例である。ここでも対応する同一符号部の
素子は同一寸法を有する。
【０１２９】図３７および図３８は、同様に図３０の実
施例の構成原理をそのまま利用して、一つのビット線セ
ンスアンプに対して一本のビット線が配設される構成に
適用した実施例である。ここでも対応する同一符号部の
素子は同一寸法を有する。
施例の構成原理をそのまま利用して、一つのビット線セ
ンスアンプに対して一本のビット線が配設される構成に
適用した実施例である。ここでも対応する同一符号部の
素子は同一寸法を有する。
【０１３０】これら図３３〜図３８の実施例のセルアレ
イとビット線センスアンプのレイアウトは、先の実施例
の図２〜図５と同様である。
イとビット線センスアンプのレイアウトは、先の実施例
の図２〜図５と同様である。
【０１３１】次に、図３９の実施例のセンスアンプ回路
を基本とした幾つかの変形例を説明する。このビット線
センスアンプ回路は図２４の構成を基本としている。図
２４と異なる点は、二つのＮode １，２に繋がるトラン
スファゲートＱ07，Ｑ08共にｎチャネルであって、二つ
のＮode １，２が対称的になっていることである。
を基本とした幾つかの変形例を説明する。このビット線
センスアンプ回路は図２４の構成を基本としている。図
２４と異なる点は、二つのＮode １，２に繋がるトラン
スファゲートＱ07，Ｑ08共にｎチャネルであって、二つ
のＮode １，２が対称的になっていることである。
【０１３２】図４０〜図４２は、第１の例の動作タイミ
ング図である。センスアンプ回路において用いられてい
る素子のうち（Ｑ01，Ｑ02）（Ｑ04，Ｑ05）（Ｑ07，Ｑ
08）のそれぞれの組は同じ寸法・特性を持つものとす
る。また、Ｎode １，Ｎode ２にかかる容量は等しくな
るように、そしてＮode １，Ｎode ２，Ｎode ３の容量
はビット線容量より十分小さくなるように設計されてい
るものとする。またトランスファゲートＱ07，Ｑ08のゲ
ート電極とＮode １，Ｎode ２の間の容量は、Ｎode
１，Ｎode ２の全容量に対して無視できない程度の大き
さであり、一方トランスファーゲートＱ09，Ｑ10のゲー
ト電極とＢＬ2k，ＢＬ2k+1の間の容量は、ＢＬ2k、ＢＬ
2k+1の全容量に対して無視できるほど小さいものとす
る。
ング図である。センスアンプ回路において用いられてい
る素子のうち（Ｑ01，Ｑ02）（Ｑ04，Ｑ05）（Ｑ07，Ｑ
08）のそれぞれの組は同じ寸法・特性を持つものとす
る。また、Ｎode １，Ｎode ２にかかる容量は等しくな
るように、そしてＮode １，Ｎode ２，Ｎode ３の容量
はビット線容量より十分小さくなるように設計されてい
るものとする。またトランスファゲートＱ07，Ｑ08のゲ
ート電極とＮode １，Ｎode ２の間の容量は、Ｎode
１，Ｎode ２の全容量に対して無視できない程度の大き
さであり、一方トランスファーゲートＱ09，Ｑ10のゲー
ト電極とＢＬ2k，ＢＬ2k+1の間の容量は、ＢＬ2k、ＢＬ
2k+1の全容量に対して無視できるほど小さいものとす
る。
【０１３３】図４０，図４１に示すタイミング図は、ビ
ット線ＢＬ2k、ＢＬ2k+1の順でデータ読出しを行う場合
である。ビット線のプリチャージ電位はＢＬ2k、ＢＬ2k
+1ともに（Ｖcc＋Ｖss）／２である。このタイミングで
動作させる場合、読出し時のダミー検出ノードＮode ２
をデータ検出ノードＮode １よりもワード線がＯＮとな
る時に低い電位にあるように設定する。すなわち、トラ
ンジスタＱ07，Ｑ08の制御信号電圧ＰＲＥ1 ，ＰＲＥ2
がＶccからＶssとなるタイミングを調整することによ
り、Ｎode 1 とトランジスタＱ07のゲート電極、Ｎode
２とトランジスタＱ08のゲート電極、及びＮode １とＮ
ode ２のカップリングによって、ダミー検出ノードＮod
e ２の電位をＶcc＋Ｖssより少し低い電位に設定でき
る。
ット線ＢＬ2k、ＢＬ2k+1の順でデータ読出しを行う場合
である。ビット線のプリチャージ電位はＢＬ2k、ＢＬ2k
+1ともに（Ｖcc＋Ｖss）／２である。このタイミングで
動作させる場合、読出し時のダミー検出ノードＮode ２
をデータ検出ノードＮode １よりもワード線がＯＮとな
る時に低い電位にあるように設定する。すなわち、トラ
ンジスタＱ07，Ｑ08の制御信号電圧ＰＲＥ1 ，ＰＲＥ2
がＶccからＶssとなるタイミングを調整することによ
り、Ｎode 1 とトランジスタＱ07のゲート電極、Ｎode
２とトランジスタＱ08のゲート電極、及びＮode １とＮ
ode ２のカップリングによって、ダミー検出ノードＮod
e ２の電位をＶcc＋Ｖssより少し低い電位に設定でき
る。
【０１３４】なお図４２は、図４１の破線で囲んだ部分
を拡大して示したものである。
を拡大して示したものである。
【０１３５】読出し動作前には、ビット線ＢＬ2kがＶss
に、ビット線ＢＬ2k+1がＶccにプリチャーされている状
態にある。この時、トランジスタＱ07，Ｑ08，Ｑ14，Ｑ
15は全て非導通状態にある。制御信号ＳＥＬ1 ，ＳＥＬ
2 、ＰＲＥ1 ，ＰＲＥ2 がＶssからＶccとなると、トラ
ンジスタＱ07，Ｑ08，Ｑ14，Ｑ15が導通状態となり、Ｖ
ss電位にあるビット線ＢＬ2kとＶcc電位にあるビット線
ＢＬ2k+1がショートされる。各ビット線の全容量がほぼ
等しい場合には、全ビット線の電位が（Ｖcc＋Ｖss）／
２程度の値となる。
に、ビット線ＢＬ2k+1がＶccにプリチャーされている状
態にある。この時、トランジスタＱ07，Ｑ08，Ｑ14，Ｑ
15は全て非導通状態にある。制御信号ＳＥＬ1 ，ＳＥＬ
2 、ＰＲＥ1 ，ＰＲＥ2 がＶssからＶccとなると、トラ
ンジスタＱ07，Ｑ08，Ｑ14，Ｑ15が導通状態となり、Ｖ
ss電位にあるビット線ＢＬ2kとＶcc電位にあるビット線
ＢＬ2k+1がショートされる。各ビット線の全容量がほぼ
等しい場合には、全ビット線の電位が（Ｖcc＋Ｖss）／
２程度の値となる。
【０１３６】次に、制御信号ＳＥＬ2 、ＰＲＥ2 がＶcc
からＶssとなると、制御信号ＰＲＥ2 が入力されている
トランジスタＱ08のゲート電極と、Ｎode ２の間の容量
カップリングにより、Ｎode ２の電位が（Ｖcc＋Ｖss）
／２から（Ｖcc＋Ｖss）／２−ΔＶ2 のように僅かに低
下してフローティング状態になる。また、制御信号ＳＥ
Ｌ2 がＶccからＶssとなることにより、ビット線ＢＬ2k
+1が（Ｖcc＋Ｖss）／２の状態のまま保たれ、結果とし
て、Ｎode ２、ＢＬ2k、ＢＬ2k+1のプリチャージが終了
したことになる。この時に、ビット線ＢＬ2k+1の電位が
トランジスタＱ15のゲート電極とのカップリングで低下
しないのは、ビット線ＢＬ2k+1の容量がノードＮode ２
の容量に比べて十分大きく、カップリングによる電位低
下が無視できるほど小さいためである。
からＶssとなると、制御信号ＰＲＥ2 が入力されている
トランジスタＱ08のゲート電極と、Ｎode ２の間の容量
カップリングにより、Ｎode ２の電位が（Ｖcc＋Ｖss）
／２から（Ｖcc＋Ｖss）／２−ΔＶ2 のように僅かに低
下してフローティング状態になる。また、制御信号ＳＥ
Ｌ2 がＶccからＶssとなることにより、ビット線ＢＬ2k
+1が（Ｖcc＋Ｖss）／２の状態のまま保たれ、結果とし
て、Ｎode ２、ＢＬ2k、ＢＬ2k+1のプリチャージが終了
したことになる。この時に、ビット線ＢＬ2k+1の電位が
トランジスタＱ15のゲート電極とのカップリングで低下
しないのは、ビット線ＢＬ2k+1の容量がノードＮode ２
の容量に比べて十分大きく、カップリングによる電位低
下が無視できるほど小さいためである。
【０１３７】続いて、アドレスによって選択された偶数
番のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶssから
Ｖccとなり、選択ワード線ＷＬ2lに接続されたメモリセ
ル若しくはメモリセル列のデータが読出される。読出し
動作後、ノードＮode １の電位が“Ｌ”レベル、つまり
Ｖssとなるようなデータを持つメモリセル、若しくはメ
モリセル列が選択された場合には、ビット線ＢＬ2kの電
位のプリチャージ電位（Ｖcc＋Ｖss）／２からのメモリ
セル、若しくはメモリセル列を介しての低下量ΔＶBLが
（ＶSA−ΔＶ1 ＋ΔＶ2 ＋ΔＶ3 ＋ΔＶ4）より大きく
なった後、つまりノードＮode １の電位がノードＮode
２の電位より、（ＶSA−ΔＶ1 ＋ΔＶ4）以上低くなっ
た後に、制御信号ＰＲＥ1 をＶccからＶssとする（図４
２参照）。
番のワード線ＷＬ2l（ｌ＝０，１，２，…）がＶssから
Ｖccとなり、選択ワード線ＷＬ2lに接続されたメモリセ
ル若しくはメモリセル列のデータが読出される。読出し
動作後、ノードＮode １の電位が“Ｌ”レベル、つまり
Ｖssとなるようなデータを持つメモリセル、若しくはメ
モリセル列が選択された場合には、ビット線ＢＬ2kの電
位のプリチャージ電位（Ｖcc＋Ｖss）／２からのメモリ
セル、若しくはメモリセル列を介しての低下量ΔＶBLが
（ＶSA−ΔＶ1 ＋ΔＶ2 ＋ΔＶ3 ＋ΔＶ4）より大きく
なった後、つまりノードＮode １の電位がノードＮode
２の電位より、（ＶSA−ΔＶ1 ＋ΔＶ4）以上低くなっ
た後に、制御信号ＰＲＥ1 をＶccからＶssとする（図４
２参照）。
【０１３８】ただし、ＶSAはトランジスタＱ1 〜Ｑ6 で
構成されているフリップフロップ型センスアンプの感
度、ΔＶ1 は制御信号ＰＲＥ1 をＶccからＶssとした時
にトランジスタＱ07のゲート電極とＮode １の間の容量
カップリングにより起こるＮode １の電位上昇量、ΔＶ
3 は、ビット線電位が（Ｖcc＋Ｖss）／２から（Ｖcc＋
Ｖss）／２−ΔＶBL）となる時に、トランジスタＱ01，
Ｑ02，Ｑ04，Ｑ05を介してのＮode １とＮode ２の間の
容量カップリングにより起こるＮode ２の電位低下量、
ΔＶ4 は制御信号ＰＲＥ1 がＶccからＶssとなるときに
Ｎode １の電位が低下することにより、Ｎode １とＮod
e ２の間の容量カップリングにより起こるＮode ２の電
位低下量であり、ΔＶ2 ＋ΔＶ4 −ΔＶ1 ＞ＶSAであ
る。
構成されているフリップフロップ型センスアンプの感
度、ΔＶ1 は制御信号ＰＲＥ1 をＶccからＶssとした時
にトランジスタＱ07のゲート電極とＮode １の間の容量
カップリングにより起こるＮode １の電位上昇量、ΔＶ
3 は、ビット線電位が（Ｖcc＋Ｖss）／２から（Ｖcc＋
Ｖss）／２−ΔＶBL）となる時に、トランジスタＱ01，
Ｑ02，Ｑ04，Ｑ05を介してのＮode １とＮode ２の間の
容量カップリングにより起こるＮode ２の電位低下量、
ΔＶ4 は制御信号ＰＲＥ1 がＶccからＶssとなるときに
Ｎode １の電位が低下することにより、Ｎode １とＮod
e ２の間の容量カップリングにより起こるＮode ２の電
位低下量であり、ΔＶ2 ＋ΔＶ4 −ΔＶ1 ＞ＶSAであ
る。
【０１３９】この場合には、ノードＮode ２の電位も、
ノードＮode １との容量カップリングにより、（Ｖcc＋
Ｖss）／２−ΔＶ2 から、（Ｖcc＋Ｖss）／２−ΔＶ2
−ΔＶ3 のようにΔＶ3 だけ低下する。制御信号ＰＲＥ
1 がＶccからＶssになると、制御信号ＰＲＥ1 が入力さ
れているトランジスタＱ07のゲート電極とＮode １の間
の容量カップリングにより、Ｎode １の電位≦（Ｖcc＋
Ｖss）／２＋ΔＶ1 −ΔＶ2 −ΔＶ3 −ΔＶ4 −ＶSAか
ら、Ｎode １の電位≦（Ｖcc＋Ｖss）／２−ΔＶ2 −Δ
Ｖ3 −ΔＶ4−ＶSAのようにΔＶ1 だけ低下してフロー
ティング状態になる。同時に、Ｎode ２の電位も、トラ
ンジスタＱ01，Ｑ02，Ｑ04，Ｑ05を介してＮode １とＮ
ode ２のカップリングにより、（Ｖcc＋Ｖss）／２−Δ
Ｖ2 −ΔＶ3 から（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3
−ΔＶ4 となる。
ノードＮode １との容量カップリングにより、（Ｖcc＋
Ｖss）／２−ΔＶ2 から、（Ｖcc＋Ｖss）／２−ΔＶ2
−ΔＶ3 のようにΔＶ3 だけ低下する。制御信号ＰＲＥ
1 がＶccからＶssになると、制御信号ＰＲＥ1 が入力さ
れているトランジスタＱ07のゲート電極とＮode １の間
の容量カップリングにより、Ｎode １の電位≦（Ｖcc＋
Ｖss）／２＋ΔＶ1 −ΔＶ2 −ΔＶ3 −ΔＶ4 −ＶSAか
ら、Ｎode １の電位≦（Ｖcc＋Ｖss）／２−ΔＶ2 −Δ
Ｖ3 −ΔＶ4−ＶSAのようにΔＶ1 だけ低下してフロー
ティング状態になる。同時に、Ｎode ２の電位も、トラ
ンジスタＱ01，Ｑ02，Ｑ04，Ｑ05を介してＮode １とＮ
ode ２のカップリングにより、（Ｖcc＋Ｖss）／２−Δ
Ｖ2 −ΔＶ3 から（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3
−ΔＶ4 となる。
【０１４０】続いて、制御信号ＳＥＬ1 がＶccからＶss
となり、ビット線ＢＬ2kとノードＮode ３が非導通状態
となる。この時には（Ｎode ２電位−Ｎode １電位）≧
ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssから
Ｖcc、ＡＣＴ2をＶccからＶssとしてセンスアンプを活
性化させることにより、ノードＮode １の電位をＶss、
ノードＮode ２の電位をＶccとすることができる。
となり、ビット線ＢＬ2kとノードＮode ３が非導通状態
となる。この時には（Ｎode ２電位−Ｎode １電位）≧
ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssから
Ｖcc、ＡＣＴ2をＶccからＶssとしてセンスアンプを活
性化させることにより、ノードＮode １の電位をＶss、
ノードＮode ２の電位をＶccとすることができる。
【０１４１】読出し動作後のノードＮode １の電位が
“Ｈ”レベル、つまりＶccとなるようなデータを持つメ
モリセル、若しくはメモリセル列を選択した場合には、
メモリセル若しくはメモリセル列を介してのビット線Ｂ
Ｌ2kの電位変化は起こらない。このときの、制御信号Ｐ
ＲＥ1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの
電位は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 が
ＶccからＶssとなると、トランジスタＱ07のゲート電極
とノードＮode １の間の容量カップリングにより、ノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖ
ss）／２−ΔＶ1となる。この場合にはノードＮode ２
の電位は（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ4 である
（図４２参照）ので、Ｎode １電位−Ｎode ２電位＝Δ
Ｖ2 ＋ΔＶ4−ΔＶ1 ≧ＶSAとなる。したがって次に活
性化信号ＡＣＴ1 をＶssからＶcc、ＡＣＴ2 をＶccから
Ｖssとしてセンスアンプを活性化させることにより、Ｎ
ode １の電位をＶcc、Ｎode ２の電位をＶssとすること
ができる。
“Ｈ”レベル、つまりＶccとなるようなデータを持つメ
モリセル、若しくはメモリセル列を選択した場合には、
メモリセル若しくはメモリセル列を介してのビット線Ｂ
Ｌ2kの電位変化は起こらない。このときの、制御信号Ｐ
ＲＥ1 がＶccからＶssとなるまでは、ビット線ＢＬ2kの
電位は（Ｖcc＋Ｖss）／２である。制御信号ＰＲＥ1 が
ＶccからＶssとなると、トランジスタＱ07のゲート電極
とノードＮode １の間の容量カップリングにより、ノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖ
ss）／２−ΔＶ1となる。この場合にはノードＮode ２
の電位は（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ4 である
（図４２参照）ので、Ｎode １電位−Ｎode ２電位＝Δ
Ｖ2 ＋ΔＶ4−ΔＶ1 ≧ＶSAとなる。したがって次に活
性化信号ＡＣＴ1 をＶssからＶcc、ＡＣＴ2 をＶccから
Ｖssとしてセンスアンプを活性化させることにより、Ｎ
ode １の電位をＶcc、Ｎode ２の電位をＶssとすること
ができる。
【０１４２】一度ノードＮode １、Ｎode ２がＶcc、Ｖ
ssの電位になると、これらのノードＮode １、Ｎode ２
の電位はトランジスタＱ01〜Ｑ06で構成されているフリ
ップフロップによりラッチされ、活性化信号ＡＣＴ1 、
ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで保持される。
ssの電位になると、これらのノードＮode １、Ｎode ２
の電位はトランジスタＱ01〜Ｑ06で構成されているフリ
ップフロップによりラッチされ、活性化信号ＡＣＴ1 、
ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで保持される。
【０１４３】続いて、データ入出力信号ＣＳＬがＶssか
らＶccとなると、ノードＮode １、Ｎode ２のデータそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。
らＶccとなると、ノードＮode １、Ｎode ２のデータそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。
【０１４４】この時点で、偶数番のビット線ＢＬ2kに接
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了し、ＢＬ2kを選択、ＢＬ2k+1を非選択の
状態からＢＬ2kを非選択、ＢＬ2k+1を選択の状態に変わ
り、奇数番のビット線ＢＬ2kに接続されたメモリセル若
しくはメモリセル列のデータの読出し動作が始まる。
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了し、ＢＬ2kを選択、ＢＬ2k+1を非選択の
状態からＢＬ2kを非選択、ＢＬ2k+1を選択の状態に変わ
り、奇数番のビット線ＢＬ2kに接続されたメモリセル若
しくはメモリセル列のデータの読出し動作が始まる。
【０１４５】制御信号ＰＲＥ1 、ＰＲＥ2 、ＳＥＬ2 が
ＶssからＶccとなると、トランジスタＱ07，Ｑ08，Ｑ15
が導通状態となり、Ｎode １、Ｎode ２に対して十分容
量の大きいビット線ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２
にＮode １、Ｎode ２がともにプリチャージされる。次
に、制御信号ＰＲＥ2 がＶccからＶssとなると、トラン
ジスタＱ08のゲート電極とＮode ２の間の容量カップリ
ングにより、Ｎode２の電位が（Ｖcc＋Ｖss）／２から
（Ｖcc＋Ｖss）／２−ΔＶ2 と低下して、Ｎode ２がフ
ローティング状態となる。
ＶssからＶccとなると、トランジスタＱ07，Ｑ08，Ｑ15
が導通状態となり、Ｎode １、Ｎode ２に対して十分容
量の大きいビット線ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２
にＮode １、Ｎode ２がともにプリチャージされる。次
に、制御信号ＰＲＥ2 がＶccからＶssとなると、トラン
ジスタＱ08のゲート電極とＮode ２の間の容量カップリ
ングにより、Ｎode２の電位が（Ｖcc＋Ｖss）／２から
（Ｖcc＋Ｖss）／２−ΔＶ2 と低下して、Ｎode ２がフ
ローティング状態となる。
【０１４６】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線ＷＬ2l+1に接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線ＷＬ2l+1に接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。
【０１４７】読出し動作後、ノードＮode １の電位が
“Ｌ”レベル、つまりＶssとなるようなデータを持つメ
モリセル、若しくはメモリセル列が選択された場合に
は、ビット線ＢＬ2k+1の電位のプリチャージ電位（Ｖcc
＋Ｖss）／２からのメモリセル、若しくはメモリセル列
を介しての低下量ΔＶBLが（ＶSA−ΔＶ1 ＋ΔＶ2 ＋Δ
Ｖ3 ＋ΔＶ4 ）より大きくなった後、つまりノードＮod
e １の電位がＮode ２の電位より（ＶSA−ΔＶ1 ＋ΔＶ
4 ）以上低くなった後、制御信号ＰＲＥ1 をＶccからＶ
ssとする（図４２参照）。
“Ｌ”レベル、つまりＶssとなるようなデータを持つメ
モリセル、若しくはメモリセル列が選択された場合に
は、ビット線ＢＬ2k+1の電位のプリチャージ電位（Ｖcc
＋Ｖss）／２からのメモリセル、若しくはメモリセル列
を介しての低下量ΔＶBLが（ＶSA−ΔＶ1 ＋ΔＶ2 ＋Δ
Ｖ3 ＋ΔＶ4 ）より大きくなった後、つまりノードＮod
e １の電位がＮode ２の電位より（ＶSA−ΔＶ1 ＋ΔＶ
4 ）以上低くなった後、制御信号ＰＲＥ1 をＶccからＶ
ssとする（図４２参照）。
【０１４８】この場合に、ノードＮode ２の電位も、Ｎ
ode １との容量カップリングにより、（Ｖcc＋Ｖss）／
２−ΔＶ2 から（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3 の
ようにΔＶ3 だけ低下する。制御信号ＰＲＥ1 がＶccか
らＶssとなると、トランジスタＱ07のゲート電極とノー
ドＮode １のカップリングによりＮode １の電位≦（Ｖ
cc＋Ｖss）／２＋ΔＶ1 −ΔＶ2 −ΔＶ3 −ΔＶ4 −Ｖ
SAから、Ｎode ２の電位≦（Ｖcc＋Ｖss）／２−ΔＶ2
−ΔＶ3 −ΔＶ4 −ＶSAのようにΔＶ1 の電位だけ低下
してフローティング状態になる。同時に、ノードＮode
２の電位も、トランジスタＱ01，Ｑ02，Ｑ04，Ｑ05を介
して、Ｎode １とＮode ２の間の容量カップリングによ
り（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3 から（Ｖcc＋Ｖ
ss）／２−ΔＶ2 −ΔＶ3 −ΔＶ4 となる。
ode １との容量カップリングにより、（Ｖcc＋Ｖss）／
２−ΔＶ2 から（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3 の
ようにΔＶ3 だけ低下する。制御信号ＰＲＥ1 がＶccか
らＶssとなると、トランジスタＱ07のゲート電極とノー
ドＮode １のカップリングによりＮode １の電位≦（Ｖ
cc＋Ｖss）／２＋ΔＶ1 −ΔＶ2 −ΔＶ3 −ΔＶ4 −Ｖ
SAから、Ｎode ２の電位≦（Ｖcc＋Ｖss）／２−ΔＶ2
−ΔＶ3 −ΔＶ4 −ＶSAのようにΔＶ1 の電位だけ低下
してフローティング状態になる。同時に、ノードＮode
２の電位も、トランジスタＱ01，Ｑ02，Ｑ04，Ｑ05を介
して、Ｎode １とＮode ２の間の容量カップリングによ
り（Ｖcc＋Ｖss）／２−ΔＶ2 −ΔＶ3 から（Ｖcc＋Ｖ
ss）／２−ΔＶ2 −ΔＶ3 −ΔＶ4 となる。
【０１４９】続いて、制御信号ＳＥＬ2 がＶccからＶss
となり、ビット線ＢＬ2k+1もフローティング状態とな
る。この時には（Ｎode ２電位−Ｎode １電位）≧ＶSA
となっていて、次に活性化信号ＡＣＴ1 をＶssからＶc
c、ＡＣＴ2 をＶccからＶssとしてセンスアンプを活性
化させることにより、Ｎode１の電位をＶss、Ｎode ２
の電位をＶccとすることができる。
となり、ビット線ＢＬ2k+1もフローティング状態とな
る。この時には（Ｎode ２電位−Ｎode １電位）≧ＶSA
となっていて、次に活性化信号ＡＣＴ1 をＶssからＶc
c、ＡＣＴ2 をＶccからＶssとしてセンスアンプを活性
化させることにより、Ｎode１の電位をＶss、Ｎode ２
の電位をＶccとすることができる。
【０１５０】読出し動作後のノードＮode １の電位が
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、メモリセル
若しくはメモリセル列を介してのビット線ＢＬ2k+1の電
位変化は起こらないので、制御信号ＰＲＥ1 がＶccから
Ｖssとなるまではビット線ＢＬ2k+1の電位は（Ｖcc＋Ｖ
ss）／２である。
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、メモリセル
若しくはメモリセル列を介してのビット線ＢＬ2k+1の電
位変化は起こらないので、制御信号ＰＲＥ1 がＶccから
Ｖssとなるまではビット線ＢＬ2k+1の電位は（Ｖcc＋Ｖ
ss）／２である。
【０１５１】制御信号ＰＲＥ1 がＶccからＶssとなる
と、トランジスタＱ07のゲート電極とノードＮode １の
間の容量カップリングにより、ノードＮode １の電位は
（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ1 と
なる。この場合にはノードＮode ２の電位は（Ｖcc＋Ｖ
ss）／２−ΔＶ2−ΔＶ4 である（図４２参照）ので、
Ｎode １電位−Ｎode ２電位＝ΔＶ2 ＋ΔＶ4 −ΔＶ1
≧ＶSAとなる。次に活性化信号ＡＣＴ1 をＶssからＶc
c、ＡＣＴ2 をＶccからＶssとしてセンスアンプを活性
化させることにより、Ｎode １の電位をＶcc、Ｎode ２
の電位をＶssとすることができる。
と、トランジスタＱ07のゲート電極とノードＮode １の
間の容量カップリングにより、ノードＮode １の電位は
（Ｖcc＋Ｖss）／２から（Ｖcc＋Ｖss）／２−ΔＶ1 と
なる。この場合にはノードＮode ２の電位は（Ｖcc＋Ｖ
ss）／２−ΔＶ2−ΔＶ4 である（図４２参照）ので、
Ｎode １電位−Ｎode ２電位＝ΔＶ2 ＋ΔＶ4 −ΔＶ1
≧ＶSAとなる。次に活性化信号ＡＣＴ1 をＶssからＶc
c、ＡＣＴ2 をＶccからＶssとしてセンスアンプを活性
化させることにより、Ｎode １の電位をＶcc、Ｎode ２
の電位をＶssとすることができる。
【０１５２】Ｎode １、Ｎode ２がＶss、Ｖcc若しくは
Ｖcc、Ｖssの電位になると、この状態はフリップフロッ
プによりラッチされる。続いてデータ入出力信号ＣＳＬ
がＶssからＶccとなると、Ｎode １、Ｎode ２のデータ
がそれぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力
バッファを通して出力される。データ出力が終了する
と、活性化信号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccから
Ｖss、ＶssからＶccとなり、フリップフロップによるデ
ータラッチが終了する。
Ｖcc、Ｖssの電位になると、この状態はフリップフロッ
プによりラッチされる。続いてデータ入出力信号ＣＳＬ
がＶssからＶccとなると、Ｎode １、Ｎode ２のデータ
がそれぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力
バッファを通して出力される。データ出力が終了する
と、活性化信号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccから
Ｖss、ＶssからＶccとなり、フリップフロップによるデ
ータラッチが終了する。
【０１５３】この時点で、奇数番のビット線ＢＬ2k+1に
接続されたメモリセル若しくはメモリセル列のデータの
読出し動作が終了する。続いて、制御信号ＰＲＥ3 がＶ
ssからＶcc、ＰＲＥ4 がＶccからＶssとなり、ビット線
ＢＬ2k側のｎチャネルトランジスタＱ17、ビット線ＢＬ
2k+1側のｐチャネルＱ19がともに導通状態となる。これ
により、ビット線ＢＬ2kがＶss電位に、ビット線ＢＬ2k
+1がＶcc電位にプリチャージされる。最後に、制御信号
ＰＲＥ3 がＶccからＶss、ＰＲＥ4 がＶssからＶccとな
り、終了する。
接続されたメモリセル若しくはメモリセル列のデータの
読出し動作が終了する。続いて、制御信号ＰＲＥ3 がＶ
ssからＶcc、ＰＲＥ4 がＶccからＶssとなり、ビット線
ＢＬ2k側のｎチャネルトランジスタＱ17、ビット線ＢＬ
2k+1側のｐチャネルＱ19がともに導通状態となる。これ
により、ビット線ＢＬ2kがＶss電位に、ビット線ＢＬ2k
+1がＶcc電位にプリチャージされる。最後に、制御信号
ＰＲＥ3 がＶccからＶss、ＰＲＥ4 がＶssからＶccとな
り、終了する。
【０１５４】図４３および図４４は、同じく図３９のセ
ンスアンプ回路構成を用いて、奇数番目のビット線ＢＬ
2k+1、偶数番目のビット線ＢＬ2kの順でデータ読出しを
行う第２の例の動作タイミング図である。この場合に
は、トランジスタＱ07，Ｑ08のゲート制御信号電圧ＰＲ
Ｅ1 ，ＰＲＥ2 がＶccからＶss若しくはＶssからＶccと
なるタイミングを調整することにより、ノードＮode １
のプリチャージ電位を、ノードＮode ２およびビット線
のプリチャージ電位より高く設定することにより、ワー
ド線がＯＮする時のＮode １、及びビット線の電位を
（Ｖcc＋Ｖss）／２より少し高い電位に設定する。その
動作タイミングの詳細を以下に説明する。
ンスアンプ回路構成を用いて、奇数番目のビット線ＢＬ
2k+1、偶数番目のビット線ＢＬ2kの順でデータ読出しを
行う第２の例の動作タイミング図である。この場合に
は、トランジスタＱ07，Ｑ08のゲート制御信号電圧ＰＲ
Ｅ1 ，ＰＲＥ2 がＶccからＶss若しくはＶssからＶccと
なるタイミングを調整することにより、ノードＮode １
のプリチャージ電位を、ノードＮode ２およびビット線
のプリチャージ電位より高く設定することにより、ワー
ド線がＯＮする時のＮode １、及びビット線の電位を
（Ｖcc＋Ｖss）／２より少し高い電位に設定する。その
動作タイミングの詳細を以下に説明する。
【０１５５】読出し動作前には、ビット線ＢＬ2kがＶss
に、ビット線ＢＬ2k+1及びノードＮode １がＶccにプリ
チャージされている状態にある。この時にはトランジス
タＱ07，Ｑ08，Ｑ14，Ｑ15は非導通状態にある。制御信
号ＳＥＬ1 ，ＳＥＬ2 ，ＰＲＥ2 がＶssからＶccとなる
と、トランジスタＱ08，Ｑ14，Ｑ15が導通状態となり、
Ｖss電位にあるビット線ＢＬ2kとＶcc電位にあるビット
線ＢＬ2k+1がショートされる。これにより全ビット線の
電位が（Ｖcc＋Ｖss）／２程度の値となる。
に、ビット線ＢＬ2k+1及びノードＮode １がＶccにプリ
チャージされている状態にある。この時にはトランジス
タＱ07，Ｑ08，Ｑ14，Ｑ15は非導通状態にある。制御信
号ＳＥＬ1 ，ＳＥＬ2 ，ＰＲＥ2 がＶssからＶccとなる
と、トランジスタＱ08，Ｑ14，Ｑ15が導通状態となり、
Ｖss電位にあるビット線ＢＬ2kとＶcc電位にあるビット
線ＢＬ2k+1がショートされる。これにより全ビット線の
電位が（Ｖcc＋Ｖss）／２程度の値となる。
【０１５６】次に、制御信号ＰＲＥ2 ，ＳＥＬ1 がＶcc
からＶssとなると、ノードＮode ２がプリチャージ電位
（Ｖcc＋Ｖss）／２のままフローティング状態となる。
続いて、制御信号ＰＲＥ1 がＶssからＶccとなってトラ
ンジスタＱ07が導通状態となる。このトランジスタＱ07
の導通前には、ビット線ＢＬ2k+1の電位は（Ｖcc＋Ｖs
s）／２、ノードＮode １の電位はＶccであり、またビ
ット線ＢＬ2k+1，ＢＬ2kの容量はノードＮode １の容量
より大きいため、トランジスタＱ07の導通後はビット線
ＢＬ2k+1およびノードＮode １の電位は、（Ｖcc＋Ｖs
s）／２＋ΔＶとなる。
からＶssとなると、ノードＮode ２がプリチャージ電位
（Ｖcc＋Ｖss）／２のままフローティング状態となる。
続いて、制御信号ＰＲＥ1 がＶssからＶccとなってトラ
ンジスタＱ07が導通状態となる。このトランジスタＱ07
の導通前には、ビット線ＢＬ2k+1の電位は（Ｖcc＋Ｖs
s）／２、ノードＮode １の電位はＶccであり、またビ
ット線ＢＬ2k+1，ＢＬ2kの容量はノードＮode １の容量
より大きいため、トランジスタＱ07の導通後はビット線
ＢＬ2k+1およびノードＮode １の電位は、（Ｖcc＋Ｖs
s）／２＋ΔＶとなる。
【０１５７】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線ＷＬ2l+1に接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。読出し動作後、ノードＮ
ode １の電位が“Ｌ”レベルとなるようなデータを持つ
メモリセル、若しくはメモリセル列が選択された場合に
は、ビット線ＢＬ2k+1の電位のワード線ＷＬ2l+1がＶcc
となる前の電位（Ｖcc＋Ｖss）／２＋ΔＶからのメモリ
セル、若しくはメモリセル列を介しての低下量がＶSA＋
ΔＶより大きくなった後、つまりノードＮode １の電位
がＮode ２の電位よりＶSA以上低くなった後、制御信号
ＰＲＥ1 をＶccからＶssとする。
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線ＷＬ2l+1に接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。読出し動作後、ノードＮ
ode １の電位が“Ｌ”レベルとなるようなデータを持つ
メモリセル、若しくはメモリセル列が選択された場合に
は、ビット線ＢＬ2k+1の電位のワード線ＷＬ2l+1がＶcc
となる前の電位（Ｖcc＋Ｖss）／２＋ΔＶからのメモリ
セル、若しくはメモリセル列を介しての低下量がＶSA＋
ΔＶより大きくなった後、つまりノードＮode １の電位
がＮode ２の電位よりＶSA以上低くなった後、制御信号
ＰＲＥ1 をＶccからＶssとする。
【０１５８】続いて、活性化信号ＡＣＴ1 をＶssからＶ
cc、ＡＣＴ2 をＶccからＶssとしてセンアンプを活性化
させることにより、ノードＮode １の電位をＶss、Ｎod
e ２の電位をＶccとすることができる。
cc、ＡＣＴ2 をＶccからＶssとしてセンアンプを活性化
させることにより、ノードＮode １の電位をＶss、Ｎod
e ２の電位をＶccとすることができる。
【０１５９】読出し動作後のノードＮode １の電位が
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、メモリセ
ル、若しくはメモリセル列を介してのビット線ＢＬ2k+1
の電位変化は起こらないので、制御信号ＰＲＥ1 がＶss
からＶccとなった後にも、ビット線ＢＬ2k+1およびノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２＋ΔＶのままで
ある。
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、メモリセ
ル、若しくはメモリセル列を介してのビット線ＢＬ2k+1
の電位変化は起こらないので、制御信号ＰＲＥ1 がＶss
からＶccとなった後にも、ビット線ＢＬ2k+1およびノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２＋ΔＶのままで
ある。
【０１６０】続いて、ΔＶ≧ＶSAである場合には、活性
化信号ＡＣＴ1をＶssからＶcc、ＡＣＴ2 をＶccからＶs
sとしてセンスアンプを活性化させることにより、ノー
ドＮode １の電位をＶcc、ノードＮode ２の電位をＶss
とすることができる。
化信号ＡＣＴ1をＶssからＶcc、ＡＣＴ2 をＶccからＶs
sとしてセンスアンプを活性化させることにより、ノー
ドＮode １の電位をＶcc、ノードＮode ２の電位をＶss
とすることができる。
【０１６１】こうしてノードＮode １、Ｎode ２がＶs
s、Ｖcc若しくはＶcc、Ｖssの電位になると、このデー
タはフリップフロップによりラッチされ、活性化信号Ａ
ＣＴ1、ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで保持
される。この時には同時に、制御信号ＳＥＬ2 をＶccか
らＶssとした後に、制御信号ＰＲＥ4 をＶccからＶssと
し、トランジスタＱ19によりビット線ＢＬ2k+1をＶcc電
位に充電する。
s、Ｖcc若しくはＶcc、Ｖssの電位になると、このデー
タはフリップフロップによりラッチされ、活性化信号Ａ
ＣＴ1、ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで保持
される。この時には同時に、制御信号ＳＥＬ2 をＶccか
らＶssとした後に、制御信号ＰＲＥ4 をＶccからＶssと
し、トランジスタＱ19によりビット線ＢＬ2k+1をＶcc電
位に充電する。
【０１６２】続いてデータ入出力信号ＣＳＬがＶssから
Ｖccとなると、Ｎode １、Ｎode ２のデータそれぞれ入
出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccとなり、フリップフロップによるデータラッチが終
了する。
Ｖccとなると、Ｎode １、Ｎode ２のデータそれぞれ入
出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッファを通
して出力される。データ出力が終了すると、活性化信号
ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccからＶss、Ｖssから
Ｖccとなり、フリップフロップによるデータラッチが終
了する。
【０１６３】この時点で、奇数番のビット線ＢＬ2k+1に
接続されたメモリセル若しくはメモリセル列のデータの
読出し動作が終了し、次に奇数番目のビット線ＢＬ2k+1
を非選択、偶数番目のビット線ＢＬ2kを選択の状態に変
わる。
接続されたメモリセル若しくはメモリセル列のデータの
読出し動作が終了し、次に奇数番目のビット線ＢＬ2k+1
を非選択、偶数番目のビット線ＢＬ2kを選択の状態に変
わる。
【０１６４】制御信号ＰＲＥ1 、ＳＥＬ2 がＶssからＶ
ccとなると、この時にはビット線ＢＬ2k+1はＶcc電位に
あるとともに、制御信号ＰＲＥ4 がＶssであるため、ト
ランジスタＱ19を介してビット線ＢＬ2k+1はＶcc電位に
プリチャージされる。続いて制御信号ＰＲＥ1 、ＳＥＬ
2 がＶccからＶssとなり、ノードＮode １はＶcc電位の
まま、フローティング状態となる。
ccとなると、この時にはビット線ＢＬ2k+1はＶcc電位に
あるとともに、制御信号ＰＲＥ4 がＶssであるため、ト
ランジスタＱ19を介してビット線ＢＬ2k+1はＶcc電位に
プリチャージされる。続いて制御信号ＰＲＥ1 、ＳＥＬ
2 がＶccからＶssとなり、ノードＮode １はＶcc電位の
まま、フローティング状態となる。
【０１６５】続いて、制御信号ＰＲＥ2 、ＳＥＬ1 がＶ
ssからＶccとなり、ノードＮode ２とビット線ＢＬ2kが
導通状態となり、ノードＮode ２は、これより容量の大
きいビット線ＢＬ2kの電位（Ｖcc＋Ｖss）／２程度にプ
リチャージされる。そして次に、制御信号ＰＲＥ2 がＶ
ccからＶssとなると、ノードＮode ２が（Ｖcc＋Ｖss）
／２のままフローティング状態となる。
ssからＶccとなり、ノードＮode ２とビット線ＢＬ2kが
導通状態となり、ノードＮode ２は、これより容量の大
きいビット線ＢＬ2kの電位（Ｖcc＋Ｖss）／２程度にプ
リチャージされる。そして次に、制御信号ＰＲＥ2 がＶ
ccからＶssとなると、ノードＮode ２が（Ｖcc＋Ｖss）
／２のままフローティング状態となる。
【０１６６】続いて、制御信号ＰＲＥ1 がＶssからＶcc
となり、トランジスタＱ07が導通状態となると、ビット
線ＢＬ2k及びノードＮode １の電位は（Ｖcc＋Ｖss）／
２＋ΔＶとなる。そして、アドレスによって選択された
偶数番のワード線ＷＬ2lがＶssからＶccとなり、選択ワ
ード線ＷＬ2lに接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。
となり、トランジスタＱ07が導通状態となると、ビット
線ＢＬ2k及びノードＮode １の電位は（Ｖcc＋Ｖss）／
２＋ΔＶとなる。そして、アドレスによって選択された
偶数番のワード線ＷＬ2lがＶssからＶccとなり、選択ワ
ード線ＷＬ2lに接続されたメモリセル、若しくはメモリ
セル列のデータが読出される。
【０１６７】読出し動作後、ノードＮode １の電位が
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列を選択した場合には、ビット線ＢＬ
2kの電位の（Ｖcc＋Ｖss）／２＋ΔＶからの低下量がＶ
SA＋ΔＶより大きくなった後、つまりノードＮode １の
電位がノードＮode ２の電位よりＶSA以上低くなった
後、制御信号ＰＲＥ1 をＶccからＶssとする。続いて、
活性化信号ＡＣＴ1 をＶssからＶcc、活性化信号ＡＣＴ
2 をＶccからＶssとしてセンアンプを活性化させること
により、ノードＮode １の電位はＶss、ノードＮode ２
の電位はＶccとなる。
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列を選択した場合には、ビット線ＢＬ
2kの電位の（Ｖcc＋Ｖss）／２＋ΔＶからの低下量がＶ
SA＋ΔＶより大きくなった後、つまりノードＮode １の
電位がノードＮode ２の電位よりＶSA以上低くなった
後、制御信号ＰＲＥ1 をＶccからＶssとする。続いて、
活性化信号ＡＣＴ1 をＶssからＶcc、活性化信号ＡＣＴ
2 をＶccからＶssとしてセンアンプを活性化させること
により、ノードＮode １の電位はＶss、ノードＮode ２
の電位はＶccとなる。
【０１６８】読出し動作後のノードＮode １の電位が
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位変化は起こらないので、制御信号ＰＲＥ1 が
ＶssからＶccとなった後にも、ビット線ＢＬ2k及びノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２＋ΔＶのままで
ある。
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位変化は起こらないので、制御信号ＰＲＥ1 が
ＶssからＶccとなった後にも、ビット線ＢＬ2k及びノー
ドＮode １の電位は（Ｖcc＋Ｖss）／２＋ΔＶのままで
ある。
【０１６９】続いて、活性化信号ＡＣＴ1 をＶssからＶ
cc、活性化信号ＡＣＴ2 をＶccからＶssとしてセンスア
ンプを活性化させることにより、ノードＮode １の電位
をＶcc、Ｎode ２の電位をＶssとすることができる。こ
のノードＮode １、Ｎode ２のデータはフリップフロッ
プによりラッチされ、活性化信号ＡＣＴ1 、ＡＣＴ2が
それぞれＶss、Ｖccとなるまで保持される。この時に同
時に制御信号ＳＥＬ1をＶccからＶssとした後に、制御
信号ＰＲＥ3 をＶssからＶccとし、ビット線ＢＬ2kをＶ
ccに充電する。
cc、活性化信号ＡＣＴ2 をＶccからＶssとしてセンスア
ンプを活性化させることにより、ノードＮode １の電位
をＶcc、Ｎode ２の電位をＶssとすることができる。こ
のノードＮode １、Ｎode ２のデータはフリップフロッ
プによりラッチされ、活性化信号ＡＣＴ1 、ＡＣＴ2が
それぞれＶss、Ｖccとなるまで保持される。この時に同
時に制御信号ＳＥＬ1をＶccからＶssとした後に、制御
信号ＰＲＥ3 をＶssからＶccとし、ビット線ＢＬ2kをＶ
ccに充電する。
【０１７０】続いてデータ入出力信号ＣＳＬがＶssから
Ｖccとなると、ノードＮode １、Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。
Ｖccとなると、ノードＮode １、Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。
【０１７１】この時点で、偶数番のビット線ＢＬ2kに接
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて制御信号ＰＲＥ4 がＶccか
らＶssとなり、トランジスタＱ19が導通状態となって、
ノードＮode １がＶcc電位にプリチャージされる。最後
に、制御信号ＰＲＥ4 がＶssからＶccとなり、データ読
出しサイクルが終了する。
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了する。続いて制御信号ＰＲＥ4 がＶccか
らＶssとなり、トランジスタＱ19が導通状態となって、
ノードＮode １がＶcc電位にプリチャージされる。最後
に、制御信号ＰＲＥ4 がＶssからＶccとなり、データ読
出しサイクルが終了する。
【０１７２】図４５および図４６は、同じく図３９のセ
ンスアンプ回路構成を用いて、異なる動作原理によりダ
ミー検出ノードとデータ検出ノードに微小電位差を与え
るようにした第３の例の動作タイミング図である。この
場合の動作では、読出し時のダミー検出ノードＮode ２
をデータ検出ノードＮode １より、ワード線がＯＮとな
る時に低い電圧にあるように設定する。これは、トラン
ジスタＱ07，Ｑ08の動作条件を選ぶことにより行われ
る。すなわちトランジスタＱ07，Ｑ08のゲート制御信号
ＰＲＥ1 ，ＰＲＥ2 が“Ｌ”レベルから“Ｈ”レベル、
若しくは“Ｈ”レベルから“Ｌ”レベルとなるタイミン
グを調整し、制御信号ＰＲＥ1 の“Ｈ”レベル電位を
（Ｖcc＋Ｖss）／２＋Ｖth7 （Ｖth7 はトランジスタＱ
07のしきい値電圧）より高いＶcc電位に、制御信号ＰＲ
Ｅ2 の“Ｈ”レベルル電位は（Ｖcc＋Ｖss）／２＋Ｖth
8 （Ｖth8 はトランジスタＱ08のしきい値電圧）より低
い電位ＶH に設定することにより、トランジスタＱ07、
Ｑ08をそれぞれ三極管、五極管領域で動作させる。
ンスアンプ回路構成を用いて、異なる動作原理によりダ
ミー検出ノードとデータ検出ノードに微小電位差を与え
るようにした第３の例の動作タイミング図である。この
場合の動作では、読出し時のダミー検出ノードＮode ２
をデータ検出ノードＮode １より、ワード線がＯＮとな
る時に低い電圧にあるように設定する。これは、トラン
ジスタＱ07，Ｑ08の動作条件を選ぶことにより行われ
る。すなわちトランジスタＱ07，Ｑ08のゲート制御信号
ＰＲＥ1 ，ＰＲＥ2 が“Ｌ”レベルから“Ｈ”レベル、
若しくは“Ｈ”レベルから“Ｌ”レベルとなるタイミン
グを調整し、制御信号ＰＲＥ1 の“Ｈ”レベル電位を
（Ｖcc＋Ｖss）／２＋Ｖth7 （Ｖth7 はトランジスタＱ
07のしきい値電圧）より高いＶcc電位に、制御信号ＰＲ
Ｅ2 の“Ｈ”レベルル電位は（Ｖcc＋Ｖss）／２＋Ｖth
8 （Ｖth8 はトランジスタＱ08のしきい値電圧）より低
い電位ＶH に設定することにより、トランジスタＱ07、
Ｑ08をそれぞれ三極管、五極管領域で動作させる。
【０１７３】これにより、ダミー検出ノード側のプリチ
ャージ電位をビット線及びデータ検出ノードのプリチャ
ージ電位（Ｖcc＋Ｖss）／２よりも僅かに低い電位（Ｖ
cc＋Ｖss）／２−ΔＶに設定できる。ただし、（Ｖcc＋
Ｖss）／２−ΔＶ＝ＶH −ＶTH8 である。具体的な動作
タイミングの詳細を次に説明する。
ャージ電位をビット線及びデータ検出ノードのプリチャ
ージ電位（Ｖcc＋Ｖss）／２よりも僅かに低い電位（Ｖ
cc＋Ｖss）／２−ΔＶに設定できる。ただし、（Ｖcc＋
Ｖss）／２−ΔＶ＝ＶH −ＶTH8 である。具体的な動作
タイミングの詳細を次に説明する。
【０１７４】読出し動作前には、ビット線ＢＬ2kがＶss
に、ビット線ＢＬ2k+1がＶccにプリチャージされてい
る。この時トランジスタＱ07，Ｑ08，Ｑ14，Ｑ15は非導
通状態にある。制御信号ＳＥＬ1 ，ＳＥＬ2 、ＰＲＥ1
がＶssからＶcc、制御信号ＰＲＥ2 がＶssからＶH （＜
Ｖcc）になると、トランジスタＱ07，Ｑ08，Ｑ14，Ｑ15
が導通状態となり、Ｖss電位にあるビット線ＢＬ2kとＶ
cc電位にあるビット線ＢＬ2k+1がショートされる。これ
により、全ビット線の電位が（Ｖcc＋Ｖss）／２程度の
値となる。
に、ビット線ＢＬ2k+1がＶccにプリチャージされてい
る。この時トランジスタＱ07，Ｑ08，Ｑ14，Ｑ15は非導
通状態にある。制御信号ＳＥＬ1 ，ＳＥＬ2 、ＰＲＥ1
がＶssからＶcc、制御信号ＰＲＥ2 がＶssからＶH （＜
Ｖcc）になると、トランジスタＱ07，Ｑ08，Ｑ14，Ｑ15
が導通状態となり、Ｖss電位にあるビット線ＢＬ2kとＶ
cc電位にあるビット線ＢＬ2k+1がショートされる。これ
により、全ビット線の電位が（Ｖcc＋Ｖss）／２程度の
値となる。
【０１７５】次に、制御信号ＳＥＬ2 、ＰＲＥ2 がＶcc
からＶssとなる。この時には、データ検出ノードＮode
１の電位はビット線ＢＬ2k、ＢＬ2k+1の電位と同じく
（Ｖcc＋Ｖss）／２にプリチャージされる。ダミー検出
ノードＮode ２は、トランジスタＱ08が五極管動作をし
ているため、（Ｖcc＋Ｖss）／２−ΔＶの電位に設定さ
れていて、フローティング状態にある。
からＶssとなる。この時には、データ検出ノードＮode
１の電位はビット線ＢＬ2k、ＢＬ2k+1の電位と同じく
（Ｖcc＋Ｖss）／２にプリチャージされる。ダミー検出
ノードＮode ２は、トランジスタＱ08が五極管動作をし
ているため、（Ｖcc＋Ｖss）／２−ΔＶの電位に設定さ
れていて、フローティング状態にある。
【０１７６】続いて、アドレスによって選択された偶数
番のワード線ＷＬ2lがＶssからＶccとなり、これに接続
されたメモリセル、若しくはメモリセル列のデータが読
出される。読出し動作後、ノードＮode １の電位が
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位低下量がΔＶ＋ＶSAより大きくなった後、つ
まりノードＮode １の電位がノードＮode ２の電位より
ＶSA以上低くなった後、制御信号ＰＲＥ1 をＶccからＶ
ssとする。
番のワード線ＷＬ2lがＶssからＶccとなり、これに接続
されたメモリセル、若しくはメモリセル列のデータが読
出される。読出し動作後、ノードＮode １の電位が
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位低下量がΔＶ＋ＶSAより大きくなった後、つ
まりノードＮode １の電位がノードＮode ２の電位より
ＶSA以上低くなった後、制御信号ＰＲＥ1 をＶccからＶ
ssとする。
【０１７７】続いて、制御信号ＳＥＬ1 がＶccからＶss
となり、ビット線ＢＬ2kとノードＮode ３が非導通状態
となる。この時には、（Ｎode ２電位−Ｎode １電位）
≧ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssか
らＶcc、活性化信号ＡＣＴ2をＶccからＶssとしてセン
スアンプを活性化させることにより、ノードＮode １の
電位をＶss、ノードＮode ２の電位をＶccとすることが
できる。
となり、ビット線ＢＬ2kとノードＮode ３が非導通状態
となる。この時には、（Ｎode ２電位−Ｎode １電位）
≧ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssか
らＶcc、活性化信号ＡＣＴ2をＶccからＶssとしてセン
スアンプを活性化させることにより、ノードＮode １の
電位をＶss、ノードＮode ２の電位をＶccとすることが
できる。
【０１７８】読出し動作後のノードＮode １の電位が
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位変化起こらないので、制御信号ＰＲＥ1 がＶ
ccからＶssとなる時には、ＢＬ2kおよびＮode １の電位
は（Ｖcc＋Ｖss）／２である。したがって（Ｎode ２電
位−Ｎode １電位）＝ΔＶ≧ＶSAとなっている。
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2kの電位変化起こらないので、制御信号ＰＲＥ1 がＶ
ccからＶssとなる時には、ＢＬ2kおよびＮode １の電位
は（Ｖcc＋Ｖss）／２である。したがって（Ｎode ２電
位−Ｎode １電位）＝ΔＶ≧ＶSAとなっている。
【０１７９】次に活性化信号ＡＣＴ1 をＶssからＶcc、
活性化信号ＡＣＴ2 をＶccからＶssとしてセンスアンプ
を活性化させることにより、Ｎode １の電位をＶcc、Ｎ
ode２の電位をＶssとすることができる。これらのノー
ド電位はフリップフロップによりラッチされ、活性化信
号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで
保持される。
活性化信号ＡＣＴ2 をＶccからＶssとしてセンスアンプ
を活性化させることにより、Ｎode １の電位をＶcc、Ｎ
ode２の電位をＶssとすることができる。これらのノー
ド電位はフリップフロップによりラッチされ、活性化信
号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶss、Ｖccとなるまで
保持される。
【０１８０】続いてデータ入出力信号ＣＳＬがＶssから
Ｖccになると、ノードＮode １、Ｎode ２のデータそれ
ぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッフ
ァを通して出力される。データ出力が終了すると、活性
化信号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccからＶss、Ｖ
ssからＶH となり、フリップフロップによるデータラッ
チが終了する。
Ｖccになると、ノードＮode １、Ｎode ２のデータそれ
ぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッフ
ァを通して出力される。データ出力が終了すると、活性
化信号ＡＣＴ1 、ＡＣＴ2 がそれぞれＶccからＶss、Ｖ
ssからＶH となり、フリップフロップによるデータラッ
チが終了する。
【０１８１】この時点で、偶数番のビット線ＢＬ2kに接
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了し、次にＢＬ2kを非選択、ＢＬ2k+1を選
択の状態に変わり、奇数番のビット線ＢＬ2k+1に接続さ
れたメモリセル若しくはメモリセル列のデータの読出し
動作が始まる。
続されたメモリセル若しくはメモリセル列のデータの読
出し動作が終了し、次にＢＬ2kを非選択、ＢＬ2k+1を選
択の状態に変わり、奇数番のビット線ＢＬ2k+1に接続さ
れたメモリセル若しくはメモリセル列のデータの読出し
動作が始まる。
【０１８２】制御信号ＰＲＥ1 、ＳＥＬ2 がＶssからＶ
cc、制御信号ＰＲＥ2 がＶssからＶH （＜Ｖcc）となる
と、トランジスタＱ07，Ｑ08，Ｑ15が導通状態となり、
ノードＮode １は、これより十分容量の大きいビット線
ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２にプリチャージされ
る。またノードＮode ２はこの時、（Ｖcc＋Ｖss）／２
−ΔＶに設定される。次に、制御信号ＰＲＥ2 がＶH か
らＶssとなり、ノードＮode ２がフローティング状態と
なる。
cc、制御信号ＰＲＥ2 がＶssからＶH （＜Ｖcc）となる
と、トランジスタＱ07，Ｑ08，Ｑ15が導通状態となり、
ノードＮode １は、これより十分容量の大きいビット線
ＢＬ2k+1の電位（Ｖcc＋Ｖss）／２にプリチャージされ
る。またノードＮode ２はこの時、（Ｖcc＋Ｖss）／２
−ΔＶに設定される。次に、制御信号ＰＲＥ2 がＶH か
らＶssとなり、ノードＮode ２がフローティング状態と
なる。
【０１８３】続いて、アドレスによって選択された奇数
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線に接続されたメモリセル、若しくはメモリセル列の
データが読出される。
番のワード線ＷＬ2l+1がＶssからＶccとなり、選択ワー
ド線に接続されたメモリセル、若しくはメモリセル列の
データが読出される。
【０１８４】読出し動作後、ノードＮode １電位が
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2k+1の電位低下量がΔＶ＋ＶSAより大きくなった後、
つまりノードＮode １の電位がノートＮode ２の電位よ
りＶSA以上低くなった後、制御信号ＰＲＥ1 をＶccから
Ｖssとする。
“Ｌ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル列が選択された場合には、ビット線Ｂ
Ｌ2k+1の電位低下量がΔＶ＋ＶSAより大きくなった後、
つまりノードＮode １の電位がノートＮode ２の電位よ
りＶSA以上低くなった後、制御信号ＰＲＥ1 をＶccから
Ｖssとする。
【０１８５】続いて、制御信号ＳＥＬ2 がＶccからＶss
となり、ビット線ＢＬ2k+1とノードＮode ３が非導通状
態となる。この時には（Ｎode ２電位−Ｎode １電位）
≧ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssか
らＶcc、活性化信号ＡＣＴ2をＶccからＶssとしてセン
スアンプを活性化させることにより、ノードＮode １の
電位をＶss、ノードＮode２の電位をＶccとすることが
できる。
となり、ビット線ＢＬ2k+1とノードＮode ３が非導通状
態となる。この時には（Ｎode ２電位−Ｎode １電位）
≧ＶSAとなっていて、次に活性化信号ＡＣＴ1 をＶssか
らＶcc、活性化信号ＡＣＴ2をＶccからＶssとしてセン
スアンプを活性化させることにより、ノードＮode １の
電位をＶss、ノードＮode２の電位をＶccとすることが
できる。
【０１８６】読出し動作後のノードＮode １の電位が
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル選択した場合には、メモリセル若しく
はメモリセル列を介してのビット線ＢＬ2k+1の電位変化
は起こらないので、制御信号ＰＲＥ1 がＶccからＶssと
なる時には、ビット線ＢＬ2k+1およびＮode １の電位は
（Ｖcc＋Ｖss）／２である。したがって（Ｎode ２電位
−Ｎode １電位）＝ΔＶ≧ＶSAとなっている。
“Ｈ”レベルとなるようなデータを持つメモリセル、若
しくはメモリセル選択した場合には、メモリセル若しく
はメモリセル列を介してのビット線ＢＬ2k+1の電位変化
は起こらないので、制御信号ＰＲＥ1 がＶccからＶssと
なる時には、ビット線ＢＬ2k+1およびＮode １の電位は
（Ｖcc＋Ｖss）／２である。したがって（Ｎode ２電位
−Ｎode １電位）＝ΔＶ≧ＶSAとなっている。
【０１８７】次に活性化信号ＡＣＴ1 をＶssからＶcc、
活性化信号ＡＣＴ2 をＶccからＶssとしてセンンアンプ
を活性化させることにより、ノードＮode １の電位をＶ
cc、ノードＮode ２の電位をＶssとすることができる。
これらのノード電位は、活性化信号ＡＣＴ1 、ＡＣＴ2
がそれぞれＶss、Ｖccとなるまでフリップフロップによ
りラッチされる。
活性化信号ＡＣＴ2 をＶccからＶssとしてセンンアンプ
を活性化させることにより、ノードＮode １の電位をＶ
cc、ノードＮode ２の電位をＶssとすることができる。
これらのノード電位は、活性化信号ＡＣＴ1 、ＡＣＴ2
がそれぞれＶss、Ｖccとなるまでフリップフロップによ
りラッチされる。
【０１８８】続いてデータ入出力信号ＣＳＬがＶssから
Ｖccとなると、ノードＮode １、Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。また、奇数番ビット数ＢＬ2k+1の読出
し動作中の活性化信号ＡＣＴ1 がＶcc、ＡＣＴ2 がＶss
となっている間に、制御信号ＰＲＥ3 をＶssからＶcc、
制御信号ＰＲＥ4 をＶccからＶssとすることにより、ビ
ット線ＢＬ2k、ＢＬ2k+1をそれぞれＶss、Ｖcc電位に設
定し、次の読出し動作の準備を行う。ビット線の電位の
設定が終わった後、制御信号ＰＲＥ3 をＶccからＶss、
制御信号ＰＲＥ4 をＶssからＶccとし、ビット線をフロ
ーティング状態とする。
Ｖccとなると、ノードＮode １、Ｎode ２のデータがそ
れぞれ入出力線Ｉ／Ｏ、Ｉ／ＯB に伝達され、出力バッ
ファを通して出力される。データ出力が終了すると、活
性化信号ＡＣＴ1 、ＡＣＴ2がそれぞれＶccからＶss、
ＶssからＶccとなり、フリップフロップによるデータラ
ッチが終了する。また、奇数番ビット数ＢＬ2k+1の読出
し動作中の活性化信号ＡＣＴ1 がＶcc、ＡＣＴ2 がＶss
となっている間に、制御信号ＰＲＥ3 をＶssからＶcc、
制御信号ＰＲＥ4 をＶccからＶssとすることにより、ビ
ット線ＢＬ2k、ＢＬ2k+1をそれぞれＶss、Ｖcc電位に設
定し、次の読出し動作の準備を行う。ビット線の電位の
設定が終わった後、制御信号ＰＲＥ3 をＶccからＶss、
制御信号ＰＲＥ4 をＶssからＶccとし、ビット線をフロ
ーティング状態とする。
【０１８９】以上の実施例では、センスアンプ活性化信
号ＡＣＴ1 とＡＣＴ2 の信号変化のタイミングは同時に
したが、どちらか片方の信号を先に変化させる等の変更
も可能である。
号ＡＣＴ1 とＡＣＴ2 の信号変化のタイミングは同時に
したが、どちらか片方の信号を先に変化させる等の変更
も可能である。
【０１９０】また例えばビット線プリチャージ電位は、
必ずしも（Ｖcc＋Ｖss）／２である必要はなく、Ｖccと
Ｖssの間の適当な値に設定することができる。また全ビ
ット線でプリチャージ電位は必ずしも同じ値にする必要
もない。これは、本発明のセンスアンプを用いると、セ
ンスアンプ活性化直前のノードＮode １、Ｎode ２の電
位差はプリチャージ電位に依存せず、ノードＮode １、
Ｎode ２に接続されているトランスファーゲート若しく
はキャパシタの容量とノードＮode １、Ｎode２の全容
量若しくはＮode １、Ｎode ２に接続されているトラン
スファーゲートのゲート電圧のみに依存するためであ
る。
必ずしも（Ｖcc＋Ｖss）／２である必要はなく、Ｖccと
Ｖssの間の適当な値に設定することができる。また全ビ
ット線でプリチャージ電位は必ずしも同じ値にする必要
もない。これは、本発明のセンスアンプを用いると、セ
ンスアンプ活性化直前のノードＮode １、Ｎode ２の電
位差はプリチャージ電位に依存せず、ノードＮode １、
Ｎode ２に接続されているトランスファーゲート若しく
はキャパシタの容量とノードＮode １、Ｎode２の全容
量若しくはＮode １、Ｎode ２に接続されているトラン
スファーゲートのゲート電圧のみに依存するためであ
る。
【０１９１】また、ノードＮode １やＮode ２の容量
は、以上の実施例の説明中ではビット線容量より十分小
さい場合について扱ったが、ビット線容量と同程度かビ
ット線容量よりも大きい場合についても本発明は有効で
ある。さらに、実施例中の回路において、ｎチャネル素
子の代わりにｐチャネル素子を用いる場合、ｐチャネル
素子の代わりにｎチャネル素子を用いる場合、またｎ、
ｐチャネル素子の部分に並列してそれぞれｐ、ｎチャネ
ル素子を接続した場合など種々変更可能である。
は、以上の実施例の説明中ではビット線容量より十分小
さい場合について扱ったが、ビット線容量と同程度かビ
ット線容量よりも大きい場合についても本発明は有効で
ある。さらに、実施例中の回路において、ｎチャネル素
子の代わりにｐチャネル素子を用いる場合、ｐチャネル
素子の代わりにｎチャネル素子を用いる場合、またｎ、
ｐチャネル素子の部分に並列してそれぞれｐ、ｎチャネ
ル素子を接続した場合など種々変更可能である。
【０１９２】また実施例では、ワード線の“Ｈ”レベル
状態を短くし、結果として選択ビット線の電位が低下す
る場合の電位低下量が（Ｖcc＋Ｖss）／２やＶcc電位に
比べて低い値となっている。これは、消費電力量の低下
や読出し動作に要する時間の短縮のためである。しかし
ワード線電位が“Ｈ”レベルの状態の時間をもっと長く
してビット線電位をＶssまで低下させるなどの変更も可
能である。
状態を短くし、結果として選択ビット線の電位が低下す
る場合の電位低下量が（Ｖcc＋Ｖss）／２やＶcc電位に
比べて低い値となっている。これは、消費電力量の低下
や読出し動作に要する時間の短縮のためである。しかし
ワード線電位が“Ｈ”レベルの状態の時間をもっと長く
してビット線電位をＶssまで低下させるなどの変更も可
能である。
【０１９３】また、図２４，図２７，図３０，図３９の
実施例では、ブートストラップによる二つのＮode １，
Ｎode ２の電位低下量が大きい場合を示したが、電位低
下量がＮode １，Ｎode ２共に、（Ｖcc−Ｖss）／１０
０程度の小さい値である場合や、Ｎode １のブートスト
ラップによる電位低下量がＮode ２のブートストラップ
による電位低下量に比べて無視できる程に小さい場合等
にも本発明は有効である。図４０〜図４６の動作につい
ても、ノードＮode １、Ｎode ２の電位低下量が（Ｖcc
−Ｖss）／１００程度の小さな量の場合にも、本発明は
有効である。
実施例では、ブートストラップによる二つのＮode １，
Ｎode ２の電位低下量が大きい場合を示したが、電位低
下量がＮode １，Ｎode ２共に、（Ｖcc−Ｖss）／１０
０程度の小さい値である場合や、Ｎode １のブートスト
ラップによる電位低下量がＮode ２のブートストラップ
による電位低下量に比べて無視できる程に小さい場合等
にも本発明は有効である。図４０〜図４６の動作につい
ても、ノードＮode １、Ｎode ２の電位低下量が（Ｖcc
−Ｖss）／１００程度の小さな量の場合にも、本発明は
有効である。
【０１９４】また、図４０〜図４６では、１個のセンス
アンプに２本のビット線が接続されている図３９の回路
構成の動作を示したが、図３３或いは図３４のように、
１個のセンスアンプに１本のビット線が接続されている
場合にも、同様の読出し動作が可能である。
アンプに２本のビット線が接続されている図３９の回路
構成の動作を示したが、図３３或いは図３４のように、
１個のセンスアンプに１本のビット線が接続されている
場合にも、同様の読出し動作が可能である。
【０１９５】実施例では、セルアレイの通過ビット線，
通過ワード線が０本および１本の場合を示したが、２本
以上の通過ビット線，通過ワード線がある構成でも本発
明は有効である。
通過ワード線が０本および１本の場合を示したが、２本
以上の通過ビット線，通過ワード線がある構成でも本発
明は有効である。
【０１９６】
【発明の効果】以上詳細に説明したように本発明によれ
ば、フリップフロップ型のビット線センスアンプを用い
てその二つのノードを微小電位差をもってプリチャージ
し、或いは二つのノードの容量を異ならせることによっ
て、信頼性を損なうことなく高速読出しを可能とし、ま
たビット線プリチャージ電位を正確に設定する必要がな
いために基準電位発生回路を不要とした半導体記憶装置
を提供することができる。
ば、フリップフロップ型のビット線センスアンプを用い
てその二つのノードを微小電位差をもってプリチャージ
し、或いは二つのノードの容量を異ならせることによっ
て、信頼性を損なうことなく高速読出しを可能とし、ま
たビット線プリチャージ電位を正確に設定する必要がな
いために基準電位発生回路を不要とした半導体記憶装置
を提供することができる。
【図１】本発明の一実施例に係る半導体記憶装置のコア
回路構成を示す図。
回路構成を示す図。
【図２】同実施例のメモリセルアレイの構成例を示す
図。
図。
【図３】他のメモリセルアレイの構成例を示す図。
【図４】同実施例のビット線センスアンプのレイアウト
例を示す図。
例を示す図。
【図５】他のビット線センスアンプのレイアウト例を示
す図。
す図。
【図６】同実施例のビット線センスアンプの具体的構成
を示す図。
を示す図。
【図７】同実施例の動作を説明するためのタイミング
図。
図。
【図８】他の実施例のビット線センスアンプの構成を示
す図。
す図。
【図９】他の実施例のビット線センスアンプの構成を示
す図。
す図。
【図１０】図９の実施例の動作を説明するためのタイミ
ング図。
ング図。
【図１１】図９の破線部の変形例を示す図。
【図１２】図９の破線部の変形例を示す図。
【図１３】図９の破線部の変形例を示す図。
【図１４】他の実施例のビット線センスアンプの構成を
示す図。
示す図。
【図１５】図１４の切り替え回路の構成例を示す図。
【図１６】同実施例の動作を説明するためのタイミング
図。
図。
【図１７】同実施例の動作を説明するためのタイミング
図。
図。
【図１８】他の実施例のビット線センスアンプの構成を
示す図。
示す図。
【図１９】図１８の実施例における切り替え回路の構成
を示す図。
を示す図。
【図２０】同実施例の動作を説明するためのタイミング
図。
図。
【図２１】同実施例の動作を説明するためのタイミング
図。
図。
【図２２】図１４および図１９の実施例のセルレイアウ
ト例を示す図。
ト例を示す図。
【図２３】図１４および図１９の実施例の他のセルレイ
アウト例を示す図。
アウト例を示す図。
【図２４】他の実施例のビット線センスアンプの構成を
示す図。
示す図。
【図２５】同実施例の動作を説明するためのタイミング
図。
図。
【図２６】同実施例の動作を説明するためのタイミング
図。
図。
【図２７】他の実施例のビット線センスアンプの構成を
示す図。
示す図。
【図２８】同実施例の動作を説明するためのタイミング
図。
図。
【図２９】同実施例の動作を説明するためのタイミング
図。
図。
【図３０】他の実施例のビット線センスアンプの構成を
示す図。
示す図。
【図３１】同実施例の動作を説明するためのタイミング
図。
図。
【図３２】同実施例の動作を説明するためのタイミング
図。
図。
【図３３】図２４の実施例を変形した実施例のビット線
センスアンプを示す図。
センスアンプを示す図。
【図３４】同じく図２４の実施例を変形した実施例のビ
ット線センスアンプを示す図。
ット線センスアンプを示す図。
【図３５】図２７の実施例を変形した実施例のビット線
センスアンプを示す図。
センスアンプを示す図。
【図３６】同じく図２７の実施例を変形した実施例のビ
ット線センスアンプを示す図。
ット線センスアンプを示す図。
【図３７】図３０の実施例を変形した実施例のビット線
センスアンプを示す図。
センスアンプを示す図。
【図３８】同じく図３０の実施例を変形した実施例のビ
ット線センスアンプを示す図。
ット線センスアンプを示す図。
【図３９】図２４の実施例を変形した実施例のビット線
センスアンプ回路を示す図。
センスアンプ回路を示す図。
【図４０】図３９のビット線センスアンプによる第１の
例の動作タイミングを示す図。
例の動作タイミングを示す図。
【図４１】同じく第１の例の動作タイミングを示す図。
【図４２】図４１の破線部の拡大図。
【図４３】図３９のビット線センスアンプによる第２の
例の動作タイミングを示す図。
例の動作タイミングを示す図。
【図４４】同じく第２の例の動作タイミングを示す図。
【図４５】図３９のビット線センスアンプによる第３の
例の動作タイミングを示す図。
例の動作タイミングを示す図。
【図４６】同じく第３の例の動作タイミングを示す図。
１…メモリセルアレイ、 ２…ビット線センスアンプ、 ＢＬi …ビット線、 ＷＬj …ワード線、 ＭＣ…メモリセル（メモリセル列） ２１…ＮＭＯＳフリップフロップ、 ２２…ＰＭＯＳフリップフロップ、 Ｎode １，Ｎode ２…入力ノード、 Ｑ07，Ｑ08，Ｑ14，Ｑ15，Ｑ31…トランスファゲート、 Ｑ09，Ｑ16…レベルシフト素子、 Ｑ33，Ｑ34…ＭＯＳキャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (4)
- 【請求項１】複数本のビット線と、 このビット線と交差して配設された複数本のワード線
と、 前記ビット線とのワード線の交差位置に配置されてワー
ド線により駆動されてビット線との間でデータのやり取
りが行われる書替え可能なメモリセルと、 前記ビット線に接続されて前記ワード線により選択され
たメモリセルのデータを検出するための，一方がデータ
検出ノードとなり他方がダミー検出ノードとなる二つの
入力ノードを持つビット線センスアンプと、 このビット線センスアンプの二つの入力ノードのプリチ
ャージ電位に微小電位差を与える手段と、を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】複数本のビット線と、 このビット線と交差して配設された複数本のワード線
と、 前記ビット線とのワード線の交差位置に配置されてワー
ド線により駆動されてビット線との間でデータのやり取
りが行われる書替え可能なメモリセルと、 前記ビット線にトランスファゲートを介して接続されて
前記ワード線により選択されたメモリセルのデータを検
出するための，一方がデータ検出ノードとなり他方がダ
ミー検出ノードとなる二つの入力ノードを持つフリップ
フロップ型ビット線センスアンプと、 このビット線センスアンプのダミー検出ノードに、前記
トランスファゲートを介して前記ビット線からデータ検
出ノードに与えられるプリチャージ電位から一定値低い
プリチャージ電位を与えるレベルシフト手段と、を備え
たことを特徴とする半導体記憶装置。 - 【請求項３】複数本のビット線と、 このビット線と交差して配設された複数本のワード線
と、 前記ビット線とのワード線の交差位置に配置されてワー
ド線により駆動されてビット線との間でデータのやり取
りが行われる書替え可能なメモリセルと、 前記ビット線にトランスファゲートを介して接続されて
前記ワード線により選択されたメモリセルのデータを検
出するための，二つの入力ノードを持つフリップフロッ
プ型ビット線センスアンプと、 このビット線センスアンプの一方の入力ノードに偶数番
目のビット線のデータを、他方の入力ノードに奇数番目
のビット線のデータを、それぞれ選択的に転送するため
のトランスファゲートと、 ビット線センスアンプのメモリセル・データが読み出さ
れる側の入力ノードを所定の電位にプリチャージすると
同時に、その電位をレベルシフト手段を介して他方の入
力ノードに与えてデータが読み出される側の入力ノード
の電位より一定値低い電位にプリチャージする手段と、
を備えたことを特徴とする半導体記憶装置。 - 【請求項４】複数本のビット線と、 このビット線と交差して配設された複数本のワード線
と、 前記ビット線とのワード線の交差位置に配置されてワー
ド線により駆動されてビット線との間でデータのやり取
りが行われる書替え可能なメモリセルと、 前記ビット線にトランスファゲートを介して接続されて
前記ワード線により選択されたメモリセルのデータを検
出するための，一方がデータ検出ノードとなり他方がダ
ミー検出ノードとなる二つの入力ノードを持つフリップ
フロップ型ビット線センスアンプと、 このビット線センスアンプのダミー検出ノードに、キャ
パシタのブートストラップによって、前記トランスファ
ゲートを介してビット線から前記データ検出ノードに与
えられるプリチャージ電位から一定値低いプリチャージ
電位を与える手段と、を備えたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29007691A JPH0567397A (ja) | 1991-07-05 | 1991-11-06 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-165587 | 1991-07-05 | ||
| JP16558791 | 1991-07-05 | ||
| JP29007691A JPH0567397A (ja) | 1991-07-05 | 1991-11-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567397A true JPH0567397A (ja) | 1993-03-19 |
Family
ID=26490266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29007691A Pending JPH0567397A (ja) | 1991-07-05 | 1991-11-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213503B2 (en) | 2003-08-29 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Compressible fluid pressure actuator |
-
1991
- 1991-11-06 JP JP29007691A patent/JPH0567397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213503B2 (en) | 2003-08-29 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Compressible fluid pressure actuator |
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