JPH056344B2 - - Google Patents
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Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000004140 cleaning Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、自己整合（セルフアライメント）拡
散で、ドレイン領域あるいはソース領域の形成が
なされるとともに、ゲート電極を形成する多結晶
シリコン層の一部がこの直下に形成されたコンタ
クト領域と直接繋つたゲートコンタクト構造をも
つMIS形半導体集積回路の製造方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention is characterized in that a drain region or a source region is formed by self-alignment diffusion, and a portion of a polycrystalline silicon layer forming a gate electrode is The present invention relates to a method for manufacturing an MIS semiconductor integrated circuit having a gate contact structure directly connected to a contact region formed directly below the gate contact structure.
従来例の構成とその問題点
MIS形半導体集積回路においては、高集積化を
はかるための積極的な取り組みがなされおり、大
規模集積回路（LSI）にくらべてさらに集積度を
高めた超高密度集積回路（VLSI）が多々現出し
ている。Conventional configurations and their problems In MIS semiconductor integrated circuits, active efforts are being made to increase the degree of integration. Many integrated circuits (VLSI) are emerging.
このVLSIにおいは、微細プロセスの採用は勿
論のこと、半導体基板の利用率を低下させる要因
を徹底的に排除する努力が払われている。なお、
VLSIを製造するための基本となるプロセスは、
自己整合プロセスであり、このプロセスによれ
ば、ドレインおよびソース領域とゲート電極との
間に不要な重り部分のないトランジスタの作り込
みができる。しかしながら、自己整合プロセスで
は、周知のようにゲート電極となる多結晶シリコ
ン層をマスクとして、半導体基板内への不純物の
導入がなされるため、ゲート電極層の直下に不純
物の導入領域を形成することができない。このた
め、たとえば第１図で示すような回路を集積化す
る場合に、集積度を低下させる不都合をきたす。
すなわち、MOSトランジスタ１とMOS負荷２と
で構成されるインバータの出力がMOSトランジ
スタ３とMOS負荷４で構成されるインバータへ
相互配線５を介して結合される回路を集積化する
場合、相互配線５はMOSトランジスタ３のゲー
ト電極を延長させて形成できるものの、これを
MOSトランジスタ１のドレイン領域とMOS負荷
２のソース領域へ直接接続することはできない。
したがつて、たとえば第２図で示すように、アル
ミニウムなどの金属配線層６を用いて上記の２領
域を接続し、さらに金属配線層６と相互配線５と
を接続することによつて、第１図の回路接続点部
Ａを形成することが行われていた。この構造によ
ると、回路接続点Ａの部分で、かなりの半導体基
板上面積の占拠が生じ、このことが高集積化をは
ばむ原因となつていた。 In this VLSI, efforts are being made not only to adopt microprocesses but also to thoroughly eliminate factors that reduce the utilization rate of semiconductor substrates. In addition,
The basic process for manufacturing VLSI is
This is a self-aligned process, and according to this process, a transistor can be fabricated without unnecessary weight portions between the drain and source regions and the gate electrode. However, in the self-alignment process, as is well known, impurities are introduced into the semiconductor substrate using the polycrystalline silicon layer that will serve as the gate electrode as a mask, so it is difficult to form an impurity introduction region directly under the gate electrode layer. I can't. For this reason, when a circuit as shown in FIG. 1 is integrated, for example, the degree of integration is disadvantageously reduced.
That is, when integrating a circuit in which the output of an inverter made up of a MOS transistor 1 and a MOS load 2 is coupled to an inverter made up of a MOS transistor 3 and a MOS load 4 via an interconnect 5, the interconnect 5 can be formed by extending the gate electrode of MOS transistor 3, but this
The drain region of MOS transistor 1 and the source region of MOS load 2 cannot be directly connected.
Therefore, as shown in FIG. 2, for example, by connecting the above two regions using a metal wiring layer 6 such as aluminum, and further connecting the metal wiring layer 6 and the mutual wiring 5, The circuit connection point portion A shown in FIG. 1 was formed. According to this structure, the circuit connection point A occupies a considerable area on the semiconductor substrate, which hinders higher integration.
この不都合を排除するために、ゲート電極層と
して多結晶シリコン層を使用するとともに、この
多結晶シリコン層の選択された部分を半導体基板
の表面上に直接位置させ、多結晶シリコン層を通
して直下の半導体基板部分にまで不純物を拡散せ
るようにしたゲートコンタクト構造が提案される
に至つている。 To eliminate this disadvantage, a polycrystalline silicon layer is used as the gate electrode layer, and selected portions of this polycrystalline silicon layer are located directly on the surface of the semiconductor substrate, allowing the polycrystalline silicon layer to pass through the semiconductor substrate directly below. Gate contact structures have been proposed in which impurities are diffused into the substrate portion.
第３図ａ〜ｃは、このようなコンタクト構造部
分を形成するために既に提案されている従来の製
造方法を説明するための図であり、出発材料とし
て例えばＰ形のシリコン基板７を準備し、先ず、
このＰ形シリコン基板７の上にフイールド酸化膜
８及びゲート酸化膜９を形成したのち、フオトレ
ジストマスク１０を形成し、このフオトレジスト
マスク１０に覆われることなく露出するゲート酸
化膜９を除去して半導体基板表面を底部に露出さ
せたコンタクト窓１１を形成する〔第３図ａ〕。
しかる後、フオトレジストマスク１０を除去し、
Ｐ形シリコン基板７に洗浄処理を施した後、全面
に多結晶シリコン膜１２を形成し、さらに、この
多結晶シリコン膜１２にｎ形不純物であるリンを
ドープする。同時にこのリンドープの過程でコン
タクト窓１１の部分に位置する多結晶シリコン膜
を通して直下のＰ形シリコン基板部分にもリンが
ドープされ、拡散層１３が形成される〔第３図
ｂ〕、次に、前記多結晶シリコン膜１２を選択的
にエツチングしてゲート電極１４，１５および拡
散層１３上のコンタクト１６を形成し、さらにゲ
ート電極直下のゲート酸化膜を除く他のゲート酸
化膜を全て除去してＰ形シリコン基板７の表面を
露出させ、この部分にｎ形不純物、たとえばヒ素
を拡散してｎ形拡散層１７，１８，１９および２
０を形成する〔第３図ｃ〕。 3a to 3c are diagrams for explaining a conventional manufacturing method that has already been proposed for forming such a contact structure, in which a P-type silicon substrate 7, for example, is prepared as a starting material. , first,
After forming a field oxide film 8 and a gate oxide film 9 on this P-type silicon substrate 7, a photoresist mask 10 is formed, and the exposed gate oxide film 9 that is not covered by this photoresist mask 10 is removed. A contact window 11 is formed in which the surface of the semiconductor substrate is exposed at the bottom (FIG. 3a).
After that, the photoresist mask 10 is removed,
After cleaning the P-type silicon substrate 7, a polycrystalline silicon film 12 is formed on the entire surface, and further, this polycrystalline silicon film 12 is doped with phosphorus, which is an n-type impurity. At the same time, in this phosphorus doping process, phosphorus is doped through the polycrystalline silicon film located in the contact window 11 to the P-type silicon substrate directly below, forming a diffusion layer 13 (FIG. 3b). Next, The polycrystalline silicon film 12 is selectively etched to form gate electrodes 14, 15 and a contact 16 on the diffusion layer 13, and all other gate oxide films except for the gate oxide film directly under the gate electrode are removed. The surface of the P-type silicon substrate 7 is exposed, and an n-type impurity such as arsenic is diffused into this portion to form n-type diffusion layers 17, 18, 19 and 2.
0 [Figure 3c].
以上の過程を経て、例えば第１図で示す回路の
MOSトランジスタ１とMOS負荷２が形成され、
ｎ形拡散層１７と１８がMOSトランジスタ１の
ソース領域とドレイン領域、また、ｎ形拡散層１
９と２０がMOS負荷２のソース領域とドレイン
領域であるとすると、ドレイン領域１８とソース
領域１９が拡散層１３によつて相互接続され、ま
た、この相互接続点に多結晶シリコンのコンタク
ト１６がオーミツク接続された構造、すなわち、
第１図の回路接続点部Ａが得られる。したがつ
て、上記のコンタクト１６の延長部（図示せず）
をゲート電極とするMOSトランジスタを併せて
形成するならば、第１図で示した２つのインバー
タとその間の相互接続を含む回路を自己整合拡散
で形成することができる。 After the above process, for example, the circuit shown in Fig.
MOS transistor 1 and MOS load 2 are formed,
The n-type diffusion layers 17 and 18 are the source region and drain region of the MOS transistor 1, and the n-type diffusion layer 1
Assuming that 9 and 20 are the source and drain regions of the MOS load 2, the drain region 18 and the source region 19 are interconnected by the diffusion layer 13, and a polycrystalline silicon contact 16 is provided at this interconnection point. Ohmic connected structure, i.e.
The circuit connection point A shown in FIG. 1 is obtained. Therefore, an extension of the contact 16 mentioned above (not shown)
If a MOS transistor having a gate electrode is also formed, a circuit including the two inverters shown in FIG. 1 and interconnections therebetween can be formed by self-aligned diffusion.
そして、この構造によれば、拡散層１３を微小
なものとすることができ、また、この拡散層１３
には多結晶シリコンのコンタクト１６が直接接続
するところとなるため、集積度を低下させるほど
の半導体基板占拠の問題は起らない。 According to this structure, the diffusion layer 13 can be made minute, and this diffusion layer 13
Since the contact 16 made of polycrystalline silicon is directly connected to the semiconductor substrate, the problem of occupying the semiconductor substrate to the extent that the degree of integration is reduced does not occur.
このように、第３図ａ〜ｃを参照して説明した
従来の製造方法によれば、第２図で示す構造にお
ける不都合を排除することはできる。 In this way, according to the conventional manufacturing method described with reference to FIGS. 3a to 3c, the disadvantages of the structure shown in FIG. 2 can be eliminated.
ところで、上記の従来法においては、フオトレ
ジストマスク１０がゲート酸化膜９の上に直接被
着されるため、フオトレジストマスク１０によつ
てゲート酸化膜９の表面が汚染されることが避け
られない。このため多結晶シリコン膜１２を形成
する直前に施す洗浄処理工程でゲート酸化膜９の
表面をバツフアード弗酸で数10Å程度エツチング
し、表面の汚染層を除去する必要があつた。しか
し、ゲート酸化膜のエツチング量を精密に制御す
ることは極めて難しく、従来の方法によると、
MOSトランジスタの重要なパラメータであるゲ
ート酸化膜厚の制御精度が低下するばかりでな
く、膜厚が当初の厚みより薄くなる膜減りの問題
が派生する。また、微細化が進むにつれて、ゲー
ト酸化膜厚は薄くなつており、従来の方法による
と、上記の制御精度の低下により、ゲート酸化膜
厚のウエハー間及びロツト間のばらつきが大きく
なり、MIS形半導体集積回路の製造歩留が低下す
る不都合もあつた。 By the way, in the above conventional method, since the photoresist mask 10 is directly deposited on the gate oxide film 9, it is inevitable that the surface of the gate oxide film 9 is contaminated by the photoresist mask 10. . Therefore, in a cleaning process performed immediately before forming the polycrystalline silicon film 12, it was necessary to etch the surface of the gate oxide film 9 by several tens of angstroms with buffered hydrofluoric acid to remove the contaminant layer on the surface. However, it is extremely difficult to precisely control the amount of etching of the gate oxide film, and conventional methods
This not only reduces the control accuracy of the gate oxide film thickness, which is an important parameter of MOS transistors, but also causes the problem of film thinning, where the film is thinner than its original thickness. In addition, as miniaturization progresses, the gate oxide film thickness is becoming thinner, and with the conventional method, the above-mentioned decrease in control accuracy results in large variations in gate oxide film thickness between wafers and between lots, and MIS There was also the disadvantage that the manufacturing yield of semiconductor integrated circuits decreased.
発明の目的
本発明は、上述した従来の製造方法に存在した
ゲート酸化膜厚のばらつき、ならびに膜減りの問
題を確実に排除することができる製造方法の提供
を目的とするものである。OBJECTS OF THE INVENTION It is an object of the present invention to provide a manufacturing method that can reliably eliminate the problems of variations in gate oxide film thickness and film thinning that existed in the conventional manufacturing methods described above.
発明の構成
本発明のMIS形半導体集積回路の製造方法は、
一導電形の半導体基板上に絶縁膜を形成し、さら
に、この絶縁膜上に第１の多結晶シリコン膜を形
成する工程と、同工程で形成した第１の多結晶シ
リコン膜およびその下部に形成された前記絶縁膜
の一部を食刻除去して、前記半導体基板の一部の
表面を露出させる工程と、前記第１の多結晶シリ
コン膜上ならびに前記半導体基板の露出面上に第
２の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜中ならびに同多結晶シリコン膜と
直接接する半導体基板部分に不純物をドーピング
する工程と、多結晶シリコン膜およびその下部の
絶縁膜を選択的に食刻除去し、ゲート電極および
半導体基板のドーピング部に繋るコンタクトを形
成する工程と、ゲート電極をマスクにして半導体
基板内にドレイン及びソース領域形成用の不純物
を導入する工程を含む方法である。この製造方法
によれば、ゲート絶縁膜の上には、フオトレジス
トマスクの形成に先だつて第１の多結晶シリコン
膜が形成されるため、フオトレジストによるゲー
ト絶縁膜の汚染は生じない。また、第２の多結晶
シリコン膜の形成に先だつ洗浄工程でバツフアー
ド弗酸によるエツチングを施しても、このときゲ
ート酸化膜がエツチングされることもない。この
ため、ゲート酸化膜の膜減りがなく、厚さも高い
精度で制御されたMIS形半導体集積回路の製造が
可能になる。Structure of the Invention The method for manufacturing an MIS type semiconductor integrated circuit of the present invention includes:
A process of forming an insulating film on a semiconductor substrate of one conductivity type, and further forming a first polycrystalline silicon film on this insulating film, and a process of forming a first polycrystalline silicon film formed in the same process and its lower part. a step of etching away a part of the formed insulating film to expose a part of the surface of the semiconductor substrate; a process of forming a polycrystalline silicon film, a process of doping impurities into the polycrystalline silicon film and a portion of the semiconductor substrate that is in direct contact with the polycrystalline silicon film, and selectively doping the polycrystalline silicon film and an insulating film below the polycrystalline silicon film. This method includes the steps of: forming a contact connecting to the gate electrode and the doped portion of the semiconductor substrate; and introducing impurities into the semiconductor substrate to form drain and source regions using the gate electrode as a mask. be. According to this manufacturing method, since the first polycrystalline silicon film is formed on the gate insulating film prior to forming the photoresist mask, the gate insulating film is not contaminated by the photoresist. Further, even if etching with buffered hydrofluoric acid is performed in the cleaning step prior to forming the second polycrystalline silicon film, the gate oxide film will not be etched at this time. Therefore, it is possible to manufacture an MIS type semiconductor integrated circuit in which the gate oxide film is not thinned and the thickness is controlled with high precision.
実施例の説明
以下に、第４図ａ〜ｃで示す製造工程図を参照
して本発明の製造方法の一実施例について詳細に
説明する。DESCRIPTION OF EMBODIMENTS An embodiment of the manufacturing method of the present invention will be described in detail below with reference to manufacturing process diagrams shown in FIGS. 4a to 4c.
第４図は、Ｐ形シリコン基板を出発材料として
使用し、MIS形半導体集積回路が製造される過程
を示した図であり、まず、同図ａで示すように、
Ｐ形シリコン基板７の上に、周知の選択酸化法で
膜厚約7000Åのフイールド酸化膜８を形成する。
さらに熱酸化処理を施して膜厚が約300Åのゲー
ト酸化膜（酸化シリコン膜）９を形成し、その上
に減圧CVD法で膜厚が約500Åの第１多結晶シリ
コン膜２１を形成する。続いてこの上をフオトレ
ジスト層で被覆するとともに、これをパターンニ
ングしてフオトレジストマスク１０を形成したの
ち、これをマスクにして、第１多結晶シリコン膜
をプラズマエツチングで選択的に除去し、さらに
この下のゲート酸化膜部分をバツフアード弗酸で
エツチングしてＰ形シリコン基板７の表面部分が
底面に露出するコンタクト窓部１１を形成する。 FIG. 4 is a diagram showing the process of manufacturing an MIS-type semiconductor integrated circuit using a P-type silicon substrate as a starting material. First, as shown in FIG.
A field oxide film 8 having a thickness of about 7000 Å is formed on the P-type silicon substrate 7 by a well-known selective oxidation method.
A gate oxide film (silicon oxide film) 9 having a thickness of approximately 300 Å is formed by further thermal oxidation treatment, and a first polycrystalline silicon film 21 having a thickness of approximately 500 Å is formed thereon by low pressure CVD. Subsequently, this is covered with a photoresist layer and this is patterned to form a photoresist mask 10. Using this as a mask, the first polycrystalline silicon film is selectively removed by plasma etching. Further, the gate oxide film portion below this is etched with buffered hydrofluoric acid to form a contact window portion 11 in which the surface portion of the P-type silicon substrate 7 is exposed at the bottom surface.
次にフオトレジストマスクを全て除去し、第１
多結晶シリコン膜２１の上面ならびにコンタクト
窓部１１の底部に露出するシリコン基板表面部分
の汚れや自然酸化膜をアンモニア、過酸化水素水
系の洗浄液およびバツフアード弗酸で除去した
後、第４図ｂで示すように第１多結晶シリコン膜
２１およびコンタクト窓部１１の底部に露出する
シリコン基板部分の上に減圧CVD法で膜厚が約
4000Åの第２多結晶シリコン膜２２を形成する。
ところで、上記の説明から明らかなように、ゲー
ト酸化膜９は、第１多結晶シリコン膜２１で直接
覆われているので、第２多結晶シリコン膜２２の
形成に先行する洗浄液やバツフアード弗酸を用い
た洗浄工程を経ても、ゲート酸化膜の膜減りはな
く、ゲート酸化膜は形成時の厚みをそのまま保つ
ている。また、当然のことながら、多結晶シリコ
ン膜厚がこの洗浄工程で減少することはない。 Next, remove all the photoresist mask and remove the first
After removing the dirt and natural oxide film on the surface of the silicon substrate exposed on the upper surface of the polycrystalline silicon film 21 and the bottom of the contact window 11 with an ammonia- and hydrogen peroxide-based cleaning solution and buffered hydrofluoric acid, as shown in FIG. 4b. As shown, a film with a thickness of approximately
A second polycrystalline silicon film 22 with a thickness of 4000 Å is formed.
By the way, as is clear from the above description, since the gate oxide film 9 is directly covered with the first polycrystalline silicon film 21, the cleaning solution or buffered hydrofluoric acid is not applied prior to the formation of the second polycrystalline silicon film 22. Even after the cleaning process used, there is no reduction in the thickness of the gate oxide film, and the gate oxide film maintains the same thickness as when it was formed. Furthermore, as a matter of course, the thickness of the polycrystalline silicon film is not reduced by this cleaning step.
このようにして、第２多結晶シリコン膜２２を
形成した後、フオスフイン（PH3）ガスを用いた
熱拡散法で第２多結晶シリコン膜２２とこの下に
ある第１多結晶シリコン膜２１にリンをドープす
る。この時、コンタクト窓部の中に形成された第
２多結晶シリコン膜部分を通してＰ形シリコン基
板部分の中にもリンが拡散し、リン拡散層（n+
拡散層）１３が形成される。 After forming the second polycrystalline silicon film 22 in this manner, the second polycrystalline silicon film 22 and the underlying first polycrystalline silicon film 21 are bonded together by a thermal diffusion method using phosphin (PH 3 ) gas. Dope phosphorus. At this time, phosphorus also diffuses into the P-type silicon substrate portion through the second polycrystalline silicon film portion formed in the contact window portion, and the phosphorus diffusion layer (n +
A diffusion layer) 13 is formed.
次に、再度フオトレジストマスクを形成して、
第２多結晶シリコン膜２２および第１多結晶シリ
コン膜２１をプラズマエツチング法で選択的に除
去して、第４図Ｃで示すゲート電極１４，１５お
よびリン拡散層１３上のコンタクト１６を形成す
る。続いて、ゲート電極直下のゲート酸化膜を除
く他のゲート酸化膜をバツフアード弗酸で全て除
去してＰ形シリコン基板７の表面を露出させ、こ
の部分にイオン注入法を用いてヒ素拡散層（n+
拡散層）１７〜２０を形成する。以上の処理を経
て、本発明の製造方法によるMOS形半導体集積
回路が完成する。なお、第４図ｃには示していな
いが、ゲート酸化膜上の多結晶シリコン膜厚（＝
第１多結晶シリコン膜厚＋第２多結晶シリコン膜
厚）がコンタクト窓部内の多結晶シリコン膜厚
（＝第２多結晶シリコン膜厚）よりも厚いために、
多結晶シリコン膜をエツチングしてゲート電極１
４，１５およびコンタクト１６を形成する際に、
コンタクト窓部のシリコン基板表面がエツチング
される。このシリコン基板のエツチング量はほぼ
第１多結晶シリコン膜厚に等しく、本実施例の場
合、この値は約500Åである。 Next, form a photoresist mask again,
The second polycrystalline silicon film 22 and the first polycrystalline silicon film 21 are selectively removed by plasma etching to form contacts 16 on the gate electrodes 14, 15 and the phosphorus diffusion layer 13 shown in FIG. 4C. . Next, all the gate oxide films except for the gate oxide film directly under the gate electrode are removed with buffered hydrofluoric acid to expose the surface of the P-type silicon substrate 7, and an arsenic diffusion layer ( n +
Diffusion layers) 17 to 20 are formed. Through the above processing, a MOS type semiconductor integrated circuit according to the manufacturing method of the present invention is completed. Although not shown in FIG. 4c, the thickness of the polycrystalline silicon film on the gate oxide film (=
Since the first polycrystalline silicon film thickness + second polycrystalline silicon film thickness) is thicker than the polycrystalline silicon film thickness within the contact window portion (=second polycrystalline silicon film thickness),
Gate electrode 1 is formed by etching the polycrystalline silicon film.
4, 15 and the contact 16,
The surface of the silicon substrate at the contact window is etched. The amount of etching of this silicon substrate is approximately equal to the thickness of the first polycrystalline silicon film, and in the case of this embodiment, this value is about 500 Å.
この値は形成されるMOS形半導体集積回路の
特性や製造歩留に悪影響を及ぼす値ではなく、こ
のため、特性や製造歩留が変化することはない。
また、リン拡散層１３の上に残された多結晶シリ
コンコンタクト１６の膜厚は、上述したように、
第２多結晶シリコンの膜厚そのものであるが、こ
の部分に繋がりシリコン基板上にのびる配線部の
多結晶シリコン膜は、第４図ｃのＡ−A′に沿つ
て切断して示した第５図で示すように、第１多結
晶シリコン膜２１と第２多結晶シリコン膜２２が
積層されたものであり、したがつて配線抵抗が高
くなることはない。 This value does not adversely affect the characteristics or manufacturing yield of the MOS type semiconductor integrated circuit to be formed, and therefore the characteristics or manufacturing yield will not change.
Furthermore, the film thickness of the polycrystalline silicon contact 16 left on the phosphorus diffusion layer 13 is as described above.
The thickness of the second polycrystalline silicon film itself is the same as that of the polycrystalline silicon film of the wiring part connected to this part and extending onto the silicon substrate. As shown in the figure, the first polycrystalline silicon film 21 and the second polycrystalline silicon film 22 are laminated, so that the wiring resistance does not become high.
発明の効果
本発明のMIS形半導体集積回路の製造方法によ
れば、フオトレジストによるゲート酸化膜の汚染
がなく、また、洗浄ならびにバツフアード弗酸エ
ツチングの処理を経ても、ゲート酸化膜がエツチ
ングされることは全くない。このため、ゲート酸
化膜の厚みの精度を形成時の精度そのままに保つ
ことができ、しかも膜減りもない状態でMIS形半
導体集積回路を製造することができ、その特性の
安定化ならびに製造歩留の向上をはかることがで
きる。また、微細化を目的として、極めて薄いゲ
ート酸化膜を使用する場合でも本発明を適用する
ことができ、このため、超高密度化をはかる面で
大きな効果が奏される。Effects of the Invention According to the method of manufacturing an MIS semiconductor integrated circuit of the present invention, there is no contamination of the gate oxide film by photoresist, and the gate oxide film is etched even after cleaning and buffered hydrofluoric acid etching. Not at all. Therefore, the accuracy of the gate oxide film thickness can be maintained as it was when it was formed, and MIS type semiconductor integrated circuits can be manufactured without film loss, stabilizing the characteristics and increasing the manufacturing yield. can be improved. Further, the present invention can be applied even when an extremely thin gate oxide film is used for the purpose of miniaturization, and therefore, a great effect is achieved in terms of achieving ultra-high density.
第１図は、MIS形半導体集積回路内へ作り込ま
れる回路例を示す図、第２図は、第１図で示す回
路の要部の構成例を示す断面図、第３図ａ〜ｃ
は、改良された回路接続点構造をうるための従来
の製造方法を説明するための図、第４図ａ〜ｃ
は、本発明にかかるMIS形半導体集積回路の製造
方法を説明するための図、第５図は、第４図ｃの
Ａ−A′線に沿つた断面図である。
１，３……MOSトランジスタ（インバータト
ランジスタ）、２，４……MOS負荷（負荷トラン
ジスタ）、５……相互配線、６……金属配線層、
７……ｐ形シリコン基板、８……フイールド酸化
膜、９……ゲート酸化膜、１０……フオトレジス
トマスク、１１……コンタクト窓、１２……多結
晶シリコン膜、１３……ｎ形拡散層、１４，１５
……多結晶シリコンゲート電極、１６……多結晶
シリコンコンタクト、１７〜２０……ｎ形拡散層
（ドレイン、ソース領域用）、２１……第１多結晶
シリコン膜、２２……第２多結晶シリコン膜。
FIG. 1 is a diagram showing an example of a circuit built into an MIS type semiconductor integrated circuit, FIG. 2 is a sectional view showing an example of the configuration of the main part of the circuit shown in FIG. 1, and FIGS. 3 a to c
Figures 4a-c are diagrams for explaining the conventional manufacturing method for obtaining an improved circuit connection point structure.
FIG. 5 is a cross-sectional view taken along the line A-A' in FIG. 4c. 1, 3...MOS transistor (inverter transistor), 2, 4...MOS load (load transistor), 5...mutual wiring, 6...metal wiring layer,
7...P-type silicon substrate, 8...Field oxide film, 9...Gate oxide film, 10...Photoresist mask, 11...Contact window, 12...Polycrystalline silicon film, 13...N-type diffusion layer , 14, 15
... Polycrystalline silicon gate electrode, 16 ... Polycrystalline silicon contact, 17-20 ... N-type diffusion layer (for drain and source regions), 21 ... First polycrystalline silicon film, 22 ... Second polycrystalline silicon film silicon membrane.
Claims (1)
成し、さらに、この上に第１の多結晶シリコン膜
を形成する工程、同工程で形成した第１の多結晶
シリコン膜とこの下側に形成されているゲート絶
縁膜との一部を除去し、前記半導体基板の一部を
露出させる工程、前記第１の多結晶シリコン膜上
ならびに前記半導体基板の露出面上に第２の多結
晶シリコン膜を形成する工程、前記多結晶シリコ
ン膜中ならびに同多結晶シリコン膜と直接接する
半導体基板部分に不純物をドーピングする工程、
多結晶シリコン膜およびこの下側のゲート絶縁膜
を選択的に除去し、ゲート電極部および半導体基
板の不純物ドーピング部に繋る多結晶シリコンコ
ンタクトを形成する工程および前記ゲート電極部
ならびに多結晶シリコンコンタクトをマスクにし
て半導体基板内にドレイン及びソース領域形成用
の不純物を導入する工程を具備することを特徴と
するMIS形半導体集積回路の製造方法。1 A step of forming a gate insulating film on a semiconductor substrate of one conductivity type, and further forming a first polycrystalline silicon film on this, and forming a first polycrystalline silicon film formed in the same step and the first polycrystalline silicon film on the underside thereof. a step of removing a portion of the gate insulating film that has been formed and exposing a portion of the semiconductor substrate; a step of removing a second polycrystalline silicon film on the first polycrystalline silicon film and the exposed surface of the semiconductor substrate; a step of doping impurities into the polycrystalline silicon film and into a portion of the semiconductor substrate directly in contact with the polycrystalline silicon film;
A step of selectively removing a polycrystalline silicon film and a gate insulating film thereunder to form a polycrystalline silicon contact connected to a gate electrode portion and an impurity doped portion of a semiconductor substrate, and the gate electrode portion and the polycrystalline silicon contact. 1. A method for manufacturing an MIS type semiconductor integrated circuit, comprising the step of introducing impurities for forming drain and source regions into a semiconductor substrate using as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7959083A JPS59204279A (en) | 1983-05-06 | 1983-05-06 | Manufacture of metallic insulator semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7959083A JPS59204279A (en) | 1983-05-06 | 1983-05-06 | Manufacture of metallic insulator semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59204279A JPS59204279A (en) | 1984-11-19 |
| JPH056344B2 true JPH056344B2 (en) | 1993-01-26 |
Family
ID=13694206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7959083A Granted JPS59204279A (en) | 1983-05-06 | 1983-05-06 | Manufacture of metallic insulator semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204279A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1309781C (en) * | 1988-06-21 | 1992-11-03 | Colin Harris | Compact cmos analog crosspoint switch matrix |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184248A (en) * | 1981-05-08 | 1982-11-12 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-05-06 JP JP7959083A patent/JPS59204279A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184248A (en) * | 1981-05-08 | 1982-11-12 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59204279A (en) | 1984-11-19 |
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