JPH0563315A - 印刷プリント配線板 - Google Patents
印刷プリント配線板Info
- Publication number
- JPH0563315A JPH0563315A JP22448391A JP22448391A JPH0563315A JP H0563315 A JPH0563315 A JP H0563315A JP 22448391 A JP22448391 A JP 22448391A JP 22448391 A JP22448391 A JP 22448391A JP H0563315 A JPH0563315 A JP H0563315A
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- Japan
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- delay
- pattern
- delay time
- pads
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 プリント基板に実装した複数のIC間で高速信
号を伝送する配線を印刷配線で行う印刷プリント配線板
に関し、IC間の信号の制御信号とデータ信号の位相を同
相にするための回路で、基板上に大きなスペースを必要
とせずに基板の実装効率が良く、かつ微調整することが
容易な遅延回路をもつ印刷プリント配線板の実現を目的
とする。 【構成】 接地導体面E から一定の高さh の位置に設け
た一定の厚さt で幅W の導体箔の一定長で入力信号に対
し一定の遅延時間τを与える遅延パッド11の複数個から
成るパターン1 を具え、該パターン1 が前記制御信号と
データ信号の位相が互に同相となるために必要とする遅
延時間の変化量に応じて一定個数の遅延パッド11を前記
信号線に設けるように構成する。
号を伝送する配線を印刷配線で行う印刷プリント配線板
に関し、IC間の信号の制御信号とデータ信号の位相を同
相にするための回路で、基板上に大きなスペースを必要
とせずに基板の実装効率が良く、かつ微調整することが
容易な遅延回路をもつ印刷プリント配線板の実現を目的
とする。 【構成】 接地導体面E から一定の高さh の位置に設け
た一定の厚さt で幅W の導体箔の一定長で入力信号に対
し一定の遅延時間τを与える遅延パッド11の複数個から
成るパターン1 を具え、該パターン1 が前記制御信号と
データ信号の位相が互に同相となるために必要とする遅
延時間の変化量に応じて一定個数の遅延パッド11を前記
信号線に設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、プリント基板に実装し
た複数のIC間で高速信号を伝送する配線を、基板に印刷
した配線で行う印刷プリント配線板に関する。印刷プリ
ント配線板では、配線を伝送した高速信号の制御信号と
データ信号の位相が同相であることが必要である。
た複数のIC間で高速信号を伝送する配線を、基板に印刷
した配線で行う印刷プリント配線板に関する。印刷プリ
ント配線板では、配線を伝送した高速信号の制御信号と
データ信号の位相が同相であることが必要である。
【０００２】
【従来の技術】印刷プリント配線板で、IC間の配線を伝
送した後の制御信号とデータ信号の位相を同相にするた
めには、一般には該IC間の両信号の各配線の長さを等し
くしている。しかし、IC間を接続する信号線の数が多く
なると、その制御信号とデータ信号の配線の直線の長さ
が相違するものが出てくるため、従来は、両信号の配線
の長さを等しくするため短い方の信号線に、図４に示す
如く、トグロを巻いたようなジクザグ配線を設けて両配
線の機械的な長さを等しくし、電気信号に対する遅延時
間を等しくしていた。図４では、IC-1の出力端t15 から
IC-2の入力端t23 へのデータ線D1と、IC-1の出力端t16
からIC-2の入力端t22 へのデータ線D2と、IC-1の出力端
t14 からIC-2の入力端t24 への制御信号線C12 の３本の
信号線の機械的な長さが等しくなっている。
送した後の制御信号とデータ信号の位相を同相にするた
めには、一般には該IC間の両信号の各配線の長さを等し
くしている。しかし、IC間を接続する信号線の数が多く
なると、その制御信号とデータ信号の配線の直線の長さ
が相違するものが出てくるため、従来は、両信号の配線
の長さを等しくするため短い方の信号線に、図４に示す
如く、トグロを巻いたようなジクザグ配線を設けて両配
線の機械的な長さを等しくし、電気信号に対する遅延時
間を等しくしていた。図４では、IC-1の出力端t15 から
IC-2の入力端t23 へのデータ線D1と、IC-1の出力端t16
からIC-2の入力端t22 へのデータ線D2と、IC-1の出力端
t14 からIC-2の入力端t24 への制御信号線C12 の３本の
信号線の機械的な長さが等しくなっている。
【０００３】
【発明が解決しようとする課題】上記の基板上の各信号
線にトグロを巻いたようなジグザグ配線を設ける従来の
方法は、基板上に大きなスペースを必要とするので基板
の実装効率が悪く、また同相にするための微調整が困難
であった。本発明の目的は、基板上のIC間の制御信号と
データ信号の位相を同相にするための回路で、基板上に
大きなスペースを必要とせずに基板の実装効率が良く、
かつ微調整することが容易な遅延回路をもつ印刷プリン
ト配線板を実現することにある。
線にトグロを巻いたようなジグザグ配線を設ける従来の
方法は、基板上に大きなスペースを必要とするので基板
の実装効率が悪く、また同相にするための微調整が困難
であった。本発明の目的は、基板上のIC間の制御信号と
データ信号の位相を同相にするための回路で、基板上に
大きなスペースを必要とせずに基板の実装効率が良く、
かつ微調整することが容易な遅延回路をもつ印刷プリン
ト配線板を実現することにある。
【０００４】
【課題を解決するための手段】この本発明の目的は、図
２の説明図を参照して、基板の接地導体面Eから一定の
高さh の位置に設けた半径r の導体棒の単位長のインダ
クタンスL と静電容量C から求められる伝搬遅延時間=
(LC)1/2は、その導体棒の半径r の値が、接地導体面Eか
ら一定の高さh の位置に設けた導体箔の厚さtと幅W の
値との間で次の計算式の関係 r=1/2(0.567W ＋0.67t)に
ある時は、その厚さt と幅W の導体箔の単位長の伝搬遅
延時間τに等しいことに着目して、図１の原理図に示す
如く、接地導体面Eから一定の高さh の位置に設けた厚
さt で幅W の導体箔の一定長で入力信号に一定の遅延時
間τを与える遅延パッド11の複数個から成るパターン1
を具え、制御信号とデータ信号が互の位相を同相にする
ために必要とする遅延時間の変化量に応じて該遅延パッ
ド11の個数を決め、各信号線の途中に設けるようにした
本発明の基本構成によって達成される。また、印刷プリ
ント配線板のIC間の制御信号とデータ信号の位相を同相
にするための微調整は、該遅延パッド11を設けた基板の
層とは別の層にアース層12を設け、該アース層12に前記
パターン1の各遅延パッド11を適宜に接続し、その遅延
時間τを一部変化させることによってパターン1 の遅延
時間の微調整を行うようにする。
２の説明図を参照して、基板の接地導体面Eから一定の
高さh の位置に設けた半径r の導体棒の単位長のインダ
クタンスL と静電容量C から求められる伝搬遅延時間=
(LC)1/2は、その導体棒の半径r の値が、接地導体面Eか
ら一定の高さh の位置に設けた導体箔の厚さtと幅W の
値との間で次の計算式の関係 r=1/2(0.567W ＋0.67t)に
ある時は、その厚さt と幅W の導体箔の単位長の伝搬遅
延時間τに等しいことに着目して、図１の原理図に示す
如く、接地導体面Eから一定の高さh の位置に設けた厚
さt で幅W の導体箔の一定長で入力信号に一定の遅延時
間τを与える遅延パッド11の複数個から成るパターン1
を具え、制御信号とデータ信号が互の位相を同相にする
ために必要とする遅延時間の変化量に応じて該遅延パッ
ド11の個数を決め、各信号線の途中に設けるようにした
本発明の基本構成によって達成される。また、印刷プリ
ント配線板のIC間の制御信号とデータ信号の位相を同相
にするための微調整は、該遅延パッド11を設けた基板の
層とは別の層にアース層12を設け、該アース層12に前記
パターン1の各遅延パッド11を適宜に接続し、その遅延
時間τを一部変化させることによってパターン1 の遅延
時間の微調整を行うようにする。
【０００５】
【作用】本発明では、基板上の各IC間のデータ線と制御
信号線の各信号線の途中に設けられて所要の遅延時間を
入力信号に対して与える回路のパターン1 は、各々が基
板の接地導体面Eから一定の高さh の位置に設けられた
厚さt で幅W の導体箔の一定長で,入力信号に対し一定
の遅延時間τを与える単位要素の遅延パッド11の複数個
から成り、その個数は、IC間の制御信号とデータ信号の
位相を同相にするのに必要な遅延時間の変化量に応じて
決められる。又、制御信号とデータ信号の位相を同相に
するための微調整は、各遅延パッド11を設けた基板の層
とは別の層のアース層12に前記パターン1の遅延パッド1
1を適宜接続し、その遅延時間τを一部変化させること
によってパターン1 全部の遅延時間の微調整が行われ
る。
信号線の各信号線の途中に設けられて所要の遅延時間を
入力信号に対して与える回路のパターン1 は、各々が基
板の接地導体面Eから一定の高さh の位置に設けられた
厚さt で幅W の導体箔の一定長で,入力信号に対し一定
の遅延時間τを与える単位要素の遅延パッド11の複数個
から成り、その個数は、IC間の制御信号とデータ信号の
位相を同相にするのに必要な遅延時間の変化量に応じて
決められる。又、制御信号とデータ信号の位相を同相に
するための微調整は、各遅延パッド11を設けた基板の層
とは別の層のアース層12に前記パターン1の遅延パッド1
1を適宜接続し、その遅延時間τを一部変化させること
によってパターン1 全部の遅延時間の微調整が行われ
る。
【０００６】
【実施例】図１の原理図は、同時に本発明の請求項１に
対応する印刷プリント配線板の実施例のIC間の信号線の
接続図であって、IC-1の出力端t15 からIC-2の入力端t
23 へのデータ線D1にはパターン1 として３個の遅延パ
ッド11を設け、IC-1の出力端t16 からIC-2の入力端t22
へのデータ線D2にはパターン1 として５個の遅延パッド
11を設ける。そしてIC-1の出力端t14 からIC-2の入力端
t24 への制御信号線 C 12は何も設けずそのままであり、
それら３本の信号線D1,D2,C12は電気的に等長であり、
各遅延時間は等しい。各遅延パッド11は、その導体箔の
幅W を広くすると遅延時間τは大きくなり、導体箔の幅
W を狭くすると遅延時間τは小さくなる。これは、図２
のｒの計算式で Wを変化させていることに相当する。
対応する印刷プリント配線板の実施例のIC間の信号線の
接続図であって、IC-1の出力端t15 からIC-2の入力端t
23 へのデータ線D1にはパターン1 として３個の遅延パ
ッド11を設け、IC-1の出力端t16 からIC-2の入力端t22
へのデータ線D2にはパターン1 として５個の遅延パッド
11を設ける。そしてIC-1の出力端t14 からIC-2の入力端
t24 への制御信号線 C 12は何も設けずそのままであり、
それら３本の信号線D1,D2,C12は電気的に等長であり、
各遅延時間は等しい。各遅延パッド11は、その導体箔の
幅W を広くすると遅延時間τは大きくなり、導体箔の幅
W を狭くすると遅延時間τは小さくなる。これは、図２
のｒの計算式で Wを変化させていることに相当する。
【０００７】図３は、本発明の請求項２に対応する実施
例の信号線に対して設けた複数の遅延パッドの各遅延時
間の微調整のための構造図であり、(a) は全体図、(b)
は(a)の A−A ′断面図であり、信号線に対しアース層1
2と別層で個別に対する４個の遅延パッド11の各々が該
アース層12と接続されたスルーホールで個別にアース層
12に接続され、その時間遅延τが個別に変化されるの
で、信号線の４個の遅延パッド11から成るパターン1全
体の時間遅延４τが１個τづつ微調整されることにな
る。これは、図２の伝搬遅延時間τの計算式の hを変化
させていることに相当する。
例の信号線に対して設けた複数の遅延パッドの各遅延時
間の微調整のための構造図であり、(a) は全体図、(b)
は(a)の A−A ′断面図であり、信号線に対しアース層1
2と別層で個別に対する４個の遅延パッド11の各々が該
アース層12と接続されたスルーホールで個別にアース層
12に接続され、その時間遅延τが個別に変化されるの
で、信号線の４個の遅延パッド11から成るパターン1全
体の時間遅延４τが１個τづつ微調整されることにな
る。これは、図２の伝搬遅延時間τの計算式の hを変化
させていることに相当する。
【０００８】
【発明の効果】以上説明した如く、本発明によれば、基
板上のIC間の制御信号線とデータ信号線とを機械的に等
長にしなくても、電気的に等長で同相とすることが出来
る。小形の遅延パットの幾つかで電気的に等長とするた
め、基板上で大きなスペースを要するトグロ巻の線路パ
ターンを無くして実装効率を上げることが出来る。製造
後に各遅延パットを個別にアースに接続し電気的に一部
切断することによって、制御信号とデータ信号の同相化
のための微調整を容易化することが出来る効果が得られ
る。
板上のIC間の制御信号線とデータ信号線とを機械的に等
長にしなくても、電気的に等長で同相とすることが出来
る。小形の遅延パットの幾つかで電気的に等長とするた
め、基板上で大きなスペースを要するトグロ巻の線路パ
ターンを無くして実装効率を上げることが出来る。製造
後に各遅延パットを個別にアースに接続し電気的に一部
切断することによって、制御信号とデータ信号の同相化
のための微調整を容易化することが出来る効果が得られ
る。
【図１】 本発明の請求項１に対応する印刷プリント配
線板の信号線の基本構成を示す原理図
線板の信号線の基本構成を示す原理図
【図２】 本発明の印刷プリント配線板の信号線の伝搬
遅延時間を与える計算式の説明図
遅延時間を与える計算式の説明図
【図３】 本発明の請求項２に対応する実施例の信号線
に対して設けた複数の遅延パッドの各遅延時間の微調整
のための構造図
に対して設けた複数の遅延パッドの各遅延時間の微調整
のための構造図
【図４】 従来の印刷プリント配線板のIC間の信号の同
相化のための構成図
相化のための構成図
１はパターン、11は遅延パッドP 、12はアース層であ
る。
る。
Claims (2)
- 【請求項１】 プリント基板上のIC間の制御信号とデー
タ信号とを伝送する印刷配線をもつ印刷プリント配線板
において、接地導体面(E)から一定の高さ( h)の位置に
設けた一定の厚さ(t)で幅(W)の導体箔の一定長で, 入力
信号に対し一定の遅延時間（τ）を与える遅延パッド(1
1)の複数個から成るパターン(1)を具え、該パターン(1)
が前記制御信号とデータ信号の位相が互に同相となるた
めに必要とする遅延時間の変化量に応じた一定個数の遅
延パッド(11)を前記信号の線路の途中に設けるようにし
たことを特徴とする印刷プリント配線板。 - 【請求項２】 前記印刷プリント配線板における制御信
号とデータ信号の位相を同相にするための微調整の方法
であって、該遅延パッド(11)を設けたプリント基板の層
とは別の層にアース層(12)を設け、該アース層に前記パ
ターン(1)の各遅延パッド(11)を適宜接続してその遅延
時間（τ）を変化させることによってパターン(1)の遅
延時間の微調整を行うことを特徴とした微調整の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22448391A JPH0563315A (ja) | 1991-09-05 | 1991-09-05 | 印刷プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22448391A JPH0563315A (ja) | 1991-09-05 | 1991-09-05 | 印刷プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563315A true JPH0563315A (ja) | 1993-03-12 |
Family
ID=16814507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22448391A Withdrawn JPH0563315A (ja) | 1991-09-05 | 1991-09-05 | 印刷プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563315A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7714629B2 (en) | 2007-05-29 | 2010-05-11 | Shinko Electric Industries Co., Ltd. | Delay circuit and delay time adjustment method |
| US7902938B2 (en) | 2004-03-29 | 2011-03-08 | Nec Corporation | Data transmitter, data transmission line, and data transmission method |
| US8003560B2 (en) | 2007-03-30 | 2011-08-23 | Oji Paper Co., Ltd. | Heat-sensitive recording material and process for production thereof |
| JP2011165910A (ja) * | 2010-02-10 | 2011-08-25 | Nec Corp | 配線基板 |
-
1991
- 1991-09-05 JP JP22448391A patent/JPH0563315A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902938B2 (en) | 2004-03-29 | 2011-03-08 | Nec Corporation | Data transmitter, data transmission line, and data transmission method |
| US8003560B2 (en) | 2007-03-30 | 2011-08-23 | Oji Paper Co., Ltd. | Heat-sensitive recording material and process for production thereof |
| US7714629B2 (en) | 2007-05-29 | 2010-05-11 | Shinko Electric Industries Co., Ltd. | Delay circuit and delay time adjustment method |
| JP2011165910A (ja) * | 2010-02-10 | 2011-08-25 | Nec Corp | 配線基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |