JPH0563118A - Mounting system for semiconductor circuit element - Google Patents

Mounting system for semiconductor circuit element

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JPH0563118A
JPH0563118A JP22397291A JP22397291A JPH0563118A JP H0563118 A JPH0563118 A JP H0563118A JP 22397291 A JP22397291 A JP 22397291A JP 22397291 A JP22397291 A JP 22397291A JP H0563118 A JPH0563118 A JP H0563118A
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    • H05K3/3421Leaded components

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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

PURPOSE:To enable the stable high-speed operation of a semiconductor circuit element by installing the sub-ground plane structure of another member composed of an insulating layer and a conductor layer to the lead section of the semiconductor circuit element and electrically connecting the conductor layer to the ground plane of a board. CONSTITUTION:A sub-ground plane can be formed while holding insulating layers 7, 9 between the top face or underside of a lead 3 by mounting the sub- ground plane structure 6 of another member to the lead 3 of a semiconductor circuit element 2 and connecting the conductor layer 8 of the sub-ground plane structure 6 to the ground plane 5 of a printed board 1, thus forming the lead 3 in microstrip structure in a dummy manner. Each characteristic impedance of the lead 3 of the semiconductor circuit element 2 and the wiring pattern 4 of the board 1 can be matched easily by adjusting the thickness of the insulating layers 7, 9 of the sub-ground plane structure 6. Accordingly, the stable high-speed operation of the semiconductor circuit element 2 is enabled.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体回路素子をプリ
ント基板等に実装する方式に係り、特に、半導体回路素
子を安定に高速動作させることができる技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for mounting a semiconductor circuit element on a printed circuit board or the like, and more particularly to a technique capable of stably operating a semiconductor circuit element at high speed.

【0002】[0002]

【従来の技術】従来、例えばSOP(スモール アウト
ライン パッケージ(Small Outline Package))、QFP
(クウォド フラット パッケージ(Quad Flat Packag
e))等のパッケージを有する半導体回路素子は、例え
ば、特開昭63−284892号公報に記載されている
ように、プリント基板上に形成した配線パターン上に該
半導体回路素子のリードを半田付けにより接続して実装
するのが一般的である。
Conventionally, for example SOP (Small Outline Package (S mall O utline P ackage) ), QFP
(Kuwodo flat package (Q uad F lat P ackag
A semiconductor circuit element having a package such as e)) is soldered with a lead of the semiconductor circuit element on a wiring pattern formed on a printed circuit board, as described in, for example, JP-A-63-284892. Generally, it is connected and implemented by.

【0003】[0003]

【発明が解決しようとする課題】上記従来技術では、プ
リント基板の配線パターンに公知のマイクロストリップ
ラインやストリップラインを用いて特性インピーダンス
を制御する場合でも、半導体回路素子のリードとプリン
ト基板の配線パターンとの間に特性インピーダンスの不
連続点を生じ、また、リードがグランドプレーンから遠
くなるために、リードのインダクタンスが高く、リード
間結合が密になる結果として、信号の反射、リンギン
グ、漏話雑音等により波形歪を発生させる。特に、高速
で動作する半導体回路素子では、このような波形歪によ
り素子の誤動作、不安定動作を引き起こすという問題が
あった。近年、種々の電子機器の高機能化に伴い、信号
処理速度は高速化しており、半導体回路素子を高速に動
作させる必要性が増加しているので、この問題は重要で
ある。
In the above prior art, even when the characteristic impedance is controlled by using a well-known microstrip line or strip line for the wiring pattern of the printed circuit board, the leads of the semiconductor circuit element and the wiring pattern of the printed circuit board. A characteristic impedance discontinuity is generated between the lead wire and the ground plane, and the lead is far from the ground plane, resulting in high lead inductance and dense lead-to-lead coupling, resulting in signal reflection, ringing, crosstalk noise, etc. Causes waveform distortion. Particularly, in a semiconductor circuit element that operates at high speed, there is a problem that such waveform distortion causes malfunction or unstable operation of the element. In recent years, the signal processing speed has increased with the increasing functionality of various electronic devices, and the need for operating semiconductor circuit elements at high speed has increased, so this problem is important.

【0004】また、特開昭63−149540号公報、
特開平2−291140号公報、特開平2−36066
号公報、特開平2−47052号公報には、上記の問題
を解決するための技術が開示されている。しかし、これ
らは、パッケージを有する半導体回路素子、またはプリ
ント基板自体に、絶縁層を介して遮蔽用の導体層、シー
ルドカバー、あるいは導電性の電磁シールド層を一体的
に設けたものである。したがって、半導体回路素子のリ
ードの特性インピーダンスとプリント基板の配線パター
ンの特性インピーダンスとをマッチングさせることがで
きず、半導体回路素子のリードまたはプリント基板の配
線パターンの特性インピーダンスに合わせてプリント基
板または半導体回路素子を作製する必要があった。
Further, Japanese Patent Laid-Open No. 63-149540,
JP-A-2-291140 and JP-A-2-36066
Japanese Patent Laid-Open No. 2-47052 and Japanese Patent Laid-Open No. 2-47052 disclose techniques for solving the above problems. However, in these, a semiconductor circuit element having a package or the printed circuit board itself is integrally provided with a shield conductor layer, a shield cover, or a conductive electromagnetic shield layer via an insulating layer. Therefore, the characteristic impedance of the lead of the semiconductor circuit element and the characteristic impedance of the wiring pattern of the printed circuit board cannot be matched, and the printed circuit board or the semiconductor circuit is matched with the characteristic impedance of the lead of the semiconductor circuit element or the wiring pattern of the printed circuit board. It was necessary to fabricate the device.

【0005】本発明の目的は、上記の信号の反射、リン
ギング、漏話雑音等に起因する波形歪や素子の誤動作を
抑制することができ、半導体回路素子を安定に高速動作
させることができる半導体回路素子の実装方法を提供す
ることがある。
An object of the present invention is to suppress the waveform distortion and the malfunction of the element due to the above-mentioned signal reflection, ringing, crosstalk noise, etc., and to operate the semiconductor circuit element stably at high speed. A device mounting method may be provided.

【0006】また、本発明の他の目的は、種々の半導体
回路素子のリードの特性インピーダンスとプリント基板
の配線パターンの特性インピーダンスとを容易にマッチ
ングさせることができる半導体回路素子の実装方式を提
供することにある。
Another object of the present invention is to provide a mounting method of a semiconductor circuit element which can easily match the characteristic impedance of the leads of various semiconductor circuit elements with the characteristic impedance of the wiring pattern of the printed circuit board. Especially.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、上記半導体回路素子のリード部の上面、
下面の少なくとも一方に、絶縁層と導体層の少なくとも
2層からなる別部材のサブ・グランドプレーン構造体
を、上記絶縁層が上記リード部に接触するように設け、
かつ上記導電層を上記プリント基板のグランドプレーン
に電気的に接続することを特徴とする。
In order to achieve the above object, the present invention provides an upper surface of a lead portion of the semiconductor circuit element,
On at least one of the lower surfaces, a sub-ground plane structure that is a separate member including at least two layers of an insulating layer and a conductor layer is provided so that the insulating layer contacts the lead portion.
Further, the conductive layer is electrically connected to the ground plane of the printed circuit board.

【0008】また、上記サブ・グランドプレーン構造体
が、第1の絶縁層/導体層/第2の絶縁層の少なくとも
3層からなり、上記絶縁層の一方を上記リードに接触す
るように設けたことを特徴とする。
Further, the sub-ground plane structure is composed of at least three layers of a first insulating layer / a conductor layer / a second insulating layer, and one of the insulating layers is provided so as to be in contact with the lead. It is characterized by

【0009】また、上記リード部に接触しない方の上記
絶縁層を上記導体層を酸化して形成することを特徴とす
る。
Further, the invention is characterized in that the insulating layer, which is not in contact with the lead portion, is formed by oxidizing the conductor layer.

【0010】また、上記サブ・グランドプレーン構造体
を、フィルム状の柔軟な上記第1および第2の絶縁層で
薄い上記導体層を挾み込んだ柔軟な構造からなることを
特徴とする。
Further, the sub-ground plane structure is characterized by having a flexible structure in which the thin conductive layer is sandwiched between the film-shaped flexible first and second insulating layers.

【0011】さらに、上記サブ・グランドプレーン構造
体の上記導電層を例えば、サブ・グランドプレーン構造
体の4隅で該半田付けにより上記プリント基板のグラン
ドプレーンに接続することを特徴とする。
Further, the conductive layer of the sub-ground plane structure is connected to the ground plane of the printed circuit board by soldering at four corners of the sub-ground plane structure, for example.

【0012】[0012]

【作用】本発明では、別部材のサブ・グランドプレーン
構造体を半導体回路素子のリードに設け、該サブ・グラ
ンドプレーン構造体の導電層をプリント基板のグランド
プレーンに接続することにより、リードの上面または下
面に絶縁層を挾んでサブ・グランドプレーンを形成する
ことができるので、リードは、擬似的にマイクロストリ
ップ構造となる。また、該サブ・グランドプレーン構造
体の絶縁層の厚さを調整することにより、半導体回路素
子のリードの特性インピーダンスとプリント基板の配線
パターンの特性インピーダンスとを容易にマッチングさ
せることができ、特性インピーダンスの不連続点を解消
することができる。また、リードの近傍にサブ・グラン
ドプレーンが形成されるので、リードのインダクタンス
が減少し、かつ、半導体回路素子のリード部の電気力線
が他の半導体回路素子に行かないで、サブ・グランドプ
レーン構造体の導体層の方に引き寄せられるので(図3
(b)から図3(a)に示すようになる)、リード間の
結合も弱まり、信号の反射、リンギング、漏話雑音を減
少させることができる。これらの結果、信号の波形歪を
抑制することができるため、半導体回路素子の誤動作を
抑制し、半導体回路素子を安定に、かつ高速に動作させ
ることができる。さらに、半導体回路素子のリード部が
サブ・グランドプレーン構造体で遮蔽されるため、電磁
妨害波の放射、混入を抑制することができる。
In the present invention, the sub-ground plane structure, which is a separate member, is provided on the lead of the semiconductor circuit element, and the conductive layer of the sub-ground plane structure is connected to the ground plane of the printed circuit board, whereby the upper surface of the lead is improved. Alternatively, since the sub-ground plane can be formed by sandwiching the insulating layer on the lower surface, the lead has a pseudo microstrip structure. Further, by adjusting the thickness of the insulating layer of the sub-ground plane structure, the characteristic impedance of the leads of the semiconductor circuit element and the characteristic impedance of the wiring pattern of the printed circuit board can be easily matched, and the characteristic impedance The discontinuity point of can be eliminated. In addition, since the sub-ground plane is formed near the leads, the inductance of the leads is reduced, and the electric lines of force of the leads of the semiconductor circuit element do not go to other semiconductor circuit elements, so that the sub-ground plane is Since it is attracted toward the conductor layer of the structure (Fig. 3
As shown in FIG. 3A from FIG. 3B), the coupling between the leads is also weakened, and signal reflection, ringing, and crosstalk noise can be reduced. As a result, since the waveform distortion of the signal can be suppressed, malfunction of the semiconductor circuit element can be suppressed, and the semiconductor circuit element can be operated stably and at high speed. Furthermore, since the lead portion of the semiconductor circuit element is shielded by the sub-ground plane structure, it is possible to suppress the emission and mixing of electromagnetic interference waves.

【0013】[0013]

【実施例】実施例1 図1は、本発明の第1の実施例を示す斜視図、図2は、
図1のA−A′断面図、図3は、本実施例の効果を従来
技術と比較して示す断面図である。
EXAMPLE 1 FIG. 1 is a perspective view showing a first example of the present invention, and FIG.
1 is a sectional view taken along the line AA ′ in FIG. 1, and FIG. 3 is a sectional view showing the effect of the present embodiment in comparison with the conventional technique.

【0014】1はプリント基板、2は半導体回路素子、
3は半導体回路素子1のリード、4(図2)はプリント
基板2の配線パターン、5はプリント基板2のグランド
プレーン、6はサブ・グランドプレーン構造体、7はポ
リイミド等からなる第1の絶縁層、8は銅、アルミニウ
ム、銀等からなる導体層、9はポリイミド等からなる第
2の絶縁層、10(図1)はサブ・グランドプレーン構
造体6の導体層8をプリント基板1のグランドプレーン
5に電気的に接続するためにサブ・グランドプレーン構
造体6の4隅に設けた半田付け接続部、tは第1の絶縁
層7の厚さ、11(図3)は半導体回路素子2、2′か
ら発生する電気力線である。
1 is a printed circuit board, 2 is a semiconductor circuit element,
3 is a lead of the semiconductor circuit element 1, 4 (FIG. 2) is a wiring pattern of the printed board 2, 5 is a ground plane of the printed board 2, 6 is a sub-ground plane structure, and 7 is a first insulation made of polyimide or the like. Layer, 8 is a conductor layer made of copper, aluminum, silver or the like, 9 is a second insulating layer made of polyimide or the like, 10 (FIG. 1) is the conductor layer 8 of the sub-ground plane structure 6 and is the ground of the printed circuit board 1. Soldered connection portions provided at four corners of the sub-ground plane structure 6 for electrically connecting to the plane 5, t is the thickness of the first insulating layer 7, and 11 (FIG. 3) is the semiconductor circuit element 2 It is a line of electric force generated from 2 '.

【0015】半導体回路素子2のリード3は、プリント
基板1上に形成された配線パターン4に半田付けにより
接続されている。半導体回路素子2のリード3には、第
1の絶縁層7/導体層8/第2の絶縁層9の3層からな
るサブ・グランドプレーン構造体6が被せてあり、サブ
・グランドプレーン構造体6の導電層8は半田付け接続
部10によりプリント基板1のグランドプレーン5に電
気的に接続されているので、リード3の上側に第1の絶
縁層7を介して導体層8によりサブ・グランドプレーン
が形成されるため、リード3は擬似的にマイクロストリ
ップ構造となる。また、サブ・グランドプレーン構造体
6の第1の絶縁層7の厚さを調整することにより、半導
体回路素子2のリード3の特性インピーダンスとプリン
ト基板1の配線パターン4の特性インピーダンスとを容
易にマッチングさせることができ、特性インピーダンス
の不連続点を解消することができる。また、リード3の
近傍にサブ・グランドプレーンが形成されるので、リー
ド3のインダクタンスが減少し、かつ、図3(b)に示
すように、半導体回路素子2のリード3の電気力線が他
の半導体回路素子3′に行かないで、図3(a)に示す
ように、サブ・グランドプレーン構造体6の導体層8の
方に引き寄せられるので、リード間の結合も弱まり、信
号の反射、リンギング、漏話雑音を減少させることがで
きる。これらの結果、信号の波形歪を抑制することがで
きるため、半導体回路素子の誤動作、不安定動作を抑制
し、半導体回路素子を安定に、かつ高速に動作させるこ
とができる。さらに、半導体回路素子2のリード3がサ
ブ・グランドプレーン構造体6で遮蔽されるため、電磁
妨害波の放射、混入を抑制する効果があることは言うま
でもない。
The leads 3 of the semiconductor circuit element 2 are connected to the wiring pattern 4 formed on the printed board 1 by soldering. The lead 3 of the semiconductor circuit element 2 is covered with a sub-ground plane structure 6 composed of three layers of a first insulating layer 7 / a conductor layer 8 / a second insulating layer 9, and a sub-ground plane structure is formed. Since the conductive layer 8 of 6 is electrically connected to the ground plane 5 of the printed circuit board 1 by the soldering connection portion 10, the conductive layer 8 is connected to the upper side of the lead 3 via the first insulating layer 7 and the sub-ground. Since the plane is formed, the lead 3 has a pseudo microstrip structure. Further, by adjusting the thickness of the first insulating layer 7 of the sub-ground plane structure 6, the characteristic impedance of the lead 3 of the semiconductor circuit element 2 and the characteristic impedance of the wiring pattern 4 of the printed circuit board 1 can be easily adjusted. Matching can be performed, and discontinuity points of characteristic impedance can be eliminated. In addition, since the sub-ground plane is formed in the vicinity of the lead 3, the inductance of the lead 3 is reduced, and as shown in FIG. 3A, since the semiconductor circuit element 3'is attracted toward the conductor layer 8 of the sub-ground plane structure 6 as shown in FIG. 3A, the coupling between the leads is weakened and signal reflection, It is possible to reduce ringing and crosstalk noise. As a result, since the waveform distortion of the signal can be suppressed, the malfunction and unstable operation of the semiconductor circuit element can be suppressed, and the semiconductor circuit element can be operated stably and at high speed. Furthermore, since the leads 3 of the semiconductor circuit element 2 are shielded by the sub-ground plane structure 6, it goes without saying that there is an effect of suppressing the emission and mixing of electromagnetic interference waves.

【0016】実施例2 図4は、本発明の第2の実施例を示す図2と同様の断面
図である。
Second Embodiment FIG. 4 is a sectional view similar to FIG. 2, showing a second embodiment of the present invention.

【0017】本実施例のサブ・グランドプレーン構造体
6では、ポリイミド等からなる第1の絶縁層7上に銅、
アルミニウム、銀等からなる導体層8が形成され、その
上にこの導体層8の表面の酸化処理により該導体層の酸
化被膜9′が形成されている。この酸化被膜9′は、絶
縁層(第2の絶縁層)の役目を果たす。本実施例におい
ても、実施例1と同様の効果を有することは言うまでも
ない。
In the sub-ground plane structure 6 of this embodiment, copper, copper, etc. are formed on the first insulating layer 7 made of polyimide or the like.
A conductor layer 8 made of aluminum, silver or the like is formed, and an oxide film 9'of the conductor layer 8 is formed on the conductor layer 8 by oxidizing the surface of the conductor layer 8. The oxide film 9 ′ serves as an insulating layer (second insulating layer). It goes without saying that this embodiment also has the same effect as that of the first embodiment.

【0018】実施例3 図5は、本発明の第3の実施例を示す斜視図、図6は、
図5のB−B′断面図である。
Embodiment 3 FIG. 5 is a perspective view showing a third embodiment of the present invention, and FIG.
FIG. 6 is a sectional view taken along line BB ′ of FIG. 5.

【0019】本実施例のサブ・グランドプレーン構造体
6は、銅、アルミニウム、銀等の薄い導体層80をポリ
イミドフィルム、ポリエステルフィルム等からなる柔軟
な絶縁フィルム70、90により挾み込んだ構造となっ
ている。すなわち、サブ・グランドプレーン構造体6を
柔軟な構造とすることができるため、種々の形状、構造
の半導体回路素子にサブ・グランドプレーン構造体6を
適用することができる。本実施例においても、実施例
1、2と同様の効果を有することは言うまでもない。
The sub-ground plane structure 6 of this embodiment has a structure in which a thin conductor layer 80 of copper, aluminum, silver or the like is sandwiched by flexible insulating films 70, 90 made of polyimide film, polyester film or the like. Is becoming That is, since the sub-ground plane structure 6 can have a flexible structure, the sub-ground plane structure 6 can be applied to semiconductor circuit elements having various shapes and structures. It goes without saying that this embodiment also has the same effects as those of the first and second embodiments.

【0020】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、図
1、図5に示したように、ロ字形状のサブ・グランドプ
レーン構造体6を半導体回路素子2の本体を除くリード
部に被せたが、本体も覆うような四角形状のサブ・グラ
ンドプレーン構造体を被せてもよい。なお、本体も覆う
場合、本体上の絶縁層を除去し、導電層を露出すること
により、半導体回路素子2の放熱効果を得るようにして
もよい。また、リード部の存在しない四隅を除去した十
字形状のサブ・グランドプレーン構造体を用いて該リー
ド部だけ被せるようにしてもよい。さらに、上記実施例
では、リード部の上面のみにサブ・グランドプレーン構
造体6を被せたが、リード部の下面にも同様のサブ・グ
ランドプレーン構造体を設けてもよい。また、導電層
8、80上のリード3に接触しない絶縁層9、9′、9
0を設けなくてもよい。さらに、上記実施例では、サブ
・グランドプレーン構造体6の導電層8、80をプリン
ト基板1のグランドプレーン5に接続するのに、半田付
けを用いたが、導電ゴム、スポット溶接等、種々の電気
的接続手段を用いることができる。
Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. .. For example, in the above embodiment, as shown in FIGS. 1 and 5, the square-shaped sub-ground plane structure 6 is covered on the lead portion of the semiconductor circuit element 2 excluding the main body, but the main body is also covered. A rectangular sub-ground plane structure may be covered. When the main body is also covered, the heat dissipation effect of the semiconductor circuit element 2 may be obtained by removing the insulating layer on the main body and exposing the conductive layer. Alternatively, a cross-shaped sub-ground plane structure in which the four corners where the lead portion does not exist is removed may be used to cover only the lead portion. Further, in the above embodiment, the sub-ground plane structure 6 is covered only on the upper surface of the lead portion, but a similar sub-ground plane structure may be provided on the lower surface of the lead portion. Insulating layers 9, 9 ', 9 which do not contact the leads 3 on the conductive layers 8, 80
0 may not be provided. Furthermore, although soldering is used to connect the conductive layers 8 and 80 of the sub-ground plane structure 6 to the ground plane 5 of the printed circuit board 1 in the above-described embodiment, various types of conductive rubber, spot welding, etc. may be used. Electrical connection means can be used.

【0021】[0021]

【発明の効果】以上説明したように、安定に、かつ高速
に動作する半導体回路素子を提供することができる。ま
た、半導体回路素子のリードの特性インピーダンスとプ
リント基板の配線パターンの特性インピーダンスとを容
易にマッチングさせることができる。
As described above, it is possible to provide a semiconductor circuit element that operates stably and at high speed. Further, the characteristic impedance of the leads of the semiconductor circuit element and the characteristic impedance of the wiring pattern of the printed board can be easily matched.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を示す斜視図である。FIG. 1 is a perspective view showing a first embodiment of the present invention.

【図2】図1のA−A′断面図である。FIG. 2 is a sectional view taken along the line AA ′ in FIG.

【図3】本実施例の効果を従来技術と比較して示す断面
図である。
FIG. 3 is a cross-sectional view showing the effect of the present embodiment in comparison with the related art.

【図4】本発明の第2の実施例を示す図2と同様の断面
図である。
FIG. 4 is a sectional view similar to FIG. 2, showing a second embodiment of the present invention.

【図5】本発明の第3の実施例を示す斜視図である。FIG. 5 is a perspective view showing a third embodiment of the present invention.

【図6】図5のB−B′断面図である。6 is a sectional view taken along line BB ′ of FIG.

【符号の説明】[Explanation of symbols]

1…プリント基板、2…半導体回路素子、3…リード、
4…配線パターン、5…グランドプレーン、6…サブ・
グランドプレーン構造体、7…第1の絶縁層、8…導体
層、9…第2の絶縁層、9′…酸化被膜10…半田付け
接続部、t…厚さ、11…電気力線、70、80…絶縁
フィルム。
1 ... Printed circuit board, 2 ... Semiconductor circuit element, 3 ... Lead,
4 ... Wiring pattern, 5 ... Ground plane, 6 ... Sub-
Ground plane structure, 7 ... First insulating layer, 8 ... Conductor layer, 9 ... Second insulating layer, 9 '... Oxide film 10 ... Soldering connection part, t ... Thickness, 11 ... Electric force line, 70 , 80 ... Insulating film.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】半導体回路素子をプリント基板に実装する
方式において、上記半導体回路素子のリード部の上面、
下面の少なくとも一方に、絶縁層と導体層の少なくとも
2層からなる別部材のサブ・グランドプレーン構造体
を、上記絶縁層が上記リード部に接触するように設け、
かつ上記導電層を上記プリント基板のグランドプレーン
に電気的に接続することを特徴とする半導体回路素子の
実装方式。
1. A method of mounting a semiconductor circuit element on a printed circuit board, wherein an upper surface of a lead portion of the semiconductor circuit element,
On at least one of the lower surfaces, a sub-ground plane structure that is a separate member including at least two layers of an insulating layer and a conductor layer is provided so that the insulating layer contacts the lead portion
A method of mounting a semiconductor circuit element, wherein the conductive layer is electrically connected to a ground plane of the printed board.
【請求項2】上記サブ・グランドプレーン構造体が、第
1の絶縁層/導体層/第2の絶縁層の少なくとも3層か
らなり、上記絶縁層の一方を上記リードに接触するよう
に設けたことを特徴とする半導体回路素子の実装方式。
2. The sub-ground plane structure comprises at least three layers of a first insulating layer / a conductor layer / a second insulating layer, and one of the insulating layers is provided so as to be in contact with the lead. A method of mounting a semiconductor circuit element, which is characterized in that
【請求項3】上記リード部に接触しない方の上記絶縁層
を上記導体層を酸化して形成したことを特徴とする請求
項2記載の半導体回路素子の実装方式。
3. The mounting method for a semiconductor circuit element according to claim 2, wherein the insulating layer which is not in contact with the lead portion is formed by oxidizing the conductor layer.
【請求項4】上記サブ・グランドプレーン構造体が、フ
ィルム状の柔軟な上記第1および第2の絶縁層で薄い上
記導体層を挾み込んだ柔軟な構造からなることを特徴と
する請求項2記載の半導体回路素子の実装方式。
4. The sub-ground plane structure has a flexible structure in which the thin conductive layer is sandwiched between the film-shaped flexible first and second insulating layers. 2. The mounting method of the semiconductor circuit element according to 2.
【請求項5】上記サブ・グランドプレーン構造体の上記
導電層を半田付けにより上記プリント基板のグランドプ
レーンに電気的に接続したことを特徴とする請求項1、
2、3または4記載の半導体回路素子の実装方式。
5. The sub-ground plane structure, wherein the conductive layer is electrically connected to the ground plane of the printed circuit board by soldering.
2. A mounting method of a semiconductor circuit element according to 2, 3 or 4.
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* Cited by examiner, † Cited by third party
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