JPH056235A - リアルタイムクロツクのアクセス方式 - Google Patents
リアルタイムクロツクのアクセス方式Info
- Publication number
- JPH056235A JPH056235A JP3182947A JP18294791A JPH056235A JP H056235 A JPH056235 A JP H056235A JP 3182947 A JP3182947 A JP 3182947A JP 18294791 A JP18294791 A JP 18294791A JP H056235 A JPH056235 A JP H056235A
- Authority
- JP
- Japan
- Prior art keywords
- real
- time clock
- bus
- access
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 複数の独立したプロセッサーがリアルタイム
クロックをアクセスする方式に関し、リアルタイムクロ
ックの時刻データの受渡しにプロセッサ間の時刻のずれ
が生じ無いようにすることを目的とする。 【構成】 各プロセッサからのアクセスをバス獲得制御
部で一旦受け、このバス獲得制御部がいずれか一つのプ
ロセッサを共通バスを介してリアルタイムクロックに接
続させるように構成し、装置内に機能別に設置されてい
る複数のプロセッサのいずれかが一つのリアルタイムク
ロックを即座にアクセスすることができる。
クロックをアクセスする方式に関し、リアルタイムクロ
ックの時刻データの受渡しにプロセッサ間の時刻のずれ
が生じ無いようにすることを目的とする。 【構成】 各プロセッサからのアクセスをバス獲得制御
部で一旦受け、このバス獲得制御部がいずれか一つのプ
ロセッサを共通バスを介してリアルタイムクロックに接
続させるように構成し、装置内に機能別に設置されてい
る複数のプロセッサのいずれかが一つのリアルタイムク
ロックを即座にアクセスすることができる。
Description
【０００１】
【産業上の利用分野】本発明はリアルタイムクロックの
アクセス方式に関し、特に複数の独立したプロセッサー
がリアルタイムクロックをアクセスする方式に関するも
のである。
アクセス方式に関し、特に複数の独立したプロセッサー
がリアルタイムクロックをアクセスする方式に関するも
のである。
【０００２】監視データを収集する伝送装置等において
は、監視データに関する時刻データ、即ちログデータが
必要になることが多く、そのため、かかる時刻データを
プロセッサーが何らかの形で時刻を計時するリアルタイ
ムクロックに対してアクセスする必要がある。
は、監視データに関する時刻データ、即ちログデータが
必要になることが多く、そのため、かかる時刻データを
プロセッサーが何らかの形で時刻を計時するリアルタイ
ムクロックに対してアクセスする必要がある。
【０００３】
【従来の技術】図３は従来のリアルタイムクロックのア
クセス方式を示したもので、この従来例では独立した三
つのプロセッサＭＰＵ１−１〜１−３がそれぞれの間に
デュアルポートＲＡＭ（ＤＰＲＡＭ）１１及び１２を挟
んで直列接続されており、リアルタイムクロックにはＭ
ＰＵ１−３のみが接続されている。
クセス方式を示したもので、この従来例では独立した三
つのプロセッサＭＰＵ１−１〜１−３がそれぞれの間に
デュアルポートＲＡＭ（ＤＰＲＡＭ）１１及び１２を挟
んで直列接続されており、リアルタイムクロックにはＭ
ＰＵ１−３のみが接続されている。
【０００４】これらのＭＰＵ１−１〜１−３はそれぞ
れ、外部とのインターフェス用プロセッサ、調停用プロ
セッサ、及び装置内制御用プロセッサを構成しており、
例えばＭＰＵ１−１は外部とのインターフェス用のデー
タに付随した時刻データが欲しい時にはＤＰＲＡＭ１
１、ＭＰＵ１−２、ＤＰＲＡＭ１２並びにＭＰＵ１−３
を介してリアルタイムクロック２にアクセスし、実際の
ログデータを入手するようにしている。
れ、外部とのインターフェス用プロセッサ、調停用プロ
セッサ、及び装置内制御用プロセッサを構成しており、
例えばＭＰＵ１−１は外部とのインターフェス用のデー
タに付随した時刻データが欲しい時にはＤＰＲＡＭ１
１、ＭＰＵ１−２、ＤＰＲＡＭ１２並びにＭＰＵ１−３
を介してリアルタイムクロック２にアクセスし、実際の
ログデータを入手するようにしている。
【０００５】
【発明が解決しようとする課題】このように従来のリア
ルタイムクロックのアクセス制御は、ある特定のＭＰＵ
に持たせ、その他のＭＰＵはリアルタイムクロックを持
っているＭＰＵからメモリーを介して時刻の受渡しを行
っていたため、そのプロセッサとリアルタイムクロック
との間にメモリー及びＭＰＵが介在する分だけ時刻デー
タがずれてしまうと言う問題点があった。
ルタイムクロックのアクセス制御は、ある特定のＭＰＵ
に持たせ、その他のＭＰＵはリアルタイムクロックを持
っているＭＰＵからメモリーを介して時刻の受渡しを行
っていたため、そのプロセッサとリアルタイムクロック
との間にメモリー及びＭＰＵが介在する分だけ時刻デー
タがずれてしまうと言う問題点があった。
【０００６】また、この問題を解決するため、それぞれ
のＭＰＵにリアルタイムクロックを持たせると言う事が
考えられるが、この場合にはそれぞれのリアルタイムク
ロックを同期させることが困難となり、各ＭＰＵ間で共
通の時刻データを持つことが出来ないと言う問題点があ
った。
のＭＰＵにリアルタイムクロックを持たせると言う事が
考えられるが、この場合にはそれぞれのリアルタイムク
ロックを同期させることが困難となり、各ＭＰＵ間で共
通の時刻データを持つことが出来ないと言う問題点があ
った。
【０００７】従って、本発明は、複数の独立したプロセ
ッサがリアルタイムクロックをアクセスする方式におい
て、リアルタイムクロックの時刻データの受渡しにプロ
セッサ間の時刻のずれが生じ無いようにすることを目的
とする。
ッサがリアルタイムクロックをアクセスする方式におい
て、リアルタイムクロックの時刻データの受渡しにプロ
セッサ間の時刻のずれが生じ無いようにすることを目的
とする。
【０００８】
【課題を解決するための手段】図１は本発明に係るリア
ルタイムクロックのアクセス方式を示したもので、本発
明では、各プロセッサ１−１〜１−Ｎからのバス３−１
〜３−Ｎ及び制御線４─１〜４─３に接続され、制御線
４─１〜４─Ｎからのアクセスによりいずれか一つのプ
ロセッサを共通バス５を介してリアルタイムクロック２
に各プロセッサ１−１〜１−Ｎを接続させるバス獲得制
御部６を設けたものである。
ルタイムクロックのアクセス方式を示したもので、本発
明では、各プロセッサ１−１〜１−Ｎからのバス３−１
〜３−Ｎ及び制御線４─１〜４─３に接続され、制御線
４─１〜４─Ｎからのアクセスによりいずれか一つのプ
ロセッサを共通バス５を介してリアルタイムクロック２
に各プロセッサ１−１〜１−Ｎを接続させるバス獲得制
御部６を設けたものである。
【０００９】また本発明では上記の場合において、バス
獲得制御部６が所定の優先順位に従っていずれか一つの
プロセッサを共通バス５を介してリアルタイムクロック
に接続させる事が出来る。
獲得制御部６が所定の優先順位に従っていずれか一つの
プロセッサを共通バス５を介してリアルタイムクロック
に接続させる事が出来る。
【００１０】
【作用】図１において、各プロセッサ１−１〜１−Ｎが
リアルタイムクロック２にアクセスするためにはバス獲
得制御部６によるバス獲得制御を受けなければならな
い。その為、各プロセッサ１−１〜１−Ｎはその制御線
４−１〜４−Ｎを介してバス獲得制御部６に対してリア
ルタイムクロック２をアクセスしたい旨の要求を行うと
バス獲得制御部６はいずれかのプロセッサがバス接続さ
れるように選択を行い、バス３−１〜３−Ｎの内のいず
れかが共通バス５に接続されてリアルタイムクロック２
に接続されることとなる。
リアルタイムクロック２にアクセスするためにはバス獲
得制御部６によるバス獲得制御を受けなければならな
い。その為、各プロセッサ１−１〜１−Ｎはその制御線
４−１〜４−Ｎを介してバス獲得制御部６に対してリア
ルタイムクロック２をアクセスしたい旨の要求を行うと
バス獲得制御部６はいずれかのプロセッサがバス接続さ
れるように選択を行い、バス３−１〜３−Ｎの内のいず
れかが共通バス５に接続されてリアルタイムクロック２
に接続されることとなる。
【００１１】この時、バス獲得制御部６は所定の優先順
位を決めておき、これに従っていずれか一つのプロセッ
サとリアルタイムクロック２とをバス接続させる事もで
きる。
位を決めておき、これに従っていずれか一つのプロセッ
サとリアルタイムクロック２とをバス接続させる事もで
きる。
【００１２】
【実施例】図２は、本発明に係るリアルタイムクロック
のアクセス方式の実施例を示したもので、この実施例で
は図３の従来例と同様に三つのＭＰＵ１−１〜１−３が
用いられており、これら三つのＭＰＵ１−１〜１−３と
リアルタイムクロック２との間にバス獲得制御部６が接
続されている。
のアクセス方式の実施例を示したもので、この実施例で
は図３の従来例と同様に三つのＭＰＵ１−１〜１−３が
用いられており、これら三つのＭＰＵ１−１〜１−３と
リアルタイムクロック２との間にバス獲得制御部６が接
続されている。
【００１３】このバス獲得制御部６は、ＭＰＵ１−１〜
１−３のそれぞれからのバス獲得要求パルスＲＥＱをラ
ッチするラッチ回路６１−１〜６１−３と、これらラッ
チ回路６１−１〜６１−３からのラッチされたバス獲得
要求信号ＲＥＱを受けて各ＭＰＵ１−１〜１−３に要求
が受け付けられたか否かを示すＡＣＫ信号を与える要求
決定部６２と、この要求決定部６２からのＡＣＫ信号に
より各ＭＰＵ１−１〜１−３の制御線４−１〜４−３を
リアルタイムクロック２に接続するゲート回路６３−１
〜６３−３と、同じくＡＣＫ信号によりアドレスバス３
−１〜３−３を共通のアドレスバス５に接続するための
イネーブル回路６４−１〜６４−３とで構成されてい
る。
１−３のそれぞれからのバス獲得要求パルスＲＥＱをラ
ッチするラッチ回路６１−１〜６１−３と、これらラッ
チ回路６１−１〜６１−３からのラッチされたバス獲得
要求信号ＲＥＱを受けて各ＭＰＵ１−１〜１−３に要求
が受け付けられたか否かを示すＡＣＫ信号を与える要求
決定部６２と、この要求決定部６２からのＡＣＫ信号に
より各ＭＰＵ１−１〜１−３の制御線４−１〜４−３を
リアルタイムクロック２に接続するゲート回路６３−１
〜６３−３と、同じくＡＣＫ信号によりアドレスバス３
−１〜３−３を共通のアドレスバス５に接続するための
イネーブル回路６４−１〜６４−３とで構成されてい
る。
【００１４】この実施例の動作を以下の各場合に従って
説明する。 （１）ＭＰＵ１−１だけがリアルタイムクロック２をア
クセスする時。 （２）優先順位の高いＭＰＵ１−３が既にアクセスして
いる時、優先順位の低いＭＰＵ１−１がアクセスしよう
とした時。 （３）優先順位の低いＭＰＵ１−１が既にアクセスして
いる時、優先順位の高いＭＰＵ１−３がアクセスしよう
とした時。尚、優先順位は、ＭＰＵ１−３＞ＭＰＵ１−
２＞ＭＰＵ１−１とする。
説明する。 （１）ＭＰＵ１−１だけがリアルタイムクロック２をア
クセスする時。 （２）優先順位の高いＭＰＵ１−３が既にアクセスして
いる時、優先順位の低いＭＰＵ１−１がアクセスしよう
とした時。 （３）優先順位の低いＭＰＵ１−１が既にアクセスして
いる時、優先順位の高いＭＰＵ１−３がアクセスしよう
とした時。尚、優先順位は、ＭＰＵ１−３＞ＭＰＵ１−
２＞ＭＰＵ１−１とする。
【００１５】（１）の場合； まず、ＭＰＵ１−１はバ
ス獲得要求信号ＲＥＱ信号を有効にしラッチ回路６１−
１を介して要求決定部６２に出力する。
ス獲得要求信号ＲＥＱ信号を有効にしラッチ回路６１−
１を介して要求決定部６２に出力する。
【００１６】要求決定部６２はＭＰＵ１−１はバス獲得
要求信号ＲＥＱ信号を受け、他のＭＰＵ１−２及びＭＰ
Ｕ１−３がリアルタイムクロック２へのアクセスが無い
ことを確認してＭＰＵ１−１に対してＡＣＫ信号を出力
する。
要求信号ＲＥＱ信号を受け、他のＭＰＵ１−２及びＭＰ
Ｕ１−３がリアルタイムクロック２へのアクセスが無い
ことを確認してＭＰＵ１−１に対してＡＣＫ信号を出力
する。
【００１７】これによりこのＡＣＫ信号が有効になり、
ゲート回路６３−１及び６４−１はイネーブル状態とな
ってＭＰＵ１−１のアドレスバス３−１が共通バス５に
接続され、且つ制御線４−１が共通の制御線５０に接続
されることになり、ＭＰＵ１−１はリアルタイムクロッ
ク２に対してアクセスを行う。
ゲート回路６３−１及び６４−１はイネーブル状態とな
ってＭＰＵ１−１のアドレスバス３−１が共通バス５に
接続され、且つ制御線４−１が共通の制御線５０に接続
されることになり、ＭＰＵ１−１はリアルタイムクロッ
ク２に対してアクセスを行う。
【００１８】そして、アクセス終了後は、ＭＰＵ１−１
はバス獲得要求信号ＲＥＱを無効にして要求決定部６２
へ出力する事により、要求決定部６２はＭＰＵ１−１へ
のＡＣＫ信号を取り下げ、アドレスバス３−１及び制御
線４−１をディスエーブルにする。
はバス獲得要求信号ＲＥＱを無効にして要求決定部６２
へ出力する事により、要求決定部６２はＭＰＵ１−１へ
のＡＣＫ信号を取り下げ、アドレスバス３−１及び制御
線４−１をディスエーブルにする。
【００１９】（２）の場合； ＭＰＵ１−１はバス獲得
要求信号ＲＥＱを有効にしてラッチ回路６１−１により
要求決定部６２へ知らせる。このバス獲得要求信号ＲＥ
Ｑを受けた要求決定部６２は、現在、優先順位の高いＭ
ＰＵ１−３へＡＣＫ信号を出力しているため、ＭＰＵ１
−１へのＡＣＫ信号を使用不可能状態（無効）にして出
力して、ＭＰＵ１−３のみを有効状態として継続する。
そして、要求決定部６２はラッチ回路６１−１のクリア
端子ＣＬＲに使用不可能状態を示すＡＣＫ信号を伝える
ことによりＭＰＵ１−１からのバス獲得要求信号ＲＥＱ
を無効にする。
要求信号ＲＥＱを有効にしてラッチ回路６１−１により
要求決定部６２へ知らせる。このバス獲得要求信号ＲＥ
Ｑを受けた要求決定部６２は、現在、優先順位の高いＭ
ＰＵ１−３へＡＣＫ信号を出力しているため、ＭＰＵ１
−１へのＡＣＫ信号を使用不可能状態（無効）にして出
力して、ＭＰＵ１−３のみを有効状態として継続する。
そして、要求決定部６２はラッチ回路６１−１のクリア
端子ＣＬＲに使用不可能状態を示すＡＣＫ信号を伝える
ことによりＭＰＵ１−１からのバス獲得要求信号ＲＥＱ
を無効にする。
【００２０】（３）の場合； ＭＰＵ１−３はバス獲得
要求信号ＲＥＱを有効にしラッチ回路６１−３を介して
要求決定部６２へ出力すると、このバス獲得要求信号Ｒ
ＥＱを受けた要求決定部６２は、現在、優先順位の低い
ＭＰＵ１−１へのＡＣＫ信号を有効にしており、優先順
位の高いＭＰＵ１−３のバス獲得要求信号ＲＥＱを受け
たのでＭＰＵ１−１へのＡＣＫ信号を無効とし、同時に
制御線及びアドレスバスをゲート回路６３−１及び６４
−１によりディスエーブルにし、ＭＰＵ１−３へのＡＣ
Ｋ信号を有効にしてリアルタイムクロック２へアクセス
可能にする。尚、途中でアクセスを中止されたＭＰＵ１
−１は再度始めからアクセスを行うこととなる。
要求信号ＲＥＱを有効にしラッチ回路６１−３を介して
要求決定部６２へ出力すると、このバス獲得要求信号Ｒ
ＥＱを受けた要求決定部６２は、現在、優先順位の低い
ＭＰＵ１−１へのＡＣＫ信号を有効にしており、優先順
位の高いＭＰＵ１−３のバス獲得要求信号ＲＥＱを受け
たのでＭＰＵ１−１へのＡＣＫ信号を無効とし、同時に
制御線及びアドレスバスをゲート回路６３−１及び６４
−１によりディスエーブルにし、ＭＰＵ１−３へのＡＣ
Ｋ信号を有効にしてリアルタイムクロック２へアクセス
可能にする。尚、途中でアクセスを中止されたＭＰＵ１
−１は再度始めからアクセスを行うこととなる。
【００２１】
【発明の効果】以上のように本発明に係るリアルタイム
クロックのアクセス方式によれば、各プロセッサからの
アクセスをバス獲得制御部で一旦受け、このバス獲得制
御部がいずれか一つのプロセッサを共通バスを介してリ
アルタイムクロックに接続させるように構成したので、
装置内に機能別に設置されている複数のプロセッサのい
ずれかが一つのリアルタイムクロックを即座にアクセス
することができ、装置内の時刻は統一され、時刻管理は
容易となる。
クロックのアクセス方式によれば、各プロセッサからの
アクセスをバス獲得制御部で一旦受け、このバス獲得制
御部がいずれか一つのプロセッサを共通バスを介してリ
アルタイムクロックに接続させるように構成したので、
装置内に機能別に設置されている複数のプロセッサのい
ずれかが一つのリアルタイムクロックを即座にアクセス
することができ、装置内の時刻は統一され、時刻管理は
容易となる。
【図１】本発明に係るリアルタイムクロックのアクセス
方式を原理的に示したブロック図である。
方式を原理的に示したブロック図である。
【図２】本発明に係るリアルタイムクロックのアクセス
方式の実施例を示したブロック図である。
方式の実施例を示したブロック図である。
【図３】従来例のリアルタイムクロックのアクセス方式
の構成を示したブロック図である。
の構成を示したブロック図である。
１−１〜１−ｎ プロセッサ
２ リアルタイムクロック
３−１〜３−ｎ バス
４−１〜４−ｎ 制御線
５ 共通バス
６ バス獲得制御部
図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】 複数の独立したプロセッサ(1-1〜1-n)が
リアルタイムクロック(2) をアクセスする方式におい
て、各プロセッサ(1-1〜1-n)からのバス(3-1〜3-n)及び
制御線(4-1〜4-n)に接続され、該制御線(4-1〜4-n)から
のアクセスによりいずれか一つのプロセッサを共通バス
(5) を介して該リアルタイムクロック(2) に接続させる
バス獲得制御部(6)を設けたことを特徴とするリアルタ
イムクロックのアクセス方式。 - 【請求項２】 請求項１に記載のリアルタイムクロック
(2) をアクセスする方式において、該バス獲得制御部
(6) が、所定の優先順序に従っていずれか一つのプロセ
ッサを共通バス(5) を介して該リアルタイムクロック
(2) に接続させることを特徴としたリアルタイムクロッ
クのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182947A JPH056235A (ja) | 1991-06-27 | 1991-06-27 | リアルタイムクロツクのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182947A JPH056235A (ja) | 1991-06-27 | 1991-06-27 | リアルタイムクロツクのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056235A true JPH056235A (ja) | 1993-01-14 |
Family
ID=16127144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182947A Withdrawn JPH056235A (ja) | 1991-06-27 | 1991-06-27 | リアルタイムクロツクのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012131964A1 (ja) | 2011-03-30 | 2012-10-04 | 富士通株式会社 | 情報処理装置、制御方法およびプログラム |
-
1991
- 1991-06-27 JP JP3182947A patent/JPH056235A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012131964A1 (ja) | 2011-03-30 | 2012-10-04 | 富士通株式会社 | 情報処理装置、制御方法およびプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |