JPH0555496A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0555496A JPH0555496A JP3240486A JP24048691A JPH0555496A JP H0555496 A JPH0555496 A JP H0555496A JP 3240486 A JP3240486 A JP 3240486A JP 24048691 A JP24048691 A JP 24048691A JP H0555496 A JPH0555496 A JP H0555496A
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- integrated circuit
- circuit device
- semiconductor integrated
- functional blocks
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置の動作速度及び所望の機
能を維持したまま、消費電力を低減する。 【構成】 ＣＭＯＳ回路により構成される複数種類の機
能ブロック６１，６２，６３に、接地電位を供給するＧ
ＮＤ線５と、各機能ブロックの動作周波数を満足する電
位に設定された電源を供給する電源線４１，４２，４３
とを設け、低電源電圧でも動作する機能ブロックには低
い電源電圧を供給することとして、その消費電力を低減
する。 【効果】 消費電力の低減により、発熱量も低減し、チ
ップの温度上昇を抑制してその信頼性を高めることがで
きる。
能を維持したまま、消費電力を低減する。 【構成】 ＣＭＯＳ回路により構成される複数種類の機
能ブロック６１，６２，６３に、接地電位を供給するＧ
ＮＤ線５と、各機能ブロックの動作周波数を満足する電
位に設定された電源を供給する電源線４１，４２，４３
とを設け、低電源電圧でも動作する機能ブロックには低
い電源電圧を供給することとして、その消費電力を低減
する。 【効果】 消費電力の低減により、発熱量も低減し、チ
ップの温度上昇を抑制してその信頼性を高めることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＣＭＯＳ回路により構成される複数種類の機能
ブロックを備えた半導体集積回路装置に関する。
し、特にＣＭＯＳ回路により構成される複数種類の機能
ブロックを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置について、図
３を参照して説明する。
３を参照して説明する。
【０００３】半導体集積回路装置は半導体基板であるチ
ップ１の上に、パッド３、外部バッファ２、機能ブロッ
ク６１，６２，６３等が配置され、更に、電源線４及び
ＧＮＤ線５がパッド３と機能ブロック６１〜６３との間
を接続するように配設されている。外部バッファ２及び
機能ブロック６１〜６３は、Ｐ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタを拡散層、絶縁層及びゲート
酸化膜より形成し、各トランジスタ間を配線により接続
することにより形成されている。そして、各機能ブロッ
ク間を配線により接続することにより、チップ１として
の所望の論理機能が実現されている。
ップ１の上に、パッド３、外部バッファ２、機能ブロッ
ク６１，６２，６３等が配置され、更に、電源線４及び
ＧＮＤ線５がパッド３と機能ブロック６１〜６３との間
を接続するように配設されている。外部バッファ２及び
機能ブロック６１〜６３は、Ｐ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタを拡散層、絶縁層及びゲート
酸化膜より形成し、各トランジスタ間を配線により接続
することにより形成されている。そして、各機能ブロッ
ク間を配線により接続することにより、チップ１として
の所望の論理機能が実現されている。
【０００４】機能ブロック６１，６２，６３は夫々配線
により接続されたパッド３及び外部バッファ２を経由し
てチップ１の外部と入力信号又は出力信号のやり取りを
行い、機能ブロックの相互間においても、配線を経由し
て入力信号又は出力信号のやり取りを行っている。
により接続されたパッド３及び外部バッファ２を経由し
てチップ１の外部と入力信号又は出力信号のやり取りを
行い、機能ブロックの相互間においても、配線を経由し
て入力信号又は出力信号のやり取りを行っている。
【０００５】半導体集積回路装置はチップ１の外部から
パッド３を経由して電力を供給される。この電力源は接
地電位と所定の電位に設定された電源との２種類の電位
により構成される。即ち、機能ブロック６１，６２，６
３はチップ１の外部から供給された電力を電源線４と接
地電位であるＧＮＤ線５を経由して供給される。電源線
４及びＧＮＤ線５は機能ブロック６１，６２，６３に配
線接続されている。これらの電源線及びＧＮＤ線は、機
能ブロック６１，６２，６３が消費する電力により、又
は流れる電流の経路等の条件により、その構成が異な
る。例えば、ゲートアレイ方式の半導体集積回路装置の
場合は、複数の電力供給用のパッドがあるが、それらは
電源線４又はＧＮＤ線５で全て接続されている場合が多
く、スタンダードセル方式及びフルカスタム方式の場合
は電源線４及びＧＮＤ線５は夫々同一電位であるが、複
数に分割されて接続されている場合が多い。
パッド３を経由して電力を供給される。この電力源は接
地電位と所定の電位に設定された電源との２種類の電位
により構成される。即ち、機能ブロック６１，６２，６
３はチップ１の外部から供給された電力を電源線４と接
地電位であるＧＮＤ線５を経由して供給される。電源線
４及びＧＮＤ線５は機能ブロック６１，６２，６３に配
線接続されている。これらの電源線及びＧＮＤ線は、機
能ブロック６１，６２，６３が消費する電力により、又
は流れる電流の経路等の条件により、その構成が異な
る。例えば、ゲートアレイ方式の半導体集積回路装置の
場合は、複数の電力供給用のパッドがあるが、それらは
電源線４又はＧＮＤ線５で全て接続されている場合が多
く、スタンダードセル方式及びフルカスタム方式の場合
は電源線４及びＧＮＤ線５は夫々同一電位であるが、複
数に分割されて接続されている場合が多い。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体集積回路装置は以下に示す欠点を有する。
元来、ＣＭＯＳ方式の回路装置は低消費電力という特徴
と、更に半導体集積回路装置として、高集積化を行いや
すいという利点を持っている。しかしながら、ＣＭＯＳ
回路は、バイポーラトランジスタを使用したＴＴＬ方式
又はＥＣＬ方式の回路装置と比較して動作速度が遅く、
動作周波数が低いという不利がある。
従来の半導体集積回路装置は以下に示す欠点を有する。
元来、ＣＭＯＳ方式の回路装置は低消費電力という特徴
と、更に半導体集積回路装置として、高集積化を行いや
すいという利点を持っている。しかしながら、ＣＭＯＳ
回路は、バイポーラトランジスタを使用したＴＴＬ方式
又はＥＣＬ方式の回路装置と比較して動作速度が遅く、
動作周波数が低いという不利がある。
【０００７】而して、近時、ＣＭＯＳ方式の半導体集積
回路装置は、高速動作高集積度を目指して微細加工が進
み、その結果必要とされる高速動作が可能になり、多く
の機能及び回路をひとつのチップに実現できるようにな
った。また、動作可能な電源電圧もトランジスタの性能
向上により範囲が広がり低電圧でも安定動作が望めるよ
うになった。
回路装置は、高速動作高集積度を目指して微細加工が進
み、その結果必要とされる高速動作が可能になり、多く
の機能及び回路をひとつのチップに実現できるようにな
った。また、動作可能な電源電圧もトランジスタの性能
向上により範囲が広がり低電圧でも安定動作が望めるよ
うになった。
【０００８】一方、集積度が上がり、ひとつのチップに
多くの回路を実現したため、ＣＭＯＳ方式の回路装置を
使用しても消費電力が高くなっているのが現状であり、
電源電圧を下げ消費電力を低く抑えようとすると、動作
速度が遅くなり、要求性能を満足できないという問題点
が発生してきた。
多くの回路を実現したため、ＣＭＯＳ方式の回路装置を
使用しても消費電力が高くなっているのが現状であり、
電源電圧を下げ消費電力を低く抑えようとすると、動作
速度が遅くなり、要求性能を満足できないという問題点
が発生してきた。
【０００９】ＣＭＯＳ方式の回路装置では接地電位と所
定の電位に設定された電源との２種類の電位で構成して
いるため、動作周波数が低い機能ブロックも動作周波数
が高い機能ブロックと同じ電位の電源で動作を行ってお
り、そのため、消費電力を低く抑えることが困難であっ
た。
定の電位に設定された電源との２種類の電位で構成して
いるため、動作周波数が低い機能ブロックも動作周波数
が高い機能ブロックと同じ電位の電源で動作を行ってお
り、そのため、消費電力を低く抑えることが困難であっ
た。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、動作周波数が高い機能ブロックの動作速度
を維持しつつ、半導体集積回路装置全体としては消費電
力を低く抑えることができる半導体集積回路装置を提供
することを目的とする。
のであって、動作周波数が高い機能ブロックの動作速度
を維持しつつ、半導体集積回路装置全体としては消費電
力を低く抑えることができる半導体集積回路装置を提供
することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、複数の機能ブロックを備えて所望の論理機
能を実現する半導体集積回路装置において、前記機能ブ
ロックは複数群に分類され、各群毎に異なる電位の電源
電圧と接地電位とが供給されていることを特徴とする。
回路装置は、複数の機能ブロックを備えて所望の論理機
能を実現する半導体集積回路装置において、前記機能ブ
ロックは複数群に分類され、各群毎に異なる電位の電源
電圧と接地電位とが供給されていることを特徴とする。
【００１２】
【作用】本発明においては、動作周波数が低く動作速度
が低い機能ブロックは電源電圧が低くても動作すること
に着目し、高い動作周波数が要求される機能ブロックは
従来と同様の高い電源電圧にして所定の機能を実施さ
せ、動作周波数が遅くても良い機能ブロックは低い電源
電圧を与える。これにより、半導体集積回路装置全体と
しては、消費電力を低減することができる。
が低い機能ブロックは電源電圧が低くても動作すること
に着目し、高い動作周波数が要求される機能ブロックは
従来と同様の高い電源電圧にして所定の機能を実施さ
せ、動作周波数が遅くても良い機能ブロックは低い電源
電圧を与える。これにより、半導体集積回路装置全体と
しては、消費電力を低減することができる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の第１の実施例に係る半導体
集積回路装置を示す平面図である。半導体基板であるチ
ップ１の上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタを形成し、これらを配線することにより、外
部バッファ２及び機能ブロック６１，６２，６３を配設
し、それによりチップ１としての所望の論理機能を実現
している。機能ブロック６１，６２，６３は接地電位が
ＧＮＤ線５により供給され、夫々動作周波数を満足する
電位に設定された電源が夫々電源４１，４２，４３によ
り供給されている。
集積回路装置を示す平面図である。半導体基板であるチ
ップ１の上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタを形成し、これらを配線することにより、外
部バッファ２及び機能ブロック６１，６２，６３を配設
し、それによりチップ１としての所望の論理機能を実現
している。機能ブロック６１，６２，６３は接地電位が
ＧＮＤ線５により供給され、夫々動作周波数を満足する
電位に設定された電源が夫々電源４１，４２，４３によ
り供給されている。
【００１５】機能ブロック６１，６２，６３は夫々異な
る電位に設定された電源を電源線４１，４２，４３より
供給されるため、外部バッファ２と機能ブロック６１，
６２，６３との間、及び機能ブロック６１，６２，６３
の相互間において、入力信号又は出力信号の電位の不整
合が生じる。このため、チップ１上には入力信号又は出
力信号電位の電位変換を行い、それらの整合をとる回路
として、インターフェイスブロック７１，７２，７３を
配置しており、入力信号又は出力信号はインターフェイ
スブロック７１，７２，７３を経由して信号のやり取り
を行う。
る電位に設定された電源を電源線４１，４２，４３より
供給されるため、外部バッファ２と機能ブロック６１，
６２，６３との間、及び機能ブロック６１，６２，６３
の相互間において、入力信号又は出力信号の電位の不整
合が生じる。このため、チップ１上には入力信号又は出
力信号電位の電位変換を行い、それらの整合をとる回路
として、インターフェイスブロック７１，７２，７３を
配置しており、入力信号又は出力信号はインターフェイ
スブロック７１，７２，７３を経由して信号のやり取り
を行う。
【００１６】ＣＭＯＳ回路は動作周波数が高くなると、
消費電力が増大し、電源の電位が高いほど消費電力が増
大する特徴があり、また電源の電位が高いほど高い周波
数で動作することができるという特徴がある。そこで、
最も動作周波数が高い機能ブロック（ここでは、機能ブ
ロック６３とする）の電源の電位を最も高く設定し、中
程度の動作周波数の機能ブロック（ここでは、機能ブロ
ック６２とする）の電源の電位を中程度に設定し、更
に、最も動作周波数の低い機能ブロック（ここでは、機
能ブロック６１とする）の電源の電位を最も低く設定す
る。そして、機能ブロック６３の電源の電位を従来技術
の電源と同じ値に設定すれば、機能ブロック６２，６１
は従来技術と比較して消費電力を低く抑えることができ
る。
消費電力が増大し、電源の電位が高いほど消費電力が増
大する特徴があり、また電源の電位が高いほど高い周波
数で動作することができるという特徴がある。そこで、
最も動作周波数が高い機能ブロック（ここでは、機能ブ
ロック６３とする）の電源の電位を最も高く設定し、中
程度の動作周波数の機能ブロック（ここでは、機能ブロ
ック６２とする）の電源の電位を中程度に設定し、更
に、最も動作周波数の低い機能ブロック（ここでは、機
能ブロック６１とする）の電源の電位を最も低く設定す
る。そして、機能ブロック６３の電源の電位を従来技術
の電源と同じ値に設定すれば、機能ブロック６２，６１
は従来技術と比較して消費電力を低く抑えることができ
る。
【００１７】ＣＭＯＳ回路の消費電力は実験結果より近
似的に下記数式１より算出できる。
似的に下記数式１より算出できる。
【００１８】
【数１】 Ｐｄ＝（Ｃpd＋ＣL ）×ＶDD2 ×ｆ＋ＩDD×ＶDD 但し、 Ｐｄ；消費電力（Ｗ） Ｃpd；等価内部容量（Ｆ） ＣL ；負荷容量（Ｆ） ＶDD；電源の電位（Ｖ） ｆ；動作周波数（ＨZ ） ＩDD；静消費電流（Ａ） である。
【００１９】下記数式２は電源の電圧を変えることによ
り、消費電力が変化する割合を示す。但し、静消費電流
ＩDDが十分小さく、且つ電源電圧ＶDDの変化に対し一定
と仮定する。
り、消費電力が変化する割合を示す。但し、静消費電流
ＩDDが十分小さく、且つ電源電圧ＶDDの変化に対し一定
と仮定する。
【００２０】
【数２】 Ｐｄ′／Ｐｄ＝｛（Ｃpd′＋ＣL ′）×ＶDD′2 ×ｆ｝ ／｛（Cpd ＋ＣL ）×ＶDD2 ×ｆ｝ 更に、等価内部容量Ｃpd、Ｃpd′、負荷容量ＣL 、ＣL
′は電源電圧の変化に対し、一定と仮定すると、数式
２は整理されて下記数式３で表され、下記数式４が得ら
れる。
′は電源電圧の変化に対し、一定と仮定すると、数式
２は整理されて下記数式３で表され、下記数式４が得ら
れる。
【００２１】
【数３】Ｐd ′／Ｐd ＝（ＶDD′／ＶDD）2
【００２２】
【数４】Ｐd ′＝（ＶDD′×ＶDD）2 ・Ｐd この数式４は従来の半導体集積回路装置の消費電力をＰ
d 、電源の電位をＶDDとしたとき、本実施例で設定した
電源の電位ＶDD′を基に消費電力Ｐd ′を求めるもので
ある。
d 、電源の電位をＶDDとしたとき、本実施例で設定した
電源の電位ＶDD′を基に消費電力Ｐd ′を求めるもので
ある。
【００２３】ここで、従来技術の電源の電位を５（Ｖ）
とし、各部の消費電力を外部バッファ２の合計０．３
（Ｗ）、機能ブロック６１を０．２（Ｗ）、機能ブロッ
ク６２を０．２５（Ｗ）、機能ブロック６３を０．４
（Ｗ）とする。そうすると、本実施例においては、各機
能ブロックの電源の電位を機能ブロック６１は２．５
（Ｖ）、機能ブロック６２は４（Ｖ）、機能ブロック６
３は５（Ｖ）とした場合、機能ブロック６１，６２，６
３の消費電力は夫々０．０５（Ｗ）、０．１６（Ｗ）、
０．４（Ｗ）となり、従来技術のチップ全体の消費電力
１．１５（Ｗ）に対し、本発明の技術では０．９１
（Ｗ）となる。これにインターフェイスブロック７１，
７２，７３の消費電力の合計を０．１（Ｗ）としても、
チップ全体で１．０１（Ｗ）の消費電力となり、約１２
（％）の消費電力を低減することができる。なお、本発
明の効果は、チップに所望の動作周波数が低い機能ブロ
ックが多く含まれる程、顕著となる。
とし、各部の消費電力を外部バッファ２の合計０．３
（Ｗ）、機能ブロック６１を０．２（Ｗ）、機能ブロッ
ク６２を０．２５（Ｗ）、機能ブロック６３を０．４
（Ｗ）とする。そうすると、本実施例においては、各機
能ブロックの電源の電位を機能ブロック６１は２．５
（Ｖ）、機能ブロック６２は４（Ｖ）、機能ブロック６
３は５（Ｖ）とした場合、機能ブロック６１，６２，６
３の消費電力は夫々０．０５（Ｗ）、０．１６（Ｗ）、
０．４（Ｗ）となり、従来技術のチップ全体の消費電力
１．１５（Ｗ）に対し、本発明の技術では０．９１
（Ｗ）となる。これにインターフェイスブロック７１，
７２，７３の消費電力の合計を０．１（Ｗ）としても、
チップ全体で１．０１（Ｗ）の消費電力となり、約１２
（％）の消費電力を低減することができる。なお、本発
明の効果は、チップに所望の動作周波数が低い機能ブロ
ックが多く含まれる程、顕著となる。
【００２４】また、機能ブロック６３に供給される電源
は外部バッファ２と同じ値を取るが、機能ブロック６３
が所望の性能以上に高い周波数で動作する場合、機能ブ
ロック６３の電源の電位を外部バッファの電源より低く
することができ、更に消費電力を低く抑えることができ
る。
は外部バッファ２と同じ値を取るが、機能ブロック６３
が所望の性能以上に高い周波数で動作する場合、機能ブ
ロック６３の電源の電位を外部バッファの電源より低く
することができ、更に消費電力を低く抑えることができ
る。
【００２５】ところで、図１の場合、接地電位を供給す
るＧＮＤ線５は機能ブロックごとに独立しているが、Ｇ
ＮＤ線は同一電位であるため、接続してひとつの配線と
することもできる。同様に機能ブロックが別々に独立し
ていても同電位の電源で動作する場合、それらの機能ブ
ロックの電源線は接続してひとつの配線とすることもで
きる。
るＧＮＤ線５は機能ブロックごとに独立しているが、Ｇ
ＮＤ線は同一電位であるため、接続してひとつの配線と
することもできる。同様に機能ブロックが別々に独立し
ていても同電位の電源で動作する場合、それらの機能ブ
ロックの電源線は接続してひとつの配線とすることもで
きる。
【００２６】図２は本発明の第３の実施例の半導体集積
回路装置を示す平面図である。半導体基板であるチップ
１の上にＭＯＳトランジスタとバイポーラトランジスタ
を形成し、ＭＯＳトランジスタ及びバイポーラトランジ
スタの特徴を生かした回路構成により、ＣＭＯＳ回路機
能ブロック６４，６５，６６及びバイポーラ回路機能ブ
ロック６７を実現し、所望の論理機能を実現している。
ＣＭＯＳ回路機能ブロック６４，６５，６６は夫々動作
周波数に合った電位に設定された電源を夫々電源線４
４，４５，４６により供給される。バイポーラ回路機能
ブロック６７は接地電位をＧＮＤ線５、所定の電位に設
定れた電源を電源線４７，４８により供給される。
回路装置を示す平面図である。半導体基板であるチップ
１の上にＭＯＳトランジスタとバイポーラトランジスタ
を形成し、ＭＯＳトランジスタ及びバイポーラトランジ
スタの特徴を生かした回路構成により、ＣＭＯＳ回路機
能ブロック６４，６５，６６及びバイポーラ回路機能ブ
ロック６７を実現し、所望の論理機能を実現している。
ＣＭＯＳ回路機能ブロック６４，６５，６６は夫々動作
周波数に合った電位に設定された電源を夫々電源線４
４，４５，４６により供給される。バイポーラ回路機能
ブロック６７は接地電位をＧＮＤ線５、所定の電位に設
定れた電源を電源線４７，４８により供給される。
【００２７】チップ１は複数の電源により動作するた
め、ＣＭＯＳ回路機能ブロック６４，６５，６６間、Ｃ
ＭＯＳ回路機能ブロック６４，６５，６６と外部バッフ
ァ２との間の入力信号又は出力信号電位の電位変換を行
い、それらの整合をとる回路としてインターフェイスブ
ロック７４、バイポーラ回路機能ブロック６７とＣＭＯ
Ｓ回路機能ブロック６４，６５，６６との間及びバイポ
ーラ回路機能ブロック６７と外部バッファ２との間の入
力信号又は出力信号の信号変換を行い整合を取る回路と
して、インターフェイスブロック７５を有しており、入
力信号又は出力信号はインターフェイスブロック７４，
７５を経由して信号のやり取りを行う。
め、ＣＭＯＳ回路機能ブロック６４，６５，６６間、Ｃ
ＭＯＳ回路機能ブロック６４，６５，６６と外部バッフ
ァ２との間の入力信号又は出力信号電位の電位変換を行
い、それらの整合をとる回路としてインターフェイスブ
ロック７４、バイポーラ回路機能ブロック６７とＣＭＯ
Ｓ回路機能ブロック６４，６５，６６との間及びバイポ
ーラ回路機能ブロック６７と外部バッファ２との間の入
力信号又は出力信号の信号変換を行い整合を取る回路と
して、インターフェイスブロック７５を有しており、入
力信号又は出力信号はインターフェイスブロック７４，
７５を経由して信号のやり取りを行う。
【００２８】而して、従来の半導体集積回路装置におい
ては、通常、ＣＭＯＳ回路機能ブロック６４，６５，６
６及び外部バッファ２の電源の電位を５（Ｖ）とし、各
部の消費電力を外部バッファ２の合計０．３（Ｗ）、Ｃ
ＭＯＳ回路構成ブロック６４，６５，６６を夫々０．４
（Ｗ）、０．１５（Ｗ）、０．３（Ｗ）、バイポーラ回
路機能ブロック６７を０．９（Ｗ）としている。本実施
例において、ＣＭＯＳ回路機能ブロック６４，６５，６
６の電源の電位を夫々４．５（Ｖ）、２．５（Ｖ）、４
（Ｖ）とした場合、前記数式４を用いて計算すると、Ｃ
ＭＯＳ回路機能ブロック６４，６５，６６の消費電力は
夫々０．３２４（Ｗ）、０．０３７５（Ｗ）、０．１９
２（Ｗ）となる。インターフェイスブロック７５は本実
施例及び従来のチップのいずれにも内在し、消費電力は
０．１（Ｗ）で同じとし、インターフェイスブロック７
４は本実施例装置のみ内在するもので、消費電力を０．
０８（Ｗ）とする。以上の計算値より従来のチップ全体
の消費電力は２．１５（Ｗ）、本実施例のチップ全体の
消費電力は１．９３３５（Ｗ）となり、約１０（％）の
消費電力の低減となる。
ては、通常、ＣＭＯＳ回路機能ブロック６４，６５，６
６及び外部バッファ２の電源の電位を５（Ｖ）とし、各
部の消費電力を外部バッファ２の合計０．３（Ｗ）、Ｃ
ＭＯＳ回路構成ブロック６４，６５，６６を夫々０．４
（Ｗ）、０．１５（Ｗ）、０．３（Ｗ）、バイポーラ回
路機能ブロック６７を０．９（Ｗ）としている。本実施
例において、ＣＭＯＳ回路機能ブロック６４，６５，６
６の電源の電位を夫々４．５（Ｖ）、２．５（Ｖ）、４
（Ｖ）とした場合、前記数式４を用いて計算すると、Ｃ
ＭＯＳ回路機能ブロック６４，６５，６６の消費電力は
夫々０．３２４（Ｗ）、０．０３７５（Ｗ）、０．１９
２（Ｗ）となる。インターフェイスブロック７５は本実
施例及び従来のチップのいずれにも内在し、消費電力は
０．１（Ｗ）で同じとし、インターフェイスブロック７
４は本実施例装置のみ内在するもので、消費電力を０．
０８（Ｗ）とする。以上の計算値より従来のチップ全体
の消費電力は２．１５（Ｗ）、本実施例のチップ全体の
消費電力は１．９３３５（Ｗ）となり、約１０（％）の
消費電力の低減となる。
【００２９】以上、説明したように、本実施例によりチ
ップ全体の消費電力の低減が実現できる。半導体集積回
路装置の信頼度に影響を及ぼすチップ上のトランジスタ
の最大接合温度は下記数式５より求まる。
ップ全体の消費電力の低減が実現できる。半導体集積回
路装置の信頼度に影響を及ぼすチップ上のトランジスタ
の最大接合温度は下記数式５より求まる。
【００３０】
【数５】Ｔj(MAX)＝Ｔa(MAX)＋Ｒth×Ｐd 但し、 Ｔj(MAX)；最大接合温度（半導体集積回路装置の動作時
の最大温度）（℃） Ｔa(MAX)；最大周囲温度（℃） Ｒth；半導体集積回路装置のパッケージの熱抵抗（℃／
Ｗ） Ｐd ；消費電力 である。
の最大温度）（℃） Ｔa(MAX)；最大周囲温度（℃） Ｒth；半導体集積回路装置のパッケージの熱抵抗（℃／
Ｗ） Ｐd ；消費電力 である。
【００３１】ここで、最大周囲温度Ｔａを４０（℃）、
パッケージの熱抵抗Ｒthを８０（℃／Ｗ）とした場合、
消費電力Ｐd が、１．１（Ｗ）の半導体集積回路装置の
最大接合温度Ｔj は１２８（℃）となるが、本実施例に
より消費電力Ｐd を約１０（％）低減させて１（Ｗ）と
した場合の最大接合温度Ｔj は１２０（℃）となり、本
実施例により最大接合温度Ｔjを８（℃）低くすること
ができる。これは、半導体集積回路装置の信頼度が最大
接合温度に対して指数関数で変化することを考えると、
その信頼度の向上において、本実施例は多大の効果を奏
する。
パッケージの熱抵抗Ｒthを８０（℃／Ｗ）とした場合、
消費電力Ｐd が、１．１（Ｗ）の半導体集積回路装置の
最大接合温度Ｔj は１２８（℃）となるが、本実施例に
より消費電力Ｐd を約１０（％）低減させて１（Ｗ）と
した場合の最大接合温度Ｔj は１２０（℃）となり、本
実施例により最大接合温度Ｔjを８（℃）低くすること
ができる。これは、半導体集積回路装置の信頼度が最大
接合温度に対して指数関数で変化することを考えると、
その信頼度の向上において、本実施例は多大の効果を奏
する。
【００３２】
【発明の効果】以上説明したように、本発明は所望の性
能を低電位電源でも達成できる機能ブロック群と、所望
の性能を高電位電源でなけれは達成できない機能ブロッ
ク群とに分け、与える電源電位をこの機能ブロック群毎
に異ならせるために、供給する電源電位を機能ブロック
に選択配線したから、チップ全体の消費電力を所望の性
能を満足させつつ低減することが可能となり、更に消費
電力低減による発熱量の低減が実現され、これによりチ
ップの温度上昇を抑制し、ひいては半導体集積回路装置
自体の信頼度を向上させることができるという効果を有
する。
能を低電位電源でも達成できる機能ブロック群と、所望
の性能を高電位電源でなけれは達成できない機能ブロッ
ク群とに分け、与える電源電位をこの機能ブロック群毎
に異ならせるために、供給する電源電位を機能ブロック
に選択配線したから、チップ全体の消費電力を所望の性
能を満足させつつ低減することが可能となり、更に消費
電力低減による発熱量の低減が実現され、これによりチ
ップの温度上昇を抑制し、ひいては半導体集積回路装置
自体の信頼度を向上させることができるという効果を有
する。
【図１】本発明の第１の実施例に係る半導体集積回路装
置の平面図である。
置の平面図である。
【図２】本発明の第２の実施例に係る半導体集積回路装
置の平面図である。
置の平面図である。
【図３】従来の半導体集積回路装置の平面図である。
１；チップ ２；外部バッファ ３；パッド ４，４１〜４８；電源線 ５；ＧＮＤ線 ６１〜６３；機能ブロック ６４〜６６；ＣＭＯＳ回路機能ブロック ６７；バイポーラ回路機能ブロック ７１〜７５；インターフェイスブロック
Claims (3)
- 【請求項１】 複数の機能ブロックを備えて所望の論理
機能を実現する半導体集積回路装置において、前記機能
ブロックは複数群に分類され、各群毎に異なる電位の電
源電圧と接地電位とが供給されていることを特徴とする
半導体集積回路装置。 - 【請求項２】 前記機能ブロックの入力信号及び／又は
出力信号は、インターフェイスブロックを介してその電
位変換を行った後、前記機能ブロックに入出力されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記機能ブロックは、ＣＭＯＳ回路又は
バイポーラ回路により構成されていることを特徴とする
請求項１又は２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240486A JPH0555496A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240486A JPH0555496A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555496A true JPH0555496A (ja) | 1993-03-05 |
Family
ID=17060233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240486A Pending JPH0555496A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251445A (ja) * | 2009-04-14 | 2010-11-04 | Hitachi Ltd | 半導体装置およびそれを用いた情報処理装置 |
-
1991
- 1991-08-27 JP JP3240486A patent/JPH0555496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251445A (ja) * | 2009-04-14 | 2010-11-04 | Hitachi Ltd | 半導体装置およびそれを用いた情報処理装置 |
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