JPH055415B2 - - Google Patents

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JPH055415B2
JPH055415B2 JP62134808A JP13480887A JPH055415B2 JP H055415 B2 JPH055415 B2 JP H055415B2 JP 62134808 A JP62134808 A JP 62134808A JP 13480887 A JP13480887 A JP 13480887A JP H055415 B2 JPH055415 B2 JP H055415B2
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signal
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bit
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Piitaa Tei Makuriin
Oo Uinsuton Saajento
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Digital Equipment Corp
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Publication of JPH01132252A publication Critical patent/JPH01132252A/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/16—Conversion to or from representation by pulses the pulses having three levels
    • H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的に言うならば、デジタル通信
に関するものであり、更に具体的に言うならば、
制御器と駆動器のようなデータ処理システムの異
なる装置の間でデジタル情報を伝送するためのエ
ンコーテイング技術に関するものであり、特に、
エンコードされたデジタル信号をデコードする装
置に関するものである。
従来の技術 データ処理システムのようなデジタルシステム
は、システム内の異なる装置が光フアイバチヤン
ネルのような相互接続ケーブル又はほかのリンク
を介して互に通信することがしばしば必要であ
る。たとえば、データ処理装置に使用されている
二次記録装置は、制御器と、その制御器に接続さ
れた１以上の駆動器とを一般に備えている。そし
て、これらの異なる装置は互いに通信をしなけれ
ばならない。
典型的な駆動器は、それに限定されないが、磁
気デイスク、磁気テープ又は磁気ドラム記憶装置
及び新しい磁気バブル記憶装置のような直接アク
セス記憶装置を含んでいる。これらの二次記憶装
置、特に駆動装置として磁気デイスク記憶装置を
使用する装置は、近年非常に複雑になつてきた。
都合悪く、性能の増大を図る努力により、制御器
と駆動器との間の相互接続（通信コードを含む）
が複雑さを増し且つ高価になつた。
この価格と複雑さの一部は、異なる駆動器が異
なるデータ（即ちビツト）伝送速度で動作するこ
との結果である。制御器が駆動器と通信するため
には、駆動器の伝送速度で情報を受信（そして送
信）できなければならない。そして、駆動器が外
されて伝送速度の異なるものと替えられるとき
は、制御器は、その新しい駆動器にも適合しなけ
ればならない。更に、もし制御器が多数の駆動器
に接続されるならば、そのときは制御器は、駆動
器の各々に対してその適切な伝送速度で動作する
ことができなければならない。
この問題に対する一つの方策は、広帯域フエイ
ズロツクループ（PLL）を制御器に使用するこ
とである。しかし、PLLは複雑且つ高価であり、
そして、受信信号の周波数（そして位相）と一致
するに時間がかかる。
別の方策は、駆動器が制御器に別のクロツク信
号を送り、制御器がそのクロツク信号を、駆動器
からのデータ信号のデコーデイングと駆動器への
伝送のクロツクとの両方に使用するようにするこ
とであつた。しかしながら、この方策は、本譲受
人のMASSBUS相互接続のような、クロツク信
号用の別のチヤンネルを制御器−駆動器間相互接
続部が有していることが必要である。
更に、データ処理システムが複雑になつたこ
と、及びデータ処理システムのトポロジーが精巧
化したことのために、いわゆる“グラウンドルル
ープ”問題が重要且つ問題になつてきた。グラン
ドループ電流には２つの主要因がある。第１は、
電力ケーブル及び電力分配線からの電界が、異な
るユニツト間に延びるケーブルに交流電圧を誘起
することである。第２は、共通の交流電源から供
電される２以上の装置が、電力分配上の位相遅れ
の違いにより互に位相が一致していないことであ
る。従つて、それら装置が正確には同電位にはな
い。その結果、相互接続ケーブルの中の接地導体
に沿つて装置間に電流が流れ、その電流は、ケー
ブル末端のライン駆動器及び受信器の動作に干渉
し悪化させ、ケーブルを介しての通信に悪影響を
もたらす。更に、そのようなグラウンド電流は、
ケーブルから電磁エネルギーを放射させる。そし
て、この放射は、政府の規則や工業規格に反する
かも知れず、また、他の設備の動作に干渉するか
も知れない。
それ故、本発明の目的は、二次記憶装置に使用
するに適した（更に具体的にはその二次記憶装置
の制御器の駆動器との間の相互接続に使用するに
適した）、駆動器と制御器との間の相互接続を簡
単にし且つ安価なデジタルエンコーデイング技術
によりエンコードされたデジタル信号をデコード
する装置を提供することである。
本発明のもう１つの目的は、別のクロツク信号
の伝送の必要なく且つ送信装置のビツトレートを
予じめ知ることなく、広い速度範囲内の任意の速
度で装置間をセルフクロツキング迅速同期通信で
きるエンコード技術によりエンコードされたデジ
タル信号をデコードする装置を提供することであ
る。
本発明の更にもう１つの目的は、電気式と光フ
アイバ式との両方に使用できるエンコーデイング
技術によりエンコードされたデジタル信号をデコ
ードする装置を提供するものである。
本発明の更にもう１つの目的は、相互接続が電
気式のときのグラウンドループ問題を解消するか
又は少くとも実質的に少なくするエンコーデイン
グ技術及び装置間相互接続を提供することであ
る。
本発明の更にもう１つの目的は、高いビツトレ
ートで制御器と駆動器間を通信できるエンコーデ
イング技術によりエンコードされたデジタル信号
をデコードする装置を提供することである。
発明の概要 本発明に依れば、上述の目的は主として特殊な
信号処理技術を利用することに依り達成される。
全情報は制御器と駆動器との間に送られるがこれ
はセルフクロツクコード表を用い別々なクロツク
信号送信の必要を排除する。この表は或る程度ま
では周波数には依存性がない。即ち、広凡な周波
数レンジつまりビツト率にわたり作動可能で受信
装置は送信装置のビツト送信速度を、知る必要が
ない。エンコードされた信号は直流成分はもた
ず、実際には如何なる送信速度に対しても交流成
分は皆高い周波数である。これは受信器に於いて
フイードバツクヒステリシスが使える事になりエ
ンコードされた信号をケーブルに結合するための
バイパス結合を容易にする。この特徴はアースル
ープ電流用の主回路（主として60Hzの低い周波
数）を排除する。又、単純な光フアイバの利用も
出来る様にする。
本発明に関連したエンコード方法に依れば、デ
ータビツトは予め定められた一定巾の二極パルス
（即ち正・負パルス）により相互接続ケーブルを
交信する。所与のビツトセルに対してパルスパタ
ーンを決定するにはこのビツトを次のビツトと比
較する。ビツトセルの先縁に於いては、１つのパ
ルスがビツト値を信号するために送られる。正の
パルスは“１”を示し、負のパルスは“０”を示
す。（もち論逆に示してもよいが）。若し次の信号
（続いて来た信号）が同値であつたならば第１パ
ルスの後でこのビツトセル内で第２のパルスも送
る。この第２パルスは第１パルスとは逆の極性が
与えられる。従つて、パルス極性は交番し、送信
信号の平均値は０（即ち直流成分はない）である。
この平均値はこれが一定でない限りに於いては０
でない様にもなし得る。何となればこの平均値に
は何らメツセージ情報を含んでいないからであ
る。
明らかな様にエンコードされた信号は２つのパ
ルス流の重畳（或いは加え合わされたもの）体で
構成される。第１のパルス流は各ビツトセルの先
縁に於いて発生されたパルスより成るビツト値を
表わす。第２パルス流はエンコードされた信号の
直流成分を０にするために注入された反対極性の
補償パルスより成る。
第１パルス流に於ける各パルス間の間隔はビツ
ト送信速度のみの函数でありビツトセルの巾に等
しい。然し、受信装置はビツト送信速度を知る必
要はない。受信器がパルス巾（時間巾）を知る限
りに於いては、データとクロツクとを検出・分離
することができる。若しパルス巾が一定で既知で
あるならば、データ速度は殆ど０から成る上限
（パルス巾により決まるが）までの広範囲に変え
る事が出来る。理論的には最大の伝送速度は１対
のパルス（１つの型）の合成巾がビツトセルの巾
と同じであつた時に達成される。もち論実際には
或る程度の安全余裕は見ておかねばならない。
パルス極性が交番するから、パルスが抜けた
り、追加されたり（ノイズパルス）或いは変化し
たりしたパルスを検出することは容易である。各
ビツトセルは適正なパルス変化であるかどうかチ
エツクされる。これは何ら費用を追加せずに各送
信ビツトに対しパリテイビツトをもたせると云う
事と殆ど似ている。
光フアイバー設備で働かすためには交流結合受
信器が３段送信光源と共に用い得る。この構成に
於いては、０出力が負パルスに取り代えられ、最
大までに半分の出力が０レベル出力に取り代えら
れ、最大光出力が正の電気パルスに取り代えられ
る。
実施例 次に、添付図面に基づいて本発明の実施例につ
いて本発明をより詳細に説明する。
本発明のデコーデイング装置を説明する前に、
先ず、セルフクロツキングエンコーデイング技術
について説明する。セルフクロツキングコードを
使用することにより、別のクロツク信号を伝送す
ることが不要になる。例えば２次記憶機能を使用
した場合、制御器は駆動器から受信したエンコー
ドされた“クロツク及びデータ”信号から駆動器
のクロツク信号を分離する。その後、この制御器
はこの情報を用いて駆動器へ伝送するために用い
られるクロツク信号を発生する。このように信号
伝送は、常に駆動器のデータ伝送速度で行なわれ
る。
さらに、このようなエンコーデイング技術の実
施方法のために、そのデコーデイング装置は、自
動的にデータ速度の変更を伴なうことになる。し
たがつて、ある伝送速度を使用する駆動器をある
ケーブルから外し、その代用として、より遅いか
又は速い伝送速度を使用する駆動器を接続するこ
とができる。この際、制御器の交換又は調節を何
ら必要としない。実際、エンコーデイング及びデ
コーデイングのプロセスを妨げることなく、伝送
を遮断又は停止させることも可能となる。通信を
再開する場合には、伝送が停止された場所を発見
するだけでよい。
第１Ａ図は、制御器２０の駆動器３０との間を
ケーブル１０で接続した第２図の伝送系において
データを伝送するために、本発明に関連したエン
コーデイングプロセス（第１Ｂ図にその概要を示
す。）によつて発生された波形を示すものである。
波形８０は、駆動器から制御器へ伝送される
NRZデータを表わすものとする。バイナリパタ
ーン101100を表わす６ビツトの信号が伝送される
ものとする。各ビツトは、そのビツトセル時間Ｔ
だけ現われる。符号Tiはｉビツト目のビツトセ
ルの時間幅を表わす。この信号をエンコードした
データが波形８２で示され、これがケーブル１０
へ伝送される実際の信号を表わす。
このエンコーデイングの法則は非常に単純であ
る（第１Ｂ図参照）。まず、各ビツトセルの前縁
“LE”において波形８２に１つのパルスが現われ
る。このパルスは、エンコードされるビツトの値
に応じて正極性（ステツプ41及び42A）又は負極
性（ステツプ41及び42B）のいずれかをもつ。前
者はビツト値が１の場合であり、後者はビツト値
が０の場合である。しかしながら、直流成分を除
去する目的を満たすためには、パルスの極性を変
えなければならない。従つて、２つの隣接するビ
ツトセルがいずれも０か又は１である場合には、
その隣接する２つのビツトセルの最初の方に付加
パルスが加えられ、その加えられたパルスには、
そのビツトセルの最初のパルスの極性と逆の極性
が与えられる（ステツプ43及び44）。この直流成
分の除去に伴なう更なる束縛は、正と負のパルス
は逆極性でかつ等しい平均値を有していなければ
ならないことである。これを達成するのに最も容
易な方法は、パルスの振幅を等しい大きさでかつ
逆極性とし、さらにパルス幅を等しくすることで
ある。これが行なわれたとき、エンコードされた
信号は、全く直流成分を含まず、その波形８２が
ケーブル１０へ交流伝送される。
もちろん、このエンコードされた信号は“実時
間”で伝送されるけれども、次のビツトセルとの
“ルツクアヘツド”比較を行なうための生のデー
タ信号からわずかに遅延されなければならない。
これらの原理を参照しながら第１図の例につい
てさらに詳細に説明する。第１ビツトセルは、１
であつて時間T1だけ発生し、正のパルス82Aに
エンコードされる。時間幅T2の次のビツトを見
ると、ビツト値が０であることがわかる。このビ
ツトの極性は第１ビツトと逆であるから、“逆極
性”パルスをビツトセル１に追加する必要は全く
ない。この第２ビツトセルはその前縁（LE2）に
おいて負パルス82Bとしてエンコードされて伝送
させる。次のビツトすなわち第３ビツトを見る
と、これは時間幅T3でビツト値１であり第２ビ
ツトとは逆極性となつている。従つて、ビツトセ
ル２内に“逆極性”パルスを追加する必要はな
い。セル３のビツトは１であるのでそれをエンコ
ードしたものとして正のパルス82Cが伝送され
る。しかしながら、セル４にもビツト１が含ま
れ、それは、セル３内のビツトと同じ極性をも
つ。従つて上述した法則によれば、負の“逆極
性”パルス82Dがパルス82Cに続いてセル３内に
追加される。
第１Ａ図に示したように、パルス82Dの前縁は
パルス82Cの後縁と一致するが、その２つのパル
スは、そのビツトセルが十分に広い幅を有するな
らばわずかに離れていてもよい。
ビツト５は、時間幅T5であつてビツト４と逆
極性を有している。したがつて時間幅T4に存在
するただ１つのパルスは、ビツト値が“１”であ
ることを表わす正のパルス82Eとなる。このビツ
ト５の値０は、時間幅T5内の負のパルス82Fとし
てエンコードされる。しかしながら、ビツト６も
また０なので、極性転換のため補償用の正のパル
ス82Gがセル５内に追加される。セル６の前縁で
は負のパルス82Hが発生され、これはビツト６の
値０に対応する。
このように、時間幅Tiは、少なくとも一対の
パルスを伝送するのに十分な長さをもつていなけ
ればならないことはわかるであろう。すなわち、
Tiは少なくとも2t秒でなければならない。ただ
し、ｔは正及び負のパルスの最大パルス幅を表わ
す。
第３図には、適当なエンコーダ／ケーブルドラ
イバ回路が示されている。この回路は、入力とし
てNRZデータ信号及び同期クロツクを受信し、
出力としてENCODED DETA信号を発生する。
このENCODED DETA信号にはデータ及びクロ
ツクの情報が含まれている。この回路に関係する
波形を第４図に示す。基本的には、エンコーダ／
駆動器１００は、一対のエツジトリガパルス発生
器１０２及び１０４、マルチプレクサ１０６、マ
ルチプレクサ制御回路１０８、パルス変圧器・駆
動器回路網１１０及びパルス変圧器１１２から構
成される。
パルス発生器１０２はライン１２２のCLOCK
信号を受け２つの信号を発生する。すなわち、ラ
イン１２４にP1H信号（この信号はマルチプレ
クサ１０６の入力X2とX3になる。）を、ライン１
２６にDEL CLOCK信号（この信号は第２パル
ス発生器１０４に入力される。）を出力する。ラ
イン１２２のCLOCK信号の各正方向縁すなわち
前縁では、パルス発生器１０２はライン１２４に
P1H信号の正方向パルスを発生する。
P1Hパルスの巾は、主として遅延ライン１２
８によつて制御され、その巾は例えば約14ナノ秒
で十分な間隔をもつて最大約25メガビツト／秒の
ビツト伝送速度が得られる。遅延ライン１２８に
よつて与えられる遅延量はP1Hパルスのパルス
巾を決める。従つてライン１２６のDEL
CLOCK信号はP1Hパルス巾だけ遅延した
CLOCK信号を表わす。従つて、パルス発生器１
０４はライン１３４に正方向パルスのP2H信号
を発生する。P2Hパルスの前縁はライン１２４
のP1Hパルスの後縁に一致する。
遅延ライン１２８及び１３８を整合させると、
P1HパルスとP2Hパルスのパルス巾は等しくな
る。製造及び整合を容易にするために遅延ライン
１２８及び１３８をRC回路で置き換えることが
できる。現代の製造技術ではそのような回路の抵
抗を極めて精密に調整することができるので、遅
延量、従つてP1H及P2Hのパルス巾をほぼ等し
くすることができる。
P1H及びP2H信号はパルストランス駆動回路
１１０を作動させ、該駆動回路１１０はケーブル
２０に適当なタイミングで正及び負のパルスを発
生する。マルチプレクサ１０６は各P1H及び
P2H信号がいつケーブルにパルスを発生させる
べきかを決定し、各パルスの極性を選択する。
パルスがライン１５４すなわち、マルチプレク
サ１０６の出力端子Ｙ＋に現われると、そのとき
正パルスがケーブルに発生する。ライン１５４に
パルスが現われると、オープンコレクタドライバ
１７２が作動し、トランス１１２の１次巻線の上
半部を介して電流を流す。次に、これによつて、
ケーブル１０に正パルスが発生する。逆にケーブ
ルに負パルスが発生する場合には、ライン１４４
すなわちマルチプレクサ１０６のＹ−出力にパル
スが現われる。これによつて、オープンコレクタ
ドライバ１７４が作動しトランス１１２の１次巻
線の下半部１１２Ｂを介して電流が流れ、ケーブ
ル１０に負パルスが誘導される。
マルチプレクサ１０６の作動はマルチプレクサ
制御回路１０８によつて制御される。マルチプレ
クサ制御回路１０８は、次に、伝送されるべき
NRZデータに応答し、P1H及びP2Hパルスをマ
ルチプレクサの各出力端子にいつ発生させるかを
決定する。
マルチプレクサ１０６は多かれ少なかれ一対の
単極双投スイツチを備えている。その極はＹ＋出
力と、Ｙ−出力である。Ｙ＋出力は入力X1又は
X2に投入され、Ｙ−出力は入力X3又はX4に投入
される。マルチプレクサスイツチの状態はライン
１５９及び１６５によつてマルチプレクサのＡと
Ｂのそれぞれの制御入力に与えられる信号によつ
て決定される。従つて、P1H及びP2Hパルスは
マルチプレクサの出力のいずれかに現われる。第
５図の真理値表はマルチプレクサ１０６の作動を
まとめたものであり、これはECL型10174マルチ
プレクサを使用した場合の実施例である。（同様
に他のデイジタル成分は両立性のあるECL成分
である。） エンコードされるべき信号、すなわちラベル付
されたNRZ DATAは、ライン１５６により第１
のＤ型フリツプフロツプ１５８の入力Ｄに与えら
れる。フリツプフロツプ１５８はライン１６２を
介してパルス発生器１０４により与えられる
P2H信号が補充されるとクロツク化される。フ
リツプフロツプ１５８の出力Ｑは第２のＤ型フリ
ツプフロツプ１６４（同様にクロツク化される）
のＤ入力及びマルチプレクサ１０６の第１の制御
入力Ａに与えられる。フリツプフロツプ１６４の
Ｑ出力はマルチプレクサ１０６の第２の制御入力
Ｂに与えられる。
フリツプフロツプ１５８から与えられる信号は
マルチプレクサ１０６の入力Ａを制御しNEW
DATA信号として表わされる。マルチプレクサ
の制御入力Ｂに与えられるフリツプフロツプ１６
４の出力はDEL DATA信号として表わされる。
NEW DATA信号は１クロツク周期だけ遅れた
NRZ DATAに対応し、一方、DEL DATA信号
はさらに１クロツク周期だけ遅れたNEW
DATA信号に対応する。
たとえば、問題の特定ビツトセルに対しては、
最初のパルスが正極性であるべきだと仮定する
と、この場合には、そのセルに対するP1Hパル
スは、ライン１２４から、マルチプレクサ１０６
を介してX2入力からライン１５４のＹ＋出力ま
で導かれる。もし、負パルスであるべき場合（次
のビツトがまた“１”であるという理由で）に
は、後続のP2Hパルスはマルチプレクサを介し
てライン１３４から（すなわちX4入力から）ラ
イン１４４（すなわちＹ−出力）に導かれる。
逆に、そのセルの最初のパルスが負であるべき
ならば、ライン１２４のP1Hパルスはマルチプ
レクサ１０６を介してライン１４４すなわちＹ−
出力に導かれる。
従つて、P1H及びP2Hパルスはラインドライ
バー作動のタイミングだけを制御し、それぞれ正
及び負のパルスの両方を発生するということを理
解されたい。ケーブル１０のパルスの極性は、そ
のケーブルによつてどのドライバ（１７２及び１
７４）が作動させられてそのパルスを発生したか
によつて決まる。
データが伝達されないときには、割込み可能／
割込み禁止信号をライン１７６を介してラインド
ライバ１７２および１７４に供給することによつ
て、これらのラインドライバを割込み禁止状態と
するとともに、スプリアスな信号が伝送されない
ようにすることもできる。
第６Ａ図および第６Ｂ図は、第３図のエンコー
ダ／トランスミツタと互換性を有するレシーバ／
デコーダの本発明の実施例を示している。この第
６Ａ図及び第６Ｂ図に示された基本レシーバ／デ
コーダは、例えばスプリアスなパルスの混入（例
えばノイズによる）や、存在すべきパルスの不存
在等のパルスエラーを検出することができる付加
的な回路を示している。それらの作動上の方法論
または機能性は、第６Ｃ図に示されているので、
それを参照されたい。
次に特に第６Ａ図を参照して、基本レシーバ／
デコーダ回路２００を説明する。この目的のた
め、第６Ａ図の回路の種々の点に現われる波形を
含む第７図を参照する。
ケーブル１０は、レシーバ／デコーダ回路２０
０のパルス変換器２０２の一次巻線に接続されて
いる。この変換器２０２の二次巻線は、全体が符
号２０８で示された抵抗回路網を介してラインレ
シーバ２０４および２０６に接続されている。抵
抗回路網２０８は、ケーブルを終端させるために
整合インピーダンスを供与するとともに、ライン
レシーバのための閾値を設定するものである。ラ
インレシーバ２０４は、ケーブルにおける正のパ
ルスを検出するものであり、一方ラインレシーバ
２０６は、負のパルスを検出するものである。レ
シーバ２０４の出力端はフリツプフロツプ２１０
のセツト入力端Ｓに接続されており、またライン
レシーバ２０６の出力端は該フリツプフロツプ２
１０のリセツト入力端Ｒに接続されている。従つ
て、ケーブル１０における正のパルスの前縁がフ
リツプフロツプ２１０をセツトし、そしてこのケ
ーブル１０における負のパルスの前縁が該フリツ
プフロツプ２１０をリセツトする。図解すると、
バスデータ波形２１２が第７図に示すような形状
であるならば、ライン２１６上のフリツプフロツ
プ２１０のＱ出力端における波形は、波形２１４
のようになる。この波形２１２はRCVD INFO
信号と称される。この信号は、第６Ｃ図における
ステツプ270で形成される。
フリツプフロツプ２１０のＱ出力端は、イクス
クルーシブORゲート２１８、遅延ライン２２０
およびＤ型フリツプフロツプ２２２からなる
NRZ両構成回路網に接続されている。任意のｉ
番目のビツトをデコーデイングするため、イクス
クルーシブORゲート２１８は、Ｄ型フリツプフ
ロツプ２２２のＤ入力端に接続されたライン２１
６上のｉ番目のエルの波形を受ける。（ｉ−１）
番目のビツトの値を示すフリツプフロツプ２２２
のＱ出力端は、ライン２２４を介してイクスクル
ーシブORゲート２１８の他の入力端に接続され
ている。イクスクルーシブORゲートの合成出力
は、第７図に波形２２６として示されている。こ
のイクスクルーシブORゲート２１８の出力は、
遅延ライン１２８および１３８と同じ遅延作用を
なす遅延ライン２２０に供給される。第７図に波
形２２８で示された遅延ライン２２０の出力は、
フリツプフロツプ２２２をストローブすなわちク
ロツクして、各ビツトセルの第１パルスの間上記
RCVD INFO信号をサンプリングする。このと
き、イクスクルーシブORゲートは、フリツプフ
ロツプ２２２がビツトセルにおけるいかなる後に
続くパルスにも応答しないように作用している
（第６Ｃ図のステツプ272）。フリツプフロツプ２
２２のQ*出力端は、第７図に波形２３０で示さ
れているような完全にデコードされたNRZデー
タを供給する。
第６Ｂ図に示したシンプルな回路を付加するこ
とによつて、信号の欠落または付加されたパルス
を検出することができる。この回路は、一対のＤ
型フリツプフロツプ２３２および２３４とORゲ
ート２３６とからなつている。フリツプフロツプ
２３２は、付加されたパルスを検出するものであ
り、一方フリツプフロツプ２３４は、パルスの欠
落を検出するものである。フリツプフロツプ２３
２のＤ入力端は、上記RCVD INFO信号を伝送
するライン２１６に接続されており、そしてこの
フリツプフロツプのためのクロツクは、ライン２
３８上のラインレシーバ２０４の出力端から供給
される。フリツプフロツプのＱ出力端が“１”の
状態であるときには、エラーを示している。
同様に、フリツプフロツプ２３４のＤ入力端
は、ライン２４２上のフリツプフロツプ２１０の
Q*出力端からRCVD INFO*信号を受けるように
なつている。フリツプフロツプ２３４は、ライン
２４４を介して供給されるラインレシーバ２０６
の出力によつてクロツクされる。このため、フリ
ツプフロツプ２３４のＱ出力端は、パルスの欠落
を示す。
フリツプフロツプ２３２および２３４の出力端
は、いずれのフリツプフロツプでエラーを検出し
たときでも、パルスエラーを信号で知らせること
ができるようにORゲート２３６で結合されてい
る。基本的には、第６Ｂ図の回路は、受けた連続
する一対のパルスの極性が異ならないことを該回
路が検出したときは、エラーを示す。
同様の基本的な技術が光通信に用いることがで
きる。しかしながら、この状況においては、光学
チヤネルは、駆動器とコントローラの間の直流絶
縁性を有している。従つて、コードの直流除去特
性を用いる必要がない。例えば、上記したような
RCVD INFO信号に該当する信号をケーブルで
伝送することができる。または、第８図に示した
ように直流バイアスをかけることができる。すな
わち、一定の光強度レベル２６２を基準として用
いると、上記発明の要約の欄で説明したように、
増大が正のパルス２６４に該当し、減少が負のパ
ルスに該当する。すなわち、パルスは単に比較的
正または比較的負であればよく、そして用語“比
較的”は、適宜上記したように連続して生ずる
“正”および“負”の場合も含むものである。
更に、比較的正および比較的負の電気パルスま
たは光学パルスについて説明したが、これに限ら
れるものではない。必要とされるすべての事は、
異なつたタイプの間隔である信号を用いることで
あり、用語“パルス”がそれを示している。
以上本発明を実施例について説明したが、当業
者であるならば容易に変更、改良が可能である。
この変更改良は、説明していないが本発明の範囲
内に含まれることはもちろんである。従つて、本
発明は、上記説明に限定されるものではなく、特
許請求の範囲からのみ規定されるものである。
【図面の簡単な説明】
第１Ａ図は本発明に関連したエンコードされて
ない波形とこれに対応してエンコードされた波形
とを示した図、第１Ｂ図は本発明に関連したエン
コードする方法の各段階を示した図、第２図は本
発明に関連した第２の記憶システムを示すブロツ
クダイヤグラム、第３図は本発明に関連した情報
をエンコードする装置を示した回路図、第４図は
第３図のエンコーダで働く波形の例示、第５図は
第３図のマルチプレクサの真値表、第６図は本発
明によりエンコードされ送信された信号をデコー
ドする装置の回路図、第６Ｂ図は第６Ａ図装置と
関連して利用する任意選択付属装置で単一ビツト
送信エラーを検出する装置の回路図、第６Ｃ図は
第１Ｂ図に示した方法によりエンコードされた信
号をデコードする方法の各段階を示した図、第７
図は第６Ａ図のデコーダに関する波形の例示、第
８図は第１Ａ図に対比して示すもので光伝送用に
エンコードされた波形を示す図である。 ２０４……ラインレシーバ、２０６……ライン
レシーバ、２１０……フリツプフロツプ、２１８
……イクスクルーシブORゲート、２２０……遅
延ライン、２２２……Ｄ型フリツプフロツプ。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のビツトセル時間幅を備え、一連の相対
    的に正の正パルスまたは相対的に負の負パルスを
    含み、各ビツトセル時間幅の初めにデータパルス
    を与えるように配列されており、かつ予め選択さ
    れたビツトセル時間幅内において、データパルス
    の極性とは逆極性の補償パルスを与えるように配
    列されており、各データパルスおよび補償パルス
    は、所定の一定の持続時間を有しているような、
    エンコードされたデジタル信号をデコードして、
    デコードされたNRZ信号を与えるための装置に
    おいて、 (a) 前記負パルスを検出するための負パルス検出
    手段２０６と、 (b) 前記正パルスを検出するための正パルス検出
    手段２０４と、 (c) 前記負パルス検出手段及び正パルス検出手段
    に応答して負パルスの前縁にて２レベル信号を
    第１の２進レベルへ設定し正パルスの前縁にて
    前記２レベル信号を第２の２進レベルへ設定す
    るための２レベル信号発生手段２１０と、 (d) 正パルスまたは負パルスの前縁の後、一定で
    あつてデータ速度とは無関係である所定時間
    で、前記２レベル信号発生手段によつて発生さ
    れる前記２レベル信号をサンプリングして、当
    該ビツトセ時間幅内において補償パルスが検出
    されるか否かにかかわらず、該サンプリングさ
    れた値を次のサンプリングの時まで保持するこ
    とにより、前記サンプリングされた値が前記デ
    コードされたNRZ信号を構成するようにする
    手段２１８，２２０および２２２と を備えることを特徴とする装置。
JP62134808A 1981-09-11 1987-05-29 デジタル信号をデコードする装置 Granted JPH01132252A (ja)

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