JPH0553291A

JPH0553291A - マスク製造方法、及びマスク製造システム

Info

Publication number: JPH0553291A
Application number: JP21128291A
Authority: JP
Inventors: Naomasa Shiraishi; 直正白石
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1991-08-23
Filing date: 1991-08-23
Publication date: 1993-03-05
Anticipated expiration: 2016-03-19
Also published as: JP3146542B2

Abstract

(57)【要約】【目的】位相シフト法によってレチクルパターンを投
影露光したときに生ずるパターン線幅の細りを補正す
る。【構成】着目するパターンのエッジが、周囲の別のパ
ターンに対して一定距離（例えば解像限界値）以上に離
れているときは、そのエッジ部を孤立的と判断し、当該
エッジ部が他のエッジ部に対して微小量だけ相対的に拡
張されるようにパターンの設計データを修正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等の回
路パターン等の露光転写、特に投影式露光転写に用いら
れるレチクル（フォトマスク）の製造方法に関し、特に
そのパターン生成に関するものである。

【０００２】

【従来の技術】従来のレチクルでは、露光転写後に得ら
れるフォトレジスト像パターン、すなわち回路パターン
の形状が、そのままレチクル上でのパターンとなってい
た。従って、得たい回路パターンの線幅が同一の複数の
パターンがあれば、各パターンの周囲にどのようなパタ
ーンが存在しようとも、各パターンの線幅は同一とされ
ていた。

【０００３】また、従来は、投影露光装置の照明光学系
のσ値が0.５〜0.７と比較的大きく、従ってレチクルパ
ターン面での照明光の可干渉性が低かった。このため、
特定のパターンの周囲にどのようなパターンがあって
も、パターン間で相互に影響をおよぼし合うことは少な
かった。ただし、従来においても、例えば微小四角形透
過パターン（コンタクトホールパターン）の４隅をより
角張らせるために、四角形の頂点近傍に補助パターンを
追加する手法は報告されているが、これは、必要なパタ
ーン間の相互作用を考慮した補正ではない。

【０００４】また最近、特公昭６２−５０８１１号公報
に開示されているような位相部材付きのマスクを使った
露光方法、いわゆる位相シフト法の効果を高める為に、
本来のパターンの近傍に補助パターンを設ける方法（19
88年秋期応用物理学会の予稿集）等が報告されている
が、これもやはり、必要パターン間の相互作用を考慮し
て補正するものではない。また、上記方法の補正方法
は、人手と経験等にたよるものであり、アルゴリズムの
確立された自動補正方法とは言えないものであった。

【０００５】さらに、照明光学系のフーリエ変換面での
照明光分布を輪帯状に変更した投影型露光装置によっ
て、パターンの解像度と焦点深度を改善できることが報
告されている。尚、上述の位相シフト法を使用すると、
輪帯照明より一層高解像度かつ、大焦点深度の露光技術
となる。

【０００６】

【発明が解決しようとする課題】上述の位相シフト法に
おいては、その効果を最大限引き出す為に、照明光束の
σ値を０．２〜０．３程度と小さくする必要がある。こ
のため、レチクル上での照明光束の可干渉性は増大し、
１つのパターンの露光転写後のレジスト線幅は周囲のパ
ターンの影響を受けることとなる。

【０００７】実験等によって得られた結論から述べる
と、位相シフト法においては周期的パターンのレジスト
線幅に比べ、孤立的パターン及び、周期的パターンの周
期方向の終端部のレジスト線幅が細くなる傾向にある。
これはもちろん、比較すべきパターンがレチクル上同一
サイズであり、同一露光量で露光転写されることを前提
としている。

【０００８】従って、上述の如き露光技術を使用する場
合に、レジスト像として（すなわちパターンエッチング
後の回路パターンサイズとして）、周期的パターンと孤
立的パターンの両者を共に所望の線幅とする為には、レ
チクルパターン上の各パターンの形状に予め修正を加え
ておく必要がある。しかしながら従来においては、上記
の修正を自動的に行なう為のアルゴリズム（補正方法）
及び修正装置は確立されていなかった。

【０００９】本発明は、このような補正を自動的に行な
う為のアルゴリズム及び修正処理装置を備えたマスク製
造システムの提供を目的とし、かつ補正の施されたレチ
クルの量産を可能とすることを目的とする。

【００１０】

【課題を解決する為の手段】本発明は、所定のエネルギ
ー線に対して遮へい性のパターン要素の複数、もしくは
エネルギー線に対して透過性のパターン要素の複数を、
各パターン要素の形状と配置とを規定した設計データに
基づいて所定の原版上に生成することによってリソグラ
フィ用のマスクを製造する方法に関するものである。

【００１１】そして本発明では、複数のパターン要素の
うち所定の線幅以下の特定パターン要素の外形エッジ
が、その周囲に隣接した他のパターン要素から一定間隔
以上離れているか否かを検定し、一定間隔以上のときは
特定パターン要素の該当する外形エッジ部分が他の外形
エッジ部に対して微小量だけ外側に相対的に拡張される
ように設計データを修正した後、その修正された設計デ
ータに基づいて複数のパターン要素を原版上に生成する
ことを特徴とするものである。

【００１２】また、本発明は上述の修正されたパターン
を生成してリソグラフィ用のマスクを製造するシステム
に関するものである。本システムでは、設計データに基
づいて、原版上の少なくとも一部分の領域に対応した設
計上の画像を微小な画素の集合から成る２値化画像に展
開する２値化展開手段（２）と、展開された２値化画像
の情報に基づいて、複数のパターン要素のうち所定の線
幅以下の特定パターン要素の外形エッジが、その周囲に
隣接した他のパターン要素から一定間隔以上離れている
か否かを検定する検定手段（２００〜２０６）と、この
検定手段が一定間隔以上であると検知したとき、特定パ
ターン要素の該当する外形エッジ部分が、画素単位で微
小量だけ他の外形エッジ部に対して相対的に外側に拡張
されるように２値化画像を修正する修正手段（２１６、
２１８、２２０）とを備え、この修正手段によって修正
された２値化画像の情報に基づいて複数のパターン要素
を原版上に生成することを特徴とするマスク製造システ
ム。

【００１３】

【作用】本発明に於いては、レチクルパターン上の１部
について補正を行なうか否かの判断は、その部分の周囲
のパターン情報により判断する。あるパターンの周囲
に、特定の判断条件に適合するパターンが存在すれば、
そのパターンは周期的パターンであると判断し、線幅の
補正は行なわない。一方上記判断条件に適合するパター
ンが存在しなければ、そのパターンは孤立的パターンで
あると判断して線幅を太らせるように補正をする。

【００１４】図１は従来の位相シフト法時の各パターン
形状の一例を示し、図１（Ａ）はレチクル上の設計値に
基づいたパターン形状を示す。このパターン形状は、５
本のラインアンドスペースであり、ここでは５本のライ
ン部（閉領域）ＰＣ₁、ＰＣ ₂、ＰＣ₃、ＰＣ₄、ＰＣ
₅が露光光に対する透明部であり、その周囲（下地）は
遮光部であるものとする。もちろん、透明部と遮光部と
の関係はその逆であっても同じである。

【００１５】図１（Ａ）において、５本のライン部のう
ち中央の１本のライン部ＰＣ₃は他のライン部に比べて
２倍程度長い。このため、ライン部ＰＣ₃の一部は、他
のライン部との周期的な相関を持たない孤立的な部分に
なっている。また、周期方向の両端に位置する２本のラ
イン部ＰＣ₁、ＰＣ₅についても周期方向の片側のみに
ライン部ＰＣ₂、ＰＣ₄が隣接するだけなので、部分的
に孤立的とも言える。尚、図１（Ａ）のライン幅は投影
露光装置の解像限界に近い値とする。

【００１６】このような位相シフト法によるレチクルパ
ターンを、σ値が0.２〜0.３程度の照明光学系をもつ投
影露光装置によって感光基板上に投影露光し、露光され
た基板を現像すると、図１（Ｂ）のようなレジスト像が
得られる。図１（Ｂ）において中央のライン部ＰＣ₃に
対応したレジスト像は、先端の孤立的な部分でライン幅
が設計値よりも細くなり、同時に両端の２本のライン部
ＰＣ₁、ＰＣ₅の夫々に対応したレジスト像も、全体に
細くなっている。

【００１７】そこで、図１（Ａ）に示した設計上のレチ
クルパターンを図２（Ａ）に示すように、ライン部の一
部のパターン線幅を修正して、最終的に得られるレジス
ト像が図２（Ｂ）のように設計上の形状、寸法と一致さ
せるのである。図２（Ａ）において、中央のライン部Ｐ
Ｃ₃はライン部ＰＣ₃’のように周期性のない孤立的な
部分のみの線幅を所定量だけ太らせる。さらに、両端の
２本のライン部ＰＣ₁、ＰＣ₅は夫々ライン部Ｐ
Ｃ₁’、ＰＣ₅’のように、全体の線幅を太らせる。但
し、ライン部ＰＣ₁’、ＰＣ₅’については、隣接する
ライン部ＰＣ₂、ＰＣ ₄が存在しない側のエッジのみを
太らせるようにする。そして、ライン部ＰＣ₂、ＰＣ₄
については何も修正を加えない。

【００１８】このようなパターン修正を自動的に行うた
めに、図３に示す検定子を用意する。この検定子は、例
えば図１（Ａ）に示した設計上のパターンの２値化され
たビットイメージ上を画素（ビット）単位で走査して、
着目するパターンエッジを修正すべきか否かを判断する
ために使われる一種のテンプレートでもある。図３にお
いて、画素点Ａ_pxは着目すべきレチクルパターン上の点
であり、直線状の領域Ｃ_pxと翼状（長方形、楕円形等）
の領域Ｂ_pxとは点Ａ_pxのパターン部を修正するか否かを
決定するための検定子である。

【００１９】翼状検定子Ｂ_pxは着目点Ａ_pxから−Ｘ方向
に距離Ｌだけ間隔をあけて位置し、Ｘ方向に距離Ｌの幅
で、Ｙ方向に３Ｌの幅を有する。また、線状検定子Ｃ_px
は着目点Ａ_pxから＋Ｘ方向に距離Ｌだけ間隔をあけてＸ
方向に２Ｌの長さをもって規定される。尚、翼状検定子
Ｂ_pxのＹ方向の中心は着目点Ａ_px、線状検定子Ｃ_pxのＹ
座標と一致している。これら検定子Ｂ_px、Ｃ_pxは、着目
点Ａ_pxにＹ方向に伸びたパターンエッジが位置したと
き、検定子Ｂ_px、Ｃ_pxの夫々に別のパターンエッジによ
るビットイメージの反転部分（論理値「０」、「１」の
境界）が内包されるか否かを検知するものである。従っ
て各検定子Ｂ_px、Ｃ_pxは、それらの領域内のすべての画
素（ビット）をチェックするのではなく、その領域内の
離散的な点を選んでチェックするだけでよい。さらに、
図３に示した距離Ｌの値は、投影露光装置の投影光学系
の解像限界程度の値（レチクル側での値）とし、位相シ
フト法を前提とする場合は、位相シフト法によって得ら
れる解像限界程度の値（レチクル側）とする。

【００２０】この図３の検定子のテンプレートは、パタ
ーンの２次元ビットイメージに対して相対的に＋Ｘ方
向、即ち線状検定子Ｃ_px側を先頭にしてスキャンされ
る。ただし実際は、テンプレート側をビットイメージ上
で走査することは難しいので、テンプレートに対してビ
ットイメージの方を１画素ずつＸ方向に１ライン分走査
したら、Ｙ方向に１画素だけステップさせて再びＸ方向
に走査することを繰り返していく。

【００２１】次に、図３の検定子テンプレートを用いた
パターン修正の判断アルゴリズムの原理を図４を参照し
て説明する。図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、
（Ｅ）、（Ｆ）の夫々のパターンは図１（Ａ）と同じも
のとし、各ライン部及びスペース部の線幅は解像限界値
に近いものとする。図４（Ａ）は、着目点Ａ_pxが、２次
元ビットイメージデータ上で、下地の位置にある場合で
ある。着目点Ａ_px、検定子Ｂ_px，Ｃ_pxは＋Ｘ方向（右方
向）に矢印のように走査される。着目点ａ₁が下地にあ
るため、ここでは何の修正も行わない。

【００２２】図４（Ｂ）は、走査に伴って着目点Ａ_pxが
下地からパターンのライン部ＰＣ₃上に変化する場合を
示す。このように着目点Ａ_pxが下地からパターン部に変
化したとき、すなわち、ビットイメージデータ上で着目
点Ａ_pxのビットデータが論理値「０」から「１」に変化
した時点で先ず、翼状検定子Ｂ_pxに設定した検定ビット
の全データを検査する。検定子Ｂ_px内の全データが論理
「０」（下地）であれば、着目点Ａ_pxのエッジ位置は孤
立的であると判断する。検定子Ｂ_pxの判断により、着目
点Ａ_pxの位置が、孤立的であると判断された場合、さら
に直線状検定子Ｃ_px内の全データを検査する。このと
き、検定子Ｃ_px内の全データが論理「１」（パターン）
であれば、最終的に着目点Ａ_pxのエッジ部分は孤立的で
ないと判断する。

【００２３】従って、翼状検定子Ｂ_px内のビットデータ
がすべて「０」で、かつ線状検定子Ｃ_px内のビットデー
タの一部が「０」であれば、着目点Ａ_pxのエッジ部分は
孤立的と判断される。結局、図４（Ｂ）において、着目
点Ａ_pxのエッジは孤立的パターンと判断される。着目点
Ａ_pxのエッジが孤立的と判断された場合、スキャンの向
きと逆向きに、そのエッジの部分でパターンの領域を広
げる。すなわち、論理「０」を「１」に変更する。この
とき、パターンを広げる幅は、解像限界Ｌの５〜１０％
程度にするとよい図４（Ｃ）も同様に、着目点Ａ_pxがラ
イン部ＰＣ₃のビットイメージデータ上で、「１」（パ
ターン）に変化したエッジ位置に合致した状態である
が、ここでは検定子Ｂ_px中に、斜線で表すようにライン
部ＰＣ₂の一部を含むので、着目点Ａ_pxのエッジ位置は
孤立的パターンとは判断されない。従って、そのエッジ
部分ではパターン寸法を変更しない。

【００２４】図４（Ｄ）では、着目点Ａ_pxが左端のライ
ン部ＰＣ₁の左側エッジに位置し、このとき検定子Ｂ_px
内のすべてが「０」の下地であり、検定子Ｃ_px内には
「０」と「１」が混在するため、着目点Ａ_pxのエッジ部
は孤立点と判断され、パターン形状は変更されるさらに
図４（Ｅ）では、検定子Ｂ_px内にライン部ＰＣ₂の一部
の「１」が斜線のように含まれるので、着目点Ａ_pxが位
置するライン部ＰＣ₁の左側エッジ部は孤立的パターン
とは判断されない。

【００２５】以上、種々のＹ座標のもとに着目点Ａ_pxを
＋Ｘ方向にスキャンする例を示した。パターンを修正す
るか否かの判断は、着目点Ａ_pxが＋Ｘ方向スキャンに伴
ってビットイメージデータ上の「０」から「１」に変化
した時だけ行われる。ところがこのままではレチクルパ
ターン（データ）は、−Ｘ方向（スキャンと逆向きのみ
太められ、中心位置が変化してしまう。そこで、図４
（Ｆ）に示すように、着目点Ａ_px、検定子Ｂ_px，Ｃ_pxの
位置関係を変更して、−Ｘ方向にスキャンを行う。

【００２６】図４（Ｆ）は、−Ｘ方向へスキャンする例
であり、検定子Ｂ_px，Ｃ_pxは、図４（Ａ）〜（Ｅ）の場
合と位置関係が着目点Ａ_pxを中心に１８０°だけ異なっ
ている。図４（Ｆ）の如き、−Ｘ方向へのスキャンを図
４（Ａ）〜（Ｅ）の＋Ｘ方向へのスキャンに引き続いて
行う場合、＋Ｘ方向スキャン時にパターンデータ中の左
側のエッジが修正されてしまうため、その修正されたデ
ータを再度図４（Ｆ）のように−Ｘ方向にスキャンする
と、もとの設計データと異なるデータに対して判断を行
うことになる。このため、本来はＸ方向に対称なパター
ンも、修正により非対称パターンとなってしまう可能性
がある。

【００２７】これを避けるためには、もとのデータ（初
期設計データ）と修正後のデータとの２つのデータを記
憶する記憶装置を設けるとよい。このとき先ず修正後の
データ用記憶メモリには初期データをコピーしておく。
着目点Ａ_pxのデータ上のスキャンは＋Ｘ方向，−Ｘ方向
とも初期データ上で行い、修正は修正後データの記憶メ
モリ上で行う。

【００２８】このような構成とすれば、＋Ｘ方向、−Ｘ
方向のいずれのスキャンであっても、同一のデータ（初
期データ）をもとに修正を行うことができる。上記の手
段によりパターン修正を行うと、図１（Ａ）のパターン
を図２（Ａ）の如く補正することができる。尚、以上は
着目点Ａ_pxのスキャンを±Ｘ方向としたが、さらに±Ｙ
方向や、任意の方向として行ってもよい。通常のレチク
ルパターンは、Ｘ方向，Ｙ方向に伸びたエッジで構成さ
れるパターンを多く含むので、着目点Ａ_pxのスキャンは
±Ｘ，±Ｙの４方向に行うとよい。

【００２９】このとき着目点Ａ_px、検定子Ｂ_px，Ｃ_pxの
位置関係は、夫々のスキャン方向の場合において検定子
Ｃ_pxが着目点Ａ_pxに対してスキャンの前方となるような
回転関係とする。また、４方向についてスキャンする場
合も、スキャンするデータは常に初期データとし、修正
を行った後は別の修正用データメモリに記憶するとよ
い。

【００３０】ここで、線状検定子Ｃ_pxの作用について図
５を参照して説明する。図５（Ａ）は、図４と同一のパ
ターンに対して検定子テンプレートを−Ｙ方向にスキャ
ンする場合を示し、着目点Ａ_pxが中央のライン部ＰＣ₃
の端部エッジに一致した状態を示す。図１で説明したよ
うに、位相シフト法を使った場合、ラインパターンの線
幅方向は周辺パターンからの孤立性に応じて寸法が変化
するが、ラインパターンの長手方向についてはほとんど
寸法変化しない。従って、図５（Ａ）のように着目点Ａ
_pxが位置した場合、その着目点Ａ_pxでのエッジ部分は修
正しないようにする。すなわち、着目点Ａ_pxがエッジ位
置のときに線状検定子Ｃ_px内の全ての検定ビットが論理
「１」であるときは、着目ビットＡ_pxからみて検定子Ｃ
_px側に図５（Ｂ）のような大きなパターンＰＮが広がっ
ていることになる。あるいは、図５（Ａ）のようにライ
ンパターンの長手方向の終端部ということもある。この
ように、線状検定子Ｃ_pxは、スキャン方向に関して着目
点Ａ_pxから距離３Ｌまでの間に何らかのエッジがなく、
検定子Ｃ_px内が全て「１」であるとき、着目点Ａ_pxに位
置するエッジ部の修正を禁止するように作用する。ただ
し、図５に示したパターンエッジに対しても修正を行う
ことが望ましい場合は、線状検定子Ｃ_pxによる検定を行
わず、翼状検定子Ｂ_pxのみで判断して修正すればよい。

【００３１】

【実施例】図６は本発明の実施例によるマスク（レチク
ル）製造システムを模式的に表したブロック図である。
一般に縮小投影露光装置（ステッパー等）で使われるマ
スクはレチクルと呼ばれ、レチクルにはその縮小率の逆
数倍だけ拡大されたパターンが形成される。レチクルの
製造にあたっては、磁気テープに記録された形成すべき
パターンのＣＡＤ情報（設計データ）がテープリーダ
（ＭＴＲ）１で読み出され、その情報はビットイメージ
展開用のハードウエアロジック（展開手段）２によって
２値化されたイメージ（画像）に変換される。そのビッ
トイメージ情報はフレームメモリ３に蓄積されるが、レ
チクル上の全面のイメージが一度に変換されるのではな
く、ある一部分の局所領域（例えば５ｍｍ角）毎に変換
される。この局所領域は電子ビーム（ＥＢ）露光装置４
のビーム走査によって一度に露光できる基板Ｍ上の大き
さに対応している。そして、１つの局所領域の露光が終
わったら、隣りの局所領域が露光エリア内に入るよう
に、感応性の基板Ｍを保持するステージ７をステージ制
御系６によって精密に一定量だけ送るのである。同時に
フレームメモリ３には、隣りの局所領域内のパターンに
対応したビットイメージが変換されて蓄積されている。

【００３２】ビーム制御系５はフレームメモリ３からの
ビットイメージのデータに応じて、電子ビームのスポッ
トを基板Ｍ上の定められた点（画素）に照射するか否か
を、ビーム走査中に高速に切り替えていく。電子ビーム
による基板Ｍへのパターン描画には、ラスタースキャ
ン、ベクタースキャン、可変矩形ビーム等、いくつかの
方式が実用化されているが、いずれの場合も、パターン
のＣＡＤ情報はフレームメモリ３上にビットイメージと
して展開されている。そこで本実施例では、フレームメ
モリ３に展開された設計上のビットイメージに対して所
望の修正を行うための修正装置（ハードウエアとソフト
ウエア）１０を付加した。

【００３３】図７はフレームメモリ３中に展開されたあ
るパターン（シェブロン状）のビットイメージを例示し
たものである。図７中の枡目の１つが１画素（１ビッ
ト）であり、フレームメモリ３内には、１画面分の画素
として例えば５万×５万個分用意されている。従って、
ＥＢ露光装置４の１回の露光エリアを５ｍｍ角とする
と、フレームメモリ３内の１画素は基板Ｍ上で０．２μ
ｍ角に相当し、さらにこの基板Ｍがレチクルとして１／
５縮小ステッパーに搭載されると、その１画素はウエハ
上で０．０４μｍ角に相当する。今、ウエハ上で要求さ
れている最小線幅が０．４μｍとすると、これはレチク
ル上では２μｍになり、ビットイメージ上では１０画素
に相当する。図７において、Ｌ字状のパターンの最小線
幅部分は丁度１０画素分（１０ｐ）である。

【００３４】通常、レチクル上のパターン要素の多く
は、ビットイメージ内のピクセルの配列方向（ＸＹ方
向）と平行なエッジで構成され、４５°（１３５°）等
の傾いたエッジは少ない。また、図７においてパターン
要素ＰＡはレチクル上でクロム等の遮光層として形成さ
れるものとし、遮光層となる画素内には論理値「１」が
記憶され、それ以外の透明部となる画素内には論理値
「０」が記憶されるものとする。従って、基板Ｍの表面
にクロム層が蒸着され、さらにその上に電子ビーム用の
ポジタイプのレジストが塗布されている場合、ビーム制
御系５はフレームメモリ３からの画素の値が「１」のと
きはビームスポットのその位置での照射をオフにし、
「０」のときはスポット照射をオンにする。

【００３５】さて、図８は図６中の修正装置１０の概略
的な構成を示すブロック図である。フレームメモリ３上
に展開された１画面分のビットイメージのデータは、
「０」、「１」のシリアルデータに変換されて端子Ａ１
に印加される。ここで、フレームメモリ３上のビットイ
メージは一例として図９のように格納されており、便宜
上横方向をＸ方向、縦方向をＹ方向とし、画面内の左上
隅のビット（画素）をＰ１、右下隅のビットをＰ２と
し、さらにＸ方向、Ｙ方向にｎビット（例えば５０，０
００ビット）用意されているものとする。

【００３６】詳しくは後で述べるが、フレームメモリ３
からのビットデータのシリアルな読み出しは、図９のビ
ットＰ１をスタート点として矢印Ｋ１のように＋Ｘ方向
に１ライン（ｎビット）分を読み出したら、順次下（−
Ｙ方向）のラインを読み出すモード（以下、＋Ｘ方向ス
キャンモードと呼ぶ）と、ビットＰ２をスタート点とし
て矢印Ｋ２のように−Ｘ方向に１ライン（ｎビット）分
を読み出したら、順次上（＋Ｙ方向）のラインを読み出
すモード（以下、−Ｘ方向スキャンモードと呼ぶ）と、
ビットＰ１をスタート点として矢印Ｋ３のように−Ｙ方
向に１ライン（ｎビット）分を読み出したら、順次右
（＋Ｘ方向）のラインを読み出すモード（以下、−Ｙ方
向スキャンモードと呼ぶ）と、ビットＰ２をスタート点
として矢印Ｋ４のように＋Ｙ方向に１ライン（ｎビッ
ト）分を読み出したら、順次左（−Ｘ方向）のラインを
読み出すモード（以下、＋Ｙ方向スキャンモードと呼
ぶ）との４つのモードがある。

【００３７】さて、いずれのモードにしろ、フレームメ
モリ３から読み出されたビットシリアルなデータは端子
Ａ１を介して切り出し窓用のシフトレジスタ群ＳＲ１の
初段のシフトレジスタＷＲ１に入力する。このシフトレ
ジスタＷＲ１からの出力データは、次のシフトレジスタ
群ＳＲ２の初段のシフトレジスタＤＲ１に入力する。そ
して、シフトレジスタＤＲ１の出力データは再びシフト
レジスタ群ＳＲ２の２段目のシフトレジスタＷＲ２に入
力する。こうして、フレームメモリ３からのビットシリ
アルなデータは、各シフトレジスタＷＲ１、ＤＲ１、Ｗ
Ｒ２、ＤＲ２、・・・、ＷＲｍ、ＤＲｍの順に次々に１
ビットずつシフトされていく。ここで、シフトレジスタ
群ＳＲ１の各シフトレジスタＷＲ１〜ＷＲｍのビット数
ｂｗは、４０ビット〜６０ビット程度に定められ、シフ
トレジスタ群ＳＲ２の各シフトレジスタＤＲ１〜ＤＲｍ
のビット数はいずれもｎ−ｂｗに定められる。すなわ
ち、シフトレジスタＷＲ１とＤＲ１とのビット数の合計
が１ライン分のビット数ｎに等しくなるように設定され
る。また、各シフトレジスタ群ＳＲ１、ＳＲ２を構成す
るシフトレジスタＷＲｍ、ＤＲｍの段数ｍは、シフトレ
ジスタＷＲ１〜ＷＲｍのビット数ｂｗと等しく定めら
れ、ビット数ｂｗが４０のときはｍ＝４０である。これ
は、シフトレジスタ群ＳＲ１による切り出し窓（ｂｗ×
ｂｗビット）をビットイメージ上で正方形にするためで
あるが、必ずしも正方形である必要はない。

【００３８】さて、切り出し窓内の着目点Ａ_pxに相当す
る中心ビットのシリアルデータＤＣｏは、所定ビット数
分だけ遅延させるシフトレジスタ１００によって遅延さ
れたシリアルデータＤＣｏ’となってオア回路１０４に
入力する。一方、切り出し窓内の複数の検定用ビットか
らのシリアルデータの群ＤＣｓは、検定ロジック回路１
０２に入力し、ここで着目する中心ビットに位置するパ
ターンエッジに修正を加えるかどうかが判断され、修正
が必要なときはビット単位で修正データ（論理値「１」
か「０」のいずれか一方）ＤＰをオア回路１０４に出力
する。

【００３９】オア回路１０４は設計上のオリジナルのビ
ットイメージデータ（ＤＣｏ’）と修正部分のみのデー
タ（ＤＰ）との論理和を取り、その修正結果のシリアル
データをスイッチ１０６を介して４つのフレームメモリ
１１０、１１１、１１２、１１３のいずれか１つに出力
する。この４つのフレームメモリ１１０〜１１３の構成
は図９に示したものと全く同じものであるが、先の４つ
のスキャンモード（＋Ｘ、−Ｘ、＋Ｙ、−Ｙ）の夫々と
４つのフレームメモリ１１０〜１１３の夫々とが一義的
に対応している。すなわち、フレームメモリ１１０は＋
Ｘ方向スキャンモード時に、フレームメモリ３での読み
出しと同じルール（図９の矢印Ｋ１）でアクセスされ、
フレームメモリ１１１は−Ｘ方向スキャンモード時に、
フレームメモリ３での読み出しと同じルール（矢印Ｋ
２）でアクセスされ、フレームメモリ１１２は＋Ｙ方向
スキャンモード時に、図９の矢印Ｋ４と同じルールでア
クセスされ、フレームメモリ１１３は−Ｙ方向スキャン
モード時に、図９の矢印Ｋ３と同じルールでアクセスさ
れる。

【００４０】４つのスキャンモードは同時にはできない
ので、結局、フレームメモリ３からの１画面分のビット
シリアルデータの読み出しは合計４回行われる。このよ
うに１画面当たり４回のスキャンが必要なのは、本実施
例における検定ロジック回路１０２の特性によるもので
ある。従って、検定ロジックのアルゴリズムを工夫すれ
ば、１回のスキャンのみで２次元に修正された修正デー
タを得ることは可能である。

【００４１】こうして、４つのフレームメモリ１１０〜
１１３に格納された各スキャン方向毎の修正ビットイメ
ージデータは、同一のクロックのもとで全て同じルール
（方向）で読み出しアクセスされ、ビットシリアルなデ
ータとなってオア回路１１４で論理和が取られる。オア
回路１１４は最終的な修正ビットイメージデータ（シリ
アル）をフレームメモリ３へ戻す。こうしてフレームメ
モリ３内の設定データに基づいたビットイメージは、所
定のパターン修正が行われた後のビットイメージに変換
される。

【００４２】尚、実際のレチクル製造時には、以上のよ
うな修正作業（ＭＴＲ１→展開手段２→フレームメモリ
３→修正装置１０→フレームメモリ３）を各画面毎に繰
り返して行い、各画面毎に得られた修正ビットイメージ
データを、フレームメモリ３内から別のＭＴＲへ順次転
送しておき、ＥＢ露光装置４による基板Ｍへの描画時
に、その別のＭＴＲから画面毎に修正ビットイメージデ
ータをフレームメモリ３へ読み出すようにする。

【００４３】以上、図８のブロック図は概略的なもので
あり、実際はシフトレジスタ群ＳＲ１、ＳＲ２のシフト
動作、検定ロジック回路１０２の検定タイミング、ある
いはフレームメモリ３、１１０〜１１３の各アドレス指
定タイミング等を統括的にコントロールするためのプロ
セッサーやクロックジェネレータが介在する。図１０
は、シフトレジスタ群ＳＲ１によって得られる切り出し
窓のビット配列の一例を示し、ここでは横方向（シフト
方向）に４１ビット、縦方向に４１ビットで構成され
る。また、図１０中のビット位置を特定するために、横
方向をＸ、縦方向をＹとして座標値（ｘ、ｙ）で表すも
のとする。

【００４４】この切り出し窓の中の■で表したほぼ中央
のビット（２５、２１）が着目点Ａ _pxに相当するビット
であり、このビット（２５、２１）内に現れる論理値が
図８中のシリアルデータＤＣｏとして取り出される。着
目ビット（２５、２１）に対してＸ方向に隣接したビッ
ト（２６、２１）は、着目ビットとともに、切り出し窓
内に現れるＹ方向に伸びたエッジを検出するために設定
される。

【００４５】また、着目ビット（２５、２１）から−Ｘ
方向に８画素（ビット）分だけ間隔をあけたところに、
Ｘ方向の判定長が１６画素分の直線状検定子Ｃ_pxが設定
される。すなわち、ビット（１、２１）、（６、２
１）、（１１、２１）（１６、２１）の４ビットであ
る。この図１０の検定用切り出し窓において、検定対象
となるパターンの最小線幅は、Ｘ方向又はＹ方向の８画
素分に対応しているものとする。

【００４６】さらに、着目ビットから＋Ｘ方向に８画素
分だけ離れた領域には、全部で１２ビットで構成される
翼状検定子Ｂ_pxが設定される。その１２ビットは（３
４、２５）、（４１、２５）、（３７、９）、（４０、
９）、（３５、１４）、（４１、１４）、（３８、１
７）、（３８、２５）、（３５、２６）、（４１、２
６）、（３７、３３）、（４０、３３）である。この翼
状検定子Ｂ_pxのＸ方向の幅は８画素分（最小線幅）であ
り、Ｙ方向の幅は２４画素分である。すなわち、Ｙ方向
については最小線幅の約３倍の大きさを持たせる。ま
た、この翼状検定子Ｂ_pxはＹ＝２１の中心線を基準とし
てＹ方向に対称である。

【００４７】以上の直線状検定子Ｃ_px（４ビット）と翼
状検定子Ｂ_px（１２ビット）は、いずれもそれらの各検
定子内に何らかのパターン（論理値「１」の領域）が存
在するか否かを検定するためのものであり、これら各検
定子のビット情報（１６ビット分）は、着目ビットの情
報、及びその隣りのビット（２６、２１）の情報ととも
に、データＤＣｓとして検定ロジック回路１０２へ出力
される。この図１０に示した検定子の着目ビットに対す
る配置や形状、寸法は、位相シフトレチクルのクロムパ
ターン修正用に設定されたものである。

【００４８】図１１は図１０の各検定子の働きをロジッ
クとして表したもので、図８中の検定ロジック回路１０
２内に設けられる。図１１（Ａ）は翼状検定子Ｂ_pxを構
成する１２ビットの各データの論理和を算出するオア
（ＯＲ）回路２００を示し、図１１（Ｂ）は直線状検定
子Ｃ_pxを構成する４ビットの各データの論理積を算出す
るアンド（ＡＮＤ）回路２０２を示す。

【００４９】オア回路２００は入力する１２ビットの全
てが「０」（透明部）になっていれば、出力ＬＧ１を
「０」にして、着目ビットに位置するパターンエッジ部
が図１０中の右側からみて孤立的であると判定する。同
様にアンド回路２０２は入力する４ビットのうちいずれ
か１ビットでも「０」になっていれば、出力ＬＧ２を
「０」にして、着目ビットに位置するパターンエッジ部
が図１０中の左側からみて孤立的であると判定する。以
上の各ロジック回路はソフトウエア的にプログラムで実
現してもよい。

【００５０】図１２は検定ロジック回路１０２の具体的
な構成の一例を示し、図１１（Ａ）に示したオア回路２
００の出力ＬＧ１はインバータ２０４を介してアンド回
路２０６の一方の入力に印加され、図１１（Ｂ）のアン
ド回路２０２の出力ＬＧ２もインバータ２０８を介して
アンド回路２０６の他方の入力に印加される。一方、着
目ビット（２５、２１）からのデータＤＣ₀はアンド回
路２１０とエクスクルーシブオア（ＥＸオア）回路２１
２との一方の入力に印加される。着目ビットの隣りのビ
ット（２６、２１）からのデータはＥＸオア回路２１２
の他方の入力印加され、ＥＸオア回路２１２の出力はア
ンド回路２１０の他方の入力に印加される。２つのアン
ド回路２０６、２１０の各出力は、さらにアンド回路２
１４で論理積がとられ、その出力はパターン（論理値
「１」の部分）のエッジを拡張するかどうかを制御する
ためのストローブ制御回路２１６へ印加される。

【００５１】この制御回路２１６は図８中に示した各種
のシフトレジスタの１ビットずつのシフト動作を制御す
るクロックパルスＣＫを入力し、アンド回路２１４の出
力の値に応じてクロックパルスＣＫのタイミングと同期
したストローブパルスＳＴＢをプリセット型のシフトレ
ジスタ２２０へ出力する。シフトレジスタ２２０は、本
実施例では４ビットとするが、これはパターンエッジの
太らせ量がせいぜい４画素までとしたからである。この
シフトレジスタ２２０はクロックパルスＣＫに応答して
１ビットずつＬＳＢからＭＳＢへビットデータをシフト
していき、ＭＳＢから出力されるデータが修正すべきビ
ットデータＤＰとして、図８のオア回路１０４へ出力さ
れる。

【００５２】ラッチ回路２１８は、シフトレジスタ２２
０へ設定すべきビットパターン（４ビット）を上位のプ
ロセッサーからダウンロードされている。そして、制御
回路２１６からのストローブパルスＳＴＢが発生したと
きだけ、ラッチ回路２１８の記憶データがシフトレジス
タ２２０へプリセットされる。シフトレジスタ２２０は
プリセットされたデータの有無にかかわらず、常にＬＳ
ＢからＭＳＢへクロックパルスＣＫに応答してシフト動
作を行うため、プリセット直後から４つのクロックパル
スが入力されると、そのデータは全てＭＳＢからはき出
され、以後、新たなプリセットが行われない限り、デー
タＤＰは「０」のまま出力される。

【００５３】本実施例では、エッジ修正用のビットデー
タＤＰが４ビットのシフトレジスタ２２０からクロック
パルスＣＫに応答してシリアルに出力される。そのた
め、図８中に示したディレー用のシフトレジスタ１００
も、ここでは４ビットにする。次に、図８〜図１２の回
路構成の実際の動作の一例を説明するが、説明を分かり
やすくするために図１３に示すようなクロムパターン
（Ｆの字状）がビットイメージとしてフレームメモリ３
内にあるものとする。この図１３のパターンは３つの直
線パターン部ＰＡ、ＰＢ、ＰＣから成り、各パターン部
及びスペース部の幅Ｌは、このレチクルを用いた投影像
として得られる最小線幅程度であるものとし、ここでは
１０画素分とする。

【００５４】さて、先に図９で説明したように、フレー
ムメモリ３からのビットデータ読み出しには４つの方向
性がある。このため、図１０に示した切り出し窓の内を
通る図１３のパターンは、図１４（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）のように方向を変えることになる。図１
４において座標系ＸＹは切り出し窓の座標系を表し、ど
のような方向性をもったとしても、それらのパターンは
切り出し窓の中を常に＋Ｘ方向（図１０において右方
向）に流れ、１ライン（ｎビット）分が流れたら、次の
１ラインのために−Ｙ方向（図１０において下方向）に
１画素分だけずれていく。

【００５５】尚、図１４（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）中の各矢印Ｋ１、Ｋ２、Ｋ３、Ｋ４は図９中の矢
印と対応させたものであり、図１４（Ａ）は＋Ｘ方向ス
キャン、図１４（Ｂ）は−Ｘ方向スキャン、図１４
（Ｃ）は−Ｙ方向スキャン、そして図１４（Ｄ）は＋Ｙ
方向スキャンである。

【００５６】例えば、図１４（Ａ）のように＋Ｘ方向ス
キャンが実行されるとき、図８のスイッチ１０６はフレ
ームメモリ１１０と接続されるように選択される。そし
て、クロックパルスＣＫに応答してフレームメモリ３の
ビットデータが図９の矢印Ｋ１のように順次読み出さ
れ、図８のシフトレジスタ群ＳＲ１、ＳＲ２へ送り出さ
れる。このとき、切り出し窓内の着目ビット（２５、２
１）が「１」で、隣りのビット（２６、２１）が「０」
のパターンエッジが現れない限り、図１２のアンド回路
２１０の出力は常に「０」であるため、アンド回路２１
４の出力も「０」となって、制御回路２１１はストロー
ブパルスＳＴＢを出力しない。このため、シフトレジス
タ２２０のＭＳＢからは「０」が出力され続ける。

【００５７】ところが、シフト動作が進み、図１４
（Ａ）に示したパターンの一部、例えば直線状パターン
部ＰＡの先端のエッジが、図１５のように位置した場
合、アンド回路２１０の出力は「１」となる。このと
き、直線状検定子Ｃ_pxを構成する４つのビット（１、２
１）、（６、２１）、（１１、２１）、（１６、２１）
は全てパターン部ＰＡ上に存在するので、図１１（Ｂ）
のアンド回路２０２の出力ＬＧ２は「１」になるが、図
１２のインバータ２０８による反転によって、アンド回
路２０６の出力は「０」である。尚、図１５の場合、翼
状検定子Ｂ_pxを構成する１２ビットは全て透明部上に存
在するため、オア回路２００の出力ＬＧ１は「０」、従
ってインバータ２０４の出力は「１」となっている。

【００５８】従って、図１５のように直線状パターン部
の端部を構成するエッジに対してはアンド回路２１４の
出力は「０」であり、制御回路２１６はストローブパル
スＳＴＢを出力せず、パターン修正は行われない。さら
に、図１６のように直線状パターン部ＰＣの右側のエッ
ジが着目ビットで検出される（アンド回路２１０の出力
が「１」）ときは、翼状検定子の１２ビットのうちいく
つかがパターン部ＰＡ、ＰＢにかかっているため、図１
１（Ａ）のオア回路２００の出力ＬＧ１は「１」、イン
バータ２０４の出力は「０」となり、直線状検定子の４
ビットの状態とは無関係にアンド回路２１４の出力は
「０」である。従って、この図１６の場合もエッジ修正
は行われない。

【００５９】また、図１７のように翼状検定子の１２ビ
ットのいずれにもパターン部ＰＢがかからず、かつ直線
状パターン部ＰＣの右側のエッジが着目ビットで検出さ
れたとする。このとき、エッジ検出用のアンド回路２１
０の出力は「１」、翼状検定子による透明部検出用のイ
ンバータ２０４の出力は「１」、そして直線状検定子に
よる部分透明部検出用のインバータ２０８の出力は
「１」となる。その瞬間、アンド回路２１４は「１」を
出力し、制御回路２１６は次のクロックパルスＣＫの直
前にストローブパルスＳＴＢを出力する。このストロー
ブパルスＳＴＢに応答して、ラッチ回路２１８からエッ
ジ修正用のビットデータがシフトレジスタ２２０へプリ
セットされる。エッジ修正を１画素分だけ拡大させるも
のとすると、ラッチ回路２１８にはＬＳＢ＝「１」がセ
ットされ、他の３ビットは「０」がセットされている。
従って、シフトレジスタ２２０にはＬＳＢ側から「１０
００」のデータがプリセットされる。

【００６０】さて、プリセットの直後からシフトレジス
タ２２０はクロックパルスＣＫに応答してそのデータを
ＭＳＢから出力するが、プリセット時から３つのクロッ
クパルスが入力するまで、データＤＰ（ＭＳＢ）は
「０」のままであり、３番目のクロックパルスに応答し
てデータＤＰは「１」となり、４番目以降のクロックパ
ルスからは再びデータＤＰは「０」になる。ところが、
図８に示したように、着目ビットのデータＤＣｏは４ビ
ットのシフトレジスタ１００によって４画素分だけ遅延
しているため、図１７の状態での着目ビットのデータ
「１」は、シフトレジスタ２２０のプリセット後の４番
目のクロックパルスに応答してデータＤＣｏ’上に現れ
る。この結果、図８中のオア回路１０４によって、図１
７の着目ビットの位置で、パターン部ＰＣのＹ方向に伸
びたエッジ部はＸ方向に１画素分だけ拡張される。

【００６１】以上の＋Ｘ方向スキャンによってフレーム
メモリ１１０上には、図１８（Ａ）のように修正された
ビットイメージが格納される。以下同様にして、−Ｘ方
向スキャンによってフレームメモリ１１１上には図１８
（Ｂ）のような修正ビットイメージが格納され、−Ｙ方
向スキャンによってフレームメモリ１１２上には図１８
（Ｃ）のような修正ビットイメージが格納され、＋Ｙ方
向スキャンによってフレームメモリ１１３上には図１８
（Ｄ）のような修正ビットイメージが格納される。図１
８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の各ビットイメージ
中で丸印をつけた部分が修正によって太ったエッジ部分
である。この４つのフレームメモリ１１０〜１１３上の
各ビットイメージは同一画素位置毎にシリアルに読み出
され、図８のオア回路１１４で合成され、再びフレーム
メモリ３へ戻される。このため、フレームメモリ３上に
は図１８（Ｅ）のように合成された修正イメージが生成
される。

【００６２】以上、本実施例では、特に位相シフトレチ
クル用のパターン修正について述べたが、線幅の太らせ
量（補正量）は解像限界の線幅値に対して５〜１０％程
度にすると良好な結果が得られる。次に、切り出し窓内
に設定する直線状検定子と翼状検定子との対を複数個用
意しておき、フレームメモリ３から設計上のビットイメ
ージを読み出すスキャン動作を１回だけにした第２の実
施例を説明する。スキャン動作を１回で済ませるため
に、まず切り出し窓内の大きさを変更するとともに、各
検定子の配置を図１９に示すように変更する。図１９の
ように切り出し窓の大きさを４５×４５ビットとし、中
心ビット（２３、２３）を着目ビットとする。ここで
も、位相シフト技術によってウエハ上へ投影できる解像
限界の線幅は、ビットイメージ上で８画素分であるもの
とする。４ビットで構成される直線状検定子Ｂ１と１０
ビットで構成される翼状検定子Ｂ２は、先の図１０の場
合と同じ機能を果たす。本実施例では着目ビットを中心
として、直線状検定子と翼状検定子との対を９０°ずつ
回転させて、さらに３組の検定子群を同時に設定する。
すなわち、直線状検定子Ｃ１と翼状検定子Ｃ２との組、
直線状検定子Ｄ１と翼状検定子Ｄ２との組、及び直線状
検定子Ｅ１と翼状検定子Ｅ２との組である。図１９にお
いても、各検定子内の検定ビット（丸印）は、同図中左
上隅のビットを（１、１）とした座標値で特定され、検
定ロジックは先の図１１（Ａ）、（Ｂ）と同様にして、
図２０、２１のように構成される。

【００６３】図２０において、翼状検定子Ｂ２は１０ビ
ット入力のノア（ＮＯＲ）回路３１０で構成され、１０
個の検定ビットのいずれにもパターン部（「１」）がか
かっていないとき、出力ＬＧＢ２は「１」になる。直線
状検定子Ｂ２は４ビット入力のナンド（ＮＡＮＤ）回路
３１１で構成され、４個の検定ビットのいずれか１つに
透明部（「０」）がかかっているとき、出力ＬＧＢ１は
「１」になる。以下同様にして、直線状検定子Ｃ１はナ
ンド回路３１３で構成され、翼状検定子Ｃ２はノア回路
３１２で構成される。図２１も同様にして、２つの翼状
検定子Ｄ２、Ｅ２はそれぞれノア回路３１４、３１６で
構成され、２つの直線状検定子Ｄ１、Ｅ１はそれぞれナ
ンド回路３１５、３１７で構成される。

【００６４】また、図１９に示すように、着目ビット
（２３、２３）とＸ、Ｙ方向で隣接した４つのビット
（２４、２３）、（２３、２４）、（２２、２３）、
（２３、２２）を設定し、その４つのビットの夫々と着
目ビットとによってエッジの有無とエッジの変化の方向
性とを検知する。ここで、エッジ変化の方向性検知とエ
ッジ修正のアルゴリズムについて、図２２、２３、２４
を参照して説明する。図２２は切り出し窓内に現れたあ
るパターン部（斜線）の左側のエッジが着目ビットにか
かった場合を示す。先の図８の構成から明らかなよう
に、パターンはこの切り出し窓内を矢印のように左から
右へ１ビットずつ流れていく。従って、図２２の状態で
あることが、着目ビット（２３、２３）とその左のビッ
ト（２２、２３）とで検知され、直線状検定子Ｃ１と翼
状検定子Ｃ２とによって、その着目ビットのエッジが孤
立的であると判断されたとき（ＬＧＣ＝「１」、かつＬ
ＧＣ２＝「１」）は、次のクロックパルスＣＫによって
パターンが左へ１ビットシフトした時点から所定ビット
数分の論理「１」を修正ビットデータとして付加してや
れば良い。

【００６５】次に、図２３のようにＸ方向に伸びたライ
ンパターンの下側のＸ方向エッジが着目ビットにかかっ
た状態でＸ方向に流れていく場合を考える。この状態は
着目ビットの１つ下のビット（２３、２４）が「０」
で、着目ビットが「１」であることから検知される。そ
して、そのエッジ部が修正すべきものなのか否かは、直
線状検定子Ｄ１の出力ＬＧＤ１と翼状検定子Ｄ２の出力
ＬＧＤ２とがもとに「１」かどうかで決定される。もし
そのエッジ部が修正すべきものであるとすると、修正ビ
ットデータ（「１」）の付加は着目ビットから下に位置
する画素に対して行われなければならない。すなわち、
ｈを正の整数とすると、１画面中の１ラインがｎビット
であることから、着目ビットから数えて（ｎ＋１）、２
（ｎ＋１）、・・・ｈ（ｎ＋１）ビット先のビットの全
てに修正ビットデータを付加する必要がある。尚、ｈは
切り出し窓内のＸ方向に伸びたエッジのＹ方向への太ら
せ量に対応したものである。従って、この場合は着目ビ
ットからのシリアルデータＤＣｏをｎビットシフトレジ
スタのｈ本に直列に通していく過程で、（ｎ＋１）、２
（ｎ＋１）、・・・ビットの夫々に修正データ「１」を
付加していけば良い。

【００６６】最後に、図２４のようにＸ方向に伸びたラ
インパターンの上側のＸ方向エッジが着目ビットにかか
った状態を考える。この状態は着目ビットの１つ上のビ
ット（２３、２２）が「０」で、着目ビットが「１」で
あることから検知される。そして、そのエッジ部が修正
すべきものなのか否かは、直線状検定子Ｅ１と翼状検定
子Ｅ２との各出力ＬＧＥ１、ＬＧＥ２がともに「１」か
どうかで判定される。そのエッジ部が修正すべきもので
あるときは、着目ビットから上に位置する画素に対して
修正データ「１」を付加しなければならない。従って、
この場合は着目ビットから上へｈビットの画素位置から
シリアルデータを取り出し、それをｎビットシフトレジ
スタのｈ本に直列に通していく過程で（ｎ＋１）ビット
毎に修正データ「１」を付加していけば良い。

【００６７】図２５は、上述のアルゴリズムを実現する
ためのハードウエアの一例を示すブロック図である。図
２５において、オア回路１０４、４ビットのシフトレジ
スタ１００、２２０、ラッチ回路２１８は先の図１２に
示したものと同じものである。まず本実施例では、着目
ビット（２３、２３）からのシリアルビットデータを３
入力のオア回路２５０を介してディレー用のシフトレジ
スタ１００へ入力する。そして、着目ビットが丁度Ｙ方
向に伸びたエッジの位置のとき、そのエッジを切り出し
窓内で左側へ拡張するため（図２２の場合の修正のた
め）に、４ビットのシフトレジスタ２５２とラッチ回路
２５４とを設ける。シフトレジスタ２５２はラッチ回路
２５４から設定された４ビットデータを、ＭＳＢからＬ
ＳＢ方向へ１ビットずつクロックパルスＣＫに応答して
シフトさせ、そのシフト出力はオア回路２５０の１つの
入力として印加される。ストローブパルスＳＴＢ２は、
図２２のような左側のエッジを切り出し窓内で左側へ拡
張すると判断されたときにクロックパルスＣＫに同期し
て出力される。シフトレジスタ２５２はストローブパル
スＳＴＢ２に応答してラッチ２５４からのデータをプリ
セットする。そして、ストローブパルスＳＴＢ２の次に
発生するクロックパルスＣＫから応答して、最大４ビッ
ト分の修正データがオア回路２５０へ順次出力される。
勿論その後は常に「０」が出力される。従って、切り出
し窓内でＹ方向に伸びたエッジ（図２２）を左側へ２ビ
ット分拡張する場合、ラッチ回路２５４にはＭＳＢ側か
らみて「００１１」というデータが格納される。

【００６８】また、図２３のように、切り出し窓内でＸ
方向に伸びた下側のパターンエッジをさらに下方へ拡張
するために、オア回路１０４からのシリアルビットデー
タを入力する（ｎ−４）ビットのシフトレジスタ２５６
と、オア回路２５８と、ｎビットのシフトレジスタ２６
０との対の４組とが設けられる。シフトレジスタ２５６
は、ディレー用の４ビットのシフトレジスタ１００と合
わせて丁度ｎビット（１ライン分）になる。シフトレジ
スタ２５６からの出力は２入力のオア回路２５８の一方
の入力に印加され、オア回路２５８の出力データはｎビ
ットのシフトレジスタ２６０へ入力される。以下同様に
して、合計４ライン分のディレーが行われる。４つのオ
ア回路２５８の夫々の他方の入力には、４ビットのラッ
チ回路２６２からの４ビットデータが印加される。今、
着目ビット（２３、２３）が図２３のように位置したと
すると、１段目のオア回路２５８の出力データは、切り
出し窓内で着目ビットの１つ下で１つ左のビットに対応
し、２段目のオア回路２５８の出力データは着目ビット
の２つ下で１つ左のビットに対応し、３段目のオア回路
２５８の出力データは着目ビットの３つ下で１つ左のビ
ットに対応し、そして４段目のオア回路２５８の出力デ
ータは着目ビットの４つ下で１つ左のビットに対応す
る。

【００６９】そこで、次のクロックパルスＣＫに応答し
て１ビットのシフトが行われるときだけ、４つのオア回
路２５８の夫々の入力に、ラッチ回路２６２を介して修
正ビットデータを印加する。ラッチ回路２６２はストロ
ーブパルスＳＴＢ３を受けたときラッチされている修正
データを４つのオア回路２５８に印加し、ストローブパ
ルスＳＴＢ３の次に発生したクロックパルスによってシ
フトレジスタ２５６、２６０の１ビットシフトが終了し
た時点で、修正データを全ビット「０」にする。ラッチ
回路２６２のＬＳＢを１段目のオア回路２５８へ入力す
るものとすると、切り出し窓内でＸ方向に伸びた下側の
エッジ（図２３）を下方へ２ビット分だけ拡張する場
合、ラッチ回路２６２にはＭＳＢ側からみて「００１
１」というデータが格納される。

【００７０】そして、修正を受けた最終的なシリアルビ
ットデータＤＰＡは、４段目のシフトレジスタ２６０か
ら出力され、先に説明したフレームメモリ３内の別のエ
リアに記憶される。最後に、図２４のようなパターンエ
ッジを拡張するため、着目ビット（２３、２３）から４
ビットだけ上に位置するビット（２３、１９）からシリ
アルビットデータを取り出すオア回路２６４と、ｎビッ
トのシフトレジスタ２６６との対を４組（４ライン分）
を直列に設ける。４つのオア回路２６４のうち、初段の
オア回路を除いた３つの各出力は、ビット（２３、１
９）に対して１ビットずつ下方に位置する３つのビット
（２３、２０）、（２３、２１）、（２３、２２）に対
応している。そこで、図２４のようなパターンエッジを
上方へ拡張すると判定されたとき、４つのオア回路２６
４の各入力に、４ビットのラッチ回路２６８からの修正
データを印加する。ラッチ回路２６８はストローブパル
スＳＴＢ４に応答して修正データを４つのオア回路２６
４へ出力し、その次に発生するクロックパルスＣＫによ
って１ビットシフトが完了した時点で、修正データの全
ビットを「０」へ戻す。ラッチ回路２６８のＬＳＢを４
段目のオア回路２６４へ出力するものとすると、図２４
の着目ビットでのパターンエッジを上方へ２ビット分だ
け拡張する場合、ラッチ回路２６８にはＭＳＢ側からみ
て、「００１１」というデータが格納される。こうし
て、４段のｎビットシフトレジスタ２６６によって送ら
れてくるシリアルビットデータは、オア回路２５０で合
成される。

【００７１】以上の図２５において、４ビットのシフト
レジスタ２２０へ印加されるストローブパルスＳＴＢ１
は、図１２に示したストローブパルスＳＴＢと全く同じ
ものである。また、図２５の例では４段のｎビットシフ
トレジスト２６６を通すシリアルビットデータを、着目
ビットの４つ上のビット（２３、１９）から取り出すよ
うにしたが、これは必ずしも必要ではない。すなわち、
４つのオア回路２６４のうち１段目のオア回路にはビッ
ト（２３、１９）のデータの代わりに常に「０」を印加
するようにしておいても良い。このようにすると、４段
のシフトレジスタ２６６を通してオア回路２５０へ印加
されるシリアルビットデータは、パターンエッジに対す
る修正ビットデータ分のみになる。

【００７２】さらに、図２５に示した４つのストローブ
パルスＳＴＢ１、ＳＴＢ２、ＳＴＢ３、ＳＴＢ４は、基
本的には図１２に示したＥＸオア回路２１２、アンド回
路２０６、２１０、２１４、及び制御回路２１６を４組
独立に設けることによって作られる。以上、本発明の２
つの実施例を説明したが、第１の実施例と比較して第２
の実施例の方が生産能力が高いことは明らかである。ま
た、各実施例はいずれも図１０、図１９に示したように
着目画素から解像限界の線幅程度に対称的に離れた２つ
の領域の夫々に直線状検定子と翼状検定子とを設定し
て、位相シフトレチクル用の遮光部となるパターン幅を
修正するものであるが、その逆に透明部となるパターン
幅を修正するようにしても良い。

【００７３】例えばネガレジストを塗布された基板に孤
立的な部分を有するラインのレジスト像を位相シフト法
によって作る場合、これに対応したレチクルはラインと
なる部分が透明部（論理「０」）で、その周囲が遮光部
（論理「１」）ということになる。この場合も、ライン
の孤立的な部分は全体にライン幅が細くなってしまう。
そのため、これを補正するには、レチクル上の透明なラ
インの孤立的な部分を太らせる必要がある。そこで、先
の各実施例の回路ブロックにおいて、透明部（論理
「０」）のライン幅を太らせるためには、まずフレーム
メモリ３から修正装置１０内の切り出し窓用のシフトレ
ジスタ群ＳＲ１へシリアルビットデータを読み出す際、
図８の端子Ａ１の位置にインバータ（ＮＯＴ）を挿入
し、同時に図８のアンド回路１１４の出力、もしくは図
２５の出力ＤＰＡに対してもインバータ（ＮＯＴ）を挿
入すれば良い。

【００７４】また、以上の各実施例ではラインパターン
の孤立的な部分で幅を太らせるとしたが、逆に孤立的な
部分以外の幅を設計値から所定量だけ細らせるような修
正にしても同様の結果が得られる。この場合の検定も、
図１０、図１９の各検定子がそのまま利用でき、着目画
素があるパターンのエッジに位置したとき、直線状検定
子内に透明部と遮光部との境界が存在し、かつ翼状検定
子領域内にも透明部と遮光部との境界が存在するとき
は、着目画素のエッジ位置から所定個の画素分だけエッ
ジを内側に細らせるように、すなわち設計上で論理値
「１」の部分を強制的に「０」に置き換えるようなアル
ゴリズムにすれば良い。

【００７５】その他、各実施例を若干変更することによ
って、孤立パターンの周辺に、外形を強調するためのサ
ブスペースパターンや補助パターンを自動的に生成する
ことも可能である。サブスペースパターンは本来の孤立
パターンの周辺に遮光部を挟んで隣接して配置され、解
像限界以下の寸法に定められる。このサブスペースパタ
ーンを付加するには、原理的には図１２、図２５で説明
したラッチ回路２１８，２５４，２６２，２６８の夫々
に設定される修正データのＬＳＢ側の何ビットかを常に
「０」にし、ＭＳＢ側にサブスペースパターンの寸法に
応じた画素数分の「１」のデータを並べておけば良い。

【００７６】また、以上の修正は１枚のレチクル中の全
パターンデータに対して行なわずに、特定の部分のパタ
ーンのデータに対してのみ行なってもよい。また、本装
置で一度に持つパターンデータは、補正を行なう部分の
全データである必要はなく、部分的なデータブロックの
みを持ち、上記部分を処理（修正後）に、修正後データ
を補助装置にストアし、次のブロックのデータをリード
して処理（修正）を行なうようにしてもよい。

【００７７】また、以上の実施例では、パターンの修正
を全てハードウエアロジック（図８、１１、１７）によ
って行ったが、同様の機能をソフトウエア上のアルゴリ
ズムで実現してもよい。

【００７８】

【発明の効果】以上、本発明によれば、位相シフト法に
使用される位相シフトマスクの遮光パターン部、透過パ
ターン部の形状補正を自動的に行なうことができる。従
って、従来の位相シフト法で問題となっていた孤立パタ
ーンや、周期パターン部での線幅の部分的な細りを解決
し、設計値どおりの大きさのレジストパターン、及び回
路等パターンを得ることができる。

【図面の簡単な説明】

【図１】設計上のレチクルパターンを位相シフト法で露
光したときのレジストパターンの様子を示す図。

【図２】修正されたレチクルパターンを位相シフト法で
露光したときのレジストパターンの様子を示す図。

【図３】パターン修正のための検定子（テンプレート）
の形状を示す図。

【図４】図１と同じレチクルパターンの修正原理を説明
する図。

【図５】レチクルパターンの修正原理を説明する図。

【図６】マスク製造システムの全体的な構成を示すブロ
ック図。

【図７】ビットイメージに展開されたパターンの一例を
示す図。

【図８】修正装置内の概略的な構成を示すブロック図。

【図９】フレームメモリ内の一画面分のビットイメージ
の走査方向を説明する図。

【図１０】切り出し窓内に設定される検定子のビット配
置を示す図。

【図１１】各検定子のロジック回路を示す図。

【図１２】画素単位で修正ビットデータを生成する回路
のブロック図。

【図１３】設計上のパターンの一例を示す図。

【図１４】図１３のパターンと相対走査方向との関係を
説明する図。

【図１５】図１３のパターンの一部のエッジが着目ビッ
トに位置した様子を示す図。

【図１６】図１３のパターンの一部のエッジが着目ビッ
トに位置した様子を示す図。

【図１７】図１３のパターンの一部のエッジが着目ビッ
トに位置した様子を示す図。

【図１８】図１３のパターンの各エッジに対する修正結
果を示す図。

【図１９】第２の実施例による検定子の配置を示す図。

【図２０】第２の実施例による検定子の対応するロジッ
ク回路を示す図。

【図２１】第２の実施例による検定子の対応するロジッ
ク回路を示す図。

【図２２】第２の実施例によるエッジ方向検知の様子を
説明する図。

【図２３】第２の実施例によるエッジ方向検知の様子を
説明する図。

【図２４】第２の実施例によるエッジ方向検知の様子を
説明する図。

【図２５】第２の実施例による修正方式のためのハード
ウエア回路のブロック図。

【符号の説明】

Ａ_px 着目ビットＢ_px 翼状検定子Ｃ_px 直線状検定子２２値化展開部３、１１０、１１１、１１２、１１３フレームメモ
リ１０修正装置

Claims

【特許請求の範囲】

【請求項１】所定のエネルギー線に対して遮へい性の
パターン要素の複数、もしくは前記エネルギー線に対し
て透過性のパターン要素の複数を、各パターン要素の形
状と配置とを規定した設計データに基づいて所定の原版
上に生成することによってリソグラフィ用のマスクを製
造する方法において、前記複数のパターン要素のうち所定の線幅以下の特定パ
ターン要素の外形エッジが、その周囲に隣接した他のパ
ターン要素から一定間隔以上離れているか否かを検定
し、一定間隔以上のときは前記特定パターン要素の該当
する外形エッジ部分が他の外形エッジ部に対して微小量
だけ外側に相対的に拡張されるように前記設計データを
修正した後、該修正された設計データに基づいて前記複
数のパターン要素を前記原版上に生成することを特徴と
するマスク製造方法。
【請求項２】所定のエネルギー線に対して遮へい性の
パターン要素の複数、もしくは前記エネルギー線に対し
て透過性のパターン要素の複数を、各パターン要素の形
状と配置とを規定した設計データに基づいて所定の原版
上に生成することによってリソグラフィ用のマスクを製
造するシステムにおいて、前記設計データに基づいて、前記原版上の少なくとも一
部分の領域に対応した設計上の画像を微小な画素の集合
から成る２値化画像に展開する２値化展開手段と；前記
展開された２値化画像の情報に基づいて、前記複数のパ
ターン要素のうち所定の線幅以下の特定パターン要素の
外形エッジが、その周囲に隣接した他のパターン要素か
ら一定間隔以上離れているか否かを検定する検定手段
と；該検定手段が一定間隔以上であると検知したとき、
前記特定パターン要素の該当する外形エッジ部分が、前
記画素単位で微小量だけ他の外形エッジ部に対して相対
的に外側に拡張されるように前記２値化画像を修正する
修正手段とを備え、該修正手段によって修正された２値化画像の情報に基づ
いて前記複数のパターン要素を前記原版上に生成するこ
とを特徴とするマスク製造システム。