JPH0552913A - Semiconductor testing device - Google Patents
Semiconductor testing deviceInfo
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- JPH0552913A JPH0552913A JP3242765A JP24276591A JPH0552913A JP H0552913 A JPH0552913 A JP H0552913A JP 3242765 A JP3242765 A JP 3242765A JP 24276591 A JP24276591 A JP 24276591A JP H0552913 A JPH0552913 A JP H0552913A
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- JP
- Japan
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- data
- expected value
- test
- address
- rom
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体テスト装置に関
し、特にＲＯＭデバイスの電気的特性試験に使用する半
導体試験装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus, and more particularly to improvement of a semiconductor test apparatus used for testing electrical characteristics of ROM devices.
【０００２】[0002]
【従来の技術】図３は従来のＲＯＭのテスト装置の期待
値データの発生に関するブロック図であり、図４は図３
の各要素についてのタイミング図である。図において、
１はタイミング発生器（以下、ＴＧと称す）、２はＴＧ
１からの信号を受けるパターン発生器（以下、ＰＧと称
す）、３ｃはＰＧ２からの信号を受けるパイプラインラ
ッチ（以下、ＰＬと称す）で、ＰＬ4 である。１６ａは
ＰＬ4 ３ｃからの信号を受けるＰＬ5c、１６ｂはＰＬ5c
１６ａからの信号を受けるＰＬ6c、１７はＰＬ4 ３ｃ及
びＰＬ6c１６ｂからの信号が入力するセレクタである。
４は期待値データ情報が書き込まれるＲＯＭテストデー
タメモリ（ＲＡＭ）であり、セレクタ１７からの信号，
／ＷＥ信号，／ＯＥ信号，ＰＬ6d２０からの信号を入力
とする。５ｄはＲＯＭテストデータメモリ４からの信号
を受けるＰＬ5b、１８はデータレジスタ、１９はＰＬ5b
５ｄ及びデータレジスタ１８からの信号が入力するセレ
クタである。５ｃはＰＬ4 ３ｃからの信号を受けるＰＬ
5a、７はＰＬ5aからの信号を受けるアドレスドライバで
ある。２１ａは被測定デバイス（以下、ＤＵＴと称す）
で、アドレスドライバ７からの信号が入力される。２１
ｂは被測定デバイスの期待値データ情報を格納した外部
媒体である期待値ＲＯＭで、アドレスドライバ７からの
信号が入力される。６はセレクタ１９，及びＤＵＴ２１
ａ又は期待値ＲＯＭ２１ｂからの信号が入力するデータ
コンパレータであり、９はデータコンパレータ６からの
信号が入力し、ＰＬ6d２０へ出力するパス／フェイル判
定回路（以下、Ｐ／Ｆ判定回路と称す）である。2. Description of the Related Art FIG. 3 is a block diagram relating to generation of expected value data in a conventional ROM test apparatus, and FIG.
3 is a timing diagram for each element of FIG. In the figure,
1 is a timing generator (hereinafter referred to as TG), 2 is TG
The pattern generator (hereinafter referred to as PG) 3c which receives the signal from 1 and the pipeline latch (hereinafter referred to as PL) 3c which receives the signal from PG2 are PL 4 . 16a is a PL 5c that receives the signal from the PL 4 3c, and 16b is a PL 5c.
PL 6c and 17 which receive the signal from 16a are selectors to which the signals from PL 4 3c and PL 6c 16b are input.
Reference numeral 4 denotes a ROM test data memory (RAM) in which expected value data information is written.
The / WE signal, the / OE signal, and the signal from the PL 6d 20 are input. 5d is a PL 5b that receives a signal from the ROM test data memory 4, 18 is a data register, and 19 is a PL 5b.
5d and a selector to which signals from the data register 18 are input. 5c is a PL receiving the signal from PL 4 3c
Address drivers 5a and 7 receive signals from PL 5a . 21a is a device under test (hereinafter referred to as DUT)
Then, the signal from the address driver 7 is input. 21
Reference numeral b is an expected value ROM which is an external medium storing expected value data information of the device under test, to which a signal from the address driver 7 is input. 6 is a selector 19 and a DUT 21
a is a data comparator to which a signal from the expected value ROM 21b is input, and 9 is a pass / fail judgment circuit (hereinafter, referred to as P / F judgment circuit) to which the signal from the data comparator 6 is input and output to the PL 6d 20. Is.
【０００３】２２はテストヘッドであり、テスト時は、
テスト用テストボードを装着し、ＰＬ5a５ｃ，ＰＬ5b５
ｄ，データレジスタ１８，セレクタ１９，アドレスドラ
イバ７，データコンパレータ６，ＤＵＴ２１ａ，Ｐ／Ｆ
判定回路９から構成されるテストヘッド２２を使用す
る。期待値データをテスト装置に取り込む時は、ＤＵＴ
２１ａと期待値データＲＯＭ２１ｂとを取り替え、期待
値データ読み出し用テストボードを装着し、ＰＬ5b５
ｄ，データレジスタ１８，セレクタ１９，アドレスドラ
イバ７，データコンパレータ６，期待値ＲＯＭ２１ｂ，
Ｐ／Ｆ判定回路９，ＰＬ6d２０から構成されるテストヘ
ッド２２を使用する。Reference numeral 22 is a test head.
Attach a test board for testing, PL 5a 5c, PL 5b 5
d, data register 18, selector 19, address driver 7, data comparator 6, DUT 21a, P / F
A test head 22 composed of the judgment circuit 9 is used. When importing expected value data into the test equipment, use the DUT
21a and the expected value data ROM 21b are replaced with each other, a test board for reading expected value data is mounted, and PL 5b 5
d, data register 18, selector 19, address driver 7, data comparator 6, expected value ROM 21b,
A test head 22 including a P / F determination circuit 9 and a PL 6d 20 is used.
【０００４】上述よりわかるように、期待値データの取
り込みにはテストボードを交換する必要がある。しか
し、テストヘッドはハンドラに装着され、ある温度（高
温，常温，低温等）に保たれているため、テストボード
を交換すると、温度がテスト条件の範囲に収まるまでの
時間、テストが行えない。As can be seen from the above, it is necessary to replace the test board to fetch the expected value data. However, since the test head is attached to the handler and kept at a certain temperature (high temperature, normal temperature, low temperature, etc.), when the test board is replaced, the test cannot be performed until the temperature falls within the test condition range.
【０００５】次に動作について図３，図４を用いて説明
する。まずＰＧ２はＴＧ１のタイミング（以下、ＰＬ信
号と称す）で例えばアドレスデータＡ（１）を作成し、
ＰＬ4 ３ｃへ該アドレスデータＡ（１）を出力する。そ
してＰＬ4 ３ｃは次のＰＬ信号でアドレスデータＡ
（１）をＰＬ5c１６ａ，セレクタ１７，ＰＬ5a５ｃへ出
力する。セレクタ１７は、テスト時はＰＬ4 ３ｃからの
出力をデータメモリ４へ出力し、期待値データの取り込
み時はＰＬ6c１６ｂからの出力をデータメモリ４へ出力
する。このセレクタ１７は、期待値データの取り込み時
にデータメモリ４へ入力されるアドレスデータＡ（１）
と書き込みデータＷＤ（１）の組み合わせが、期待値Ｒ
ＯＭと変わらないようにするものである。Next, the operation will be described with reference to FIGS. First, PG2 creates, for example, address data A (1) at the timing of TG1 (hereinafter referred to as PL signal),
To PL 4 3c outputs the address data A (1). The PL 4 3c address data A in the next PL signal
(1) is output to the PL 5c 16a, the selector 17, and the PL 5a 5c. The selector 17 outputs the output from the PL 4 3c to the data memory 4 during the test, and outputs the output from the PL 6c 16b to the data memory 4 during the acquisition of the expected value data. The selector 17 receives the address data A (1) input to the data memory 4 when the expected value data is fetched.
And the write data WD (1) is the expected value R
It is the same as OM.
【０００６】データメモリ４はアドレスデータＡ（１）
に対応する期待値データＥＤ（１）をＰＬ5b５ｄへ出力
する。次のＰＬ信号でＰＬ5a５ｃ，ＰＬ5b５ｄはアドレ
スデータＡ（１），期待値データＥＤ（１）を出力す
る。そしてＤＵＴ２１ａはアドレスデータＡ（１）を入
力し、アクセスタイムの時間後に読み出し、データＲＤ
（１）を出力する。The data memory 4 has address data A (1).
The expected value data ED (1) corresponding to is output to PL 5b 5d. With the next PL signal, PL 5a 5c and PL 5b 5d output address data A (1) and expected value data ED (1). Then, the DUT 21a inputs the address data A (1), reads it after the access time, and outputs the data RD.
Output (1).
【０００７】データコンパレータ６は、セレクタ１９か
らの出力データであるＥＤ（１）とＤＵＴ２１ａからの
出力データであるＲＤ（１）を比較し、一致または不一
致のデータをＰ／Ｆ判定回路９へ送る。Ｐ／Ｆ判定回路
９は、ＤＵＴ２１ａのアクセスタイムによる遅延の間に
データコンパレータ６から不一致のデータが送られる
が、これを即フェイルとせず、テスト条件の時間後、不
一致データが送られてきているとフェイル、一致のデー
タだけパスとする。以上のようにしてテストを行う。The data comparator 6 compares the output data from the selector 19 with ED (1) and the output data from the DUT 21a, RD (1), and sends matching or non-matching data to the P / F determination circuit 9. .. In the P / F determination circuit 9, the mismatch data is sent from the data comparator 6 during the delay due to the access time of the DUT 21a, but this is not immediately failed, and the mismatch data is sent after the test condition time. Only fail and match data are passed. The test is performed as described above.
【０００８】次に期待値データの取り込みについて説明
する。テストボードを期待値データ読み出し用のものに
交換し、ＤＵＴ２１ａに相当する部分に期待値ＲＯＭ２
１ｂを装着して行う。セレクタ１９はデータレジスタ１
８からの入力にし、データレジスタ１８へデータ“０”
を設定する。期待値ＲＯＭ２１ｂから出力された書き込
みデータＷＤ（１）とデータ“０”はデータコンパレー
タ６へ入力されるが、出力はＷＤ（１）と同じものとな
る。これをＰＬ6d２０を経由してデータメモリ４へ書き
込む。この時、セレクタ１７によりデータメモリ４へ入
力されるアドレスデータＡ（１）と書き込みデータＷＤ
（１）の組み合わせは、期待値ＲＯＭ２１ｂの内容と同
じになっている。Next, the acquisition of expected value data will be described. Replace the test board with one for reading expected value data, and replace the expected value ROM2 in the part corresponding to DUT21a.
Wear 1b. Selector 19 is data register 1
Input from 8 and data “0” to the data register 18.
To set. The write data WD (1) and the data “0” output from the expected value ROM 21b are input to the data comparator 6, but the output is the same as WD (1). This is written in the data memory 4 via the PL 6d 20. At this time, address data A (1) and write data WD input to the data memory 4 by the selector 17
The combination of (1) is the same as the content of the expected value ROM 21b.
【０００９】尚ＰＧ２からの出力のアドレスデータはＡ
（１），Ａ（２），Ａ（３）と順に出力されていき、こ
れらはＰＬ信号の１サイクル毎に遅れて出力され、順に
上述のアドレスデータＡ（１）の場合と同様に処理され
る。The address data output from PG2 is A
(1), A (2) and A (3) are sequentially output, and these are output with a delay for each cycle of the PL signal, and are sequentially processed in the same manner as the case of the address data A (1). It
【００１０】[0010]
【発明が解決しようとする課題】従来の半導体テスト装
置は以上のように構成されており、期待値データ情報を
取り込むのにＰ／Ｆ判定回路からデータメモリへの経路
を使用する構成なので、テストボードを交換しなければ
ならず、テストボードの交換後は温度がテスト条件の範
囲内に収まるまでの時間が必要であり、このためこの間
はテストを行えないという問題点があり、またテストボ
ードの交換の手間がかかるという問題点があった。The conventional semiconductor test apparatus is configured as described above, and the path from the P / F determination circuit to the data memory is used to capture the expected value data information. The board must be replaced, and after the test board is replaced, it takes time for the temperature to fall within the test conditions.Therefore, there is a problem that the test cannot be performed during this time. There is a problem that it takes time and effort for replacement.
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、期待値データ情報を取り込む速
度は落とさずに、テストボード交換を不要にできるとと
もに、テスト装置の待機時間を減少でき、作業者の負担
も軽くできる半導体テスト装置を得ることを目的とす
る。The present invention has been made in order to solve the above-mentioned problems, and it is possible to eliminate the need for test board replacement without decreasing the speed at which expected value data information is taken in and reduce the standby time of the test apparatus. An object of the present invention is to obtain a semiconductor test device that can be manufactured and the burden on the operator can be reduced.
【００１２】[0012]
【課題を解決するための手段】この発明に係る半導体テ
スト装置は、第１のドライバ回路と第１のコンパレータ
回路と判定回路とを有する判定手段と、第２のドライバ
回路と第２のコンパレータ回路とを有する書込み手段と
を備えたものである。A semiconductor test apparatus according to the present invention comprises a judging means having a first driver circuit, a first comparator circuit and a judging circuit, a second driver circuit and a second comparator circuit. And a writing means having a.
【００１３】[0013]
【作用】この発明においては、即ちデバイスのテスト用
の第１のドライバ回路と第１のコンパレータ回路とは別
に、第２のドライバ回路及び第２のコンパレータ回路を
設けたので、期待値データ情報をテスト装置に取り込む
場合にテストボードを使用しないでよい。According to the present invention, that is, since the second driver circuit and the second comparator circuit are provided separately from the first driver circuit and the first comparator circuit for testing the device, the expected value data information is transmitted. Do not use the test board when incorporating it into the test equipment.
【００１４】[0014]
【実施例】図１はこの発明の一実施例による半導体テス
ト装置のブロック図であり、図２は図１の各要素につい
てのタイミング図である。図において、図３，図４と同
一符号は同一又は相当部分を示し、３ａはＰＧ２の信号
を受けるＰＬ1 であり、３ｂはＰＬ1 ３ａからの信号を
受け、ＲＯＭテストデータメモリ４及びＰＬ3a５ａへ出
力するＰＬ2aである。５ｂはＲＯＭテストデータメモリ
４からの信号を受け、データコンパレータ６へ出力する
ＰＬ3bである。７はＰＬ3a５ａからの信号を受けるアド
レスドライバで、８はアドレスドライバ７からの信号を
入力し、データコンパレータ６へ出力するＤＵＴであ
る。１０は第１のユニットであるテストヘッドであり、
ＰＬ3a５ａ，ＰＬ3b５ｂ，アドレスドライバ７，データ
コンパレータ６，ＤＵＴ８，Ｐ／Ｆ判定回路９より構成
される。１１はＰＬ1 ３ａからの信号を受ける第２のア
ドレスドライバ、１２はアドレスドライバ１１からの信
号を受ける期待値ＲＯＭで、被測定デバイスの期待値デ
ータ情報を格納したＲＯＭデバイスやＩＣカード等の外
部媒体である。１３は期待値ＲＯＭ１２からの信号を受
けるデータコンパレータ、１４はデータコンパレータ１
３からの信号を受け、データメモリ４へ出力するＰＬ2b
である。１５はテストヘッド１０とは別の第２のユニッ
トであるＲＯＭデータリーダーで、アドレスドライバ１
１，期待値ＲＯＭ１２，データコンパレータ１３，ＰＬ
2b１４より構成される。1 is a block diagram of a semiconductor test apparatus according to an embodiment of the present invention, and FIG. 2 is a timing chart for each element of FIG. In the figure, the same reference numerals as those in FIGS. 3 and 4 denote the same or corresponding parts, 3a is PL 1 which receives the signal of PG2, 3b is the signal from PL 1 3a, ROM test data memory 4 and PL 3a PL 2a output to 5a. Reference numeral 5b is a PL 3b which receives a signal from the ROM test data memory 4 and outputs it to the data comparator 6. Reference numeral 7 is an address driver that receives a signal from the PL 3a 5a, and 8 is a DUT that inputs the signal from the address driver 7 and outputs it to the data comparator 6. 10 is a test head which is the first unit,
It is composed of PL 3a 5a, PL 3b 5b, an address driver 7, a data comparator 6, a DUT 8, and a P / F determination circuit 9. The second address driver 11 which receives a signal from the PL 1 3a, 12 is the expected value ROM which receives a signal from the address driver 11, an external ROM device or IC card that stores the expected value data information of the measuring device It is a medium. 13 is a data comparator that receives a signal from the expected value ROM 12, and 14 is a data comparator 1.
PL 2b which receives the signal from 3 and outputs it to the data memory 4
Is. Reference numeral 15 is a ROM data reader which is a second unit different from the test head 10 and includes an address driver 1
1, expected value ROM 12, data comparator 13, PL
It consists of 2b14.
【００１５】次に動作について図１，図２を用いて説明
する。テスト時はＲＯＭデータリーダ１５は使用せず、
期待値データをテスト装置に取り込む時はテストヘッド
１０は使用しない。以下にテスト時と、期待値データ取
り込み時とに分けて説明する。Next, the operation will be described with reference to FIGS. The ROM data reader 15 is not used during the test,
The test head 10 is not used when the expected value data is loaded into the test apparatus. The following is a description of the test time and the expected value data acquisition time separately.
【００１６】テスト時は従来と同様であり、アドレスデ
ータＡ（１）はＰＬ1 ３ａ，ＰＬ2a３ｂ，データメモリ
４へと送られると同時に、ＰＬ3a５ａへも送られる。デ
ータメモリ４は、アドレスデータＡ（１）を入力され、
期待値データＥＤ（１）をＰＬ3b５ｂへ出力する。At the time of the test, the address data A (1) is sent to PL 1 3a, PL 2a 3b, the data memory 4 and PL 3a 5a at the same time as in the conventional case. The address data A (1) is input to the data memory 4,
The expected value data ED (1) is output to PL 3b 5b.
【００１７】ＰＬ3a５ａがアドレスデータＡ（１）を出
力する時のＰＬ信号と同時に、ＰＬ3b５ｂが期待値デー
タＥＤ（１）を出力する。アドレスデータＡ（１）はＰ
Ｌ3a５ａからアドレスドライバ７を経て、ＤＵＴ８へ入
力される。アドレスデータＡ（１）を入力されたＤＵＴ
８は、読み出しデータＲＤ（１）をデータコンパレータ
６へ出力する。そして従来と同様に、データコンパレー
タ６は、ＤＵＴ８とＰＬ3b５ｂの出力とを比較し、Ｐ／
Ｆ判定回路９でパスかフェイルかを決める。PL 3b 5b outputs expected value data ED (1) at the same time as the PL signal when PL 3a 5a outputs address data A (1). Address data A (1) is P
It is input from L 3a 5a to the DUT 8 via the address driver 7. DUT to which address data A (1) is input
8 outputs the read data RD (1) to the data comparator 6. Then, as in the conventional case, the data comparator 6 compares the DUT 8 with the output of PL 3b 5b, and outputs P /
The F judgment circuit 9 decides whether it is pass or fail.
【００１８】期待値データ取り込み時は、ＰＧ２で作ら
れたアドレスデータＡ（１）はＰＬ1 ３ａ，アドレスド
ライバ１１を経て期待値ＲＯＭ１２へ送られる。アドレ
スデータＡ（１）を入力された期待値ＲＯＭ１２は、書
き込みデータＷＤ（１）を出力する。書き込みデータＷ
Ｄ（１）はデータコンパレータ１３，ＰＬ2b１４を経
て、データメモリ４へ出力される。そしてデータメモリ
４は、アドレスデータＡ（１）と書き込みデータＷＤ
（１）を入力され、書き込みを行う。At the time of fetching the expected value data, the address data A (1) created by PG2 is sent to the expected value ROM 12 via the PL 1 3a and the address driver 11. The expected value ROM 12 to which the address data A (1) is input outputs the write data WD (1). Write data W
D (1) is output to the data memory 4 via the data comparator 13 and PL 2b 14. Then, the data memory 4 stores the address data A (1) and the write data WD.
(1) is input and writing is performed.
【００１９】尚、上述ではアドレスデータＡ（１）の動
きについて説明したが、ＰＧ２がＰＬ信号でアドレスデ
ータＡ（１），Ａ（２），Ａ（３）と順に出力し、他の
アドレスデータについても順に次のＰＬ信号のサイクル
で同様に処理される。Although the movement of the address data A (1) has been described above, the PG2 outputs the PL data as the address data A (1), A (2), and A (3) in sequence, and the other address data. Is similarly processed in the next cycle of the PL signal.
【００２０】このように本実施例によれば、第１のドラ
イバ回路であるアドレスドライバ７と第１のコンパレー
タ回路であるデータコンパレータ６とＰ／Ｆ判定回路９
とにより構成される判定手段が格納されるテストヘッド
１０とは別に、第２のドライバ回路であるアドレスドラ
イバ１１及び第２のコンパレータ回路であるデータコン
パレータ１３を有する書込み手段であるＲＯＭデータリ
ーダ１５とを備えたので、期待値データ情報を取り込む
速度は落とさずに、期待値データ情報をテスト装置に取
り込む場合にテストボードを使用しなくてよくなり、従
ってテストボード交換によるテスト装置の待機時間をな
くすことができ、また手間もかからず作業者の負担も軽
くできる。As described above, according to this embodiment, the address driver 7 as the first driver circuit, the data comparator 6 as the first comparator circuit, and the P / F determination circuit 9 are provided.
In addition to the test head 10 in which the determining means configured by is stored, a ROM data reader 15 as a writing means having an address driver 11 as a second driver circuit and a data comparator 13 as a second comparator circuit, As a result, the test board does not have to be used to acquire expected value data information into the test equipment without slowing down the acquisition of expected value data information, thus eliminating the waiting time of the test equipment due to replacement of the test board. In addition, it does not take time and labor and the burden on the operator can be reduced.
【００２１】なお、上記実施例では、データコンパレー
タ１３を備えているが、期待値データを供給する外部媒
体である期待値ＲＯＭ１２がＰＬ2b１４で扱えるレベル
の信号を出力する場合においては、データコンパレータ
１３はなくてもよい。Although the data comparator 13 is provided in the above embodiment, when the expected value ROM 12, which is an external medium for supplying expected value data, outputs a signal of a level that can be handled by the PL 2b 14, the data comparator 13 is used. 13 may be omitted.
【００２２】[0022]
【発明の効果】以上のようにこの発明に係る半導体テス
ト装置によれば、第１のドライバ回路と第１のコンパレ
ータ回路と判定回路とを有する判定手段と、第２のドラ
イバ回路と第２のコンパレータ回路とを有する書込み手
段とを備えたので、期待値データ情報をテスト装置に取
り込むのに、テストボードを使用しないでよく、従って
テストボード交換によるテスト装置の待機時間をなくす
ことができ、また手間がかからず作業者の負担を低減で
きるという効果がある。As described above, according to the semiconductor test apparatus of the present invention, the judging means having the first driver circuit, the first comparator circuit and the judging circuit, the second driver circuit and the second driver circuit are provided. Since the test circuit is provided with the writing means having the comparator circuit, it is not necessary to use the test board to fetch the expected value data information into the test device, and therefore the waiting time of the test device due to the replacement of the test board can be eliminated, and There is an effect that the burden on the operator can be reduced without taking time and effort.
【図１】この発明の一実施例による半導体テスト装置の
ブロック図である。FIG. 1 is a block diagram of a semiconductor test device according to an embodiment of the present invention.
【図２】図１の各要素についてのタイミング図である。2 is a timing diagram for each element of FIG. 1. FIG.
【図３】従来の半導体テスト装置のブロック図である。FIG. 3 is a block diagram of a conventional semiconductor test device.
【図４】図３の各要素についてのタイミング図である。FIG. 4 is a timing diagram for each element of FIG.
３ａ ＰＬ1 ３ｂ ＰＬ2a ４ ＲＯＭテストデータメモリ ５ａ ＰＬ3a ５ｂ ＰＬ3b ６ データコンパレータ ７ アドレスドライバ ８ ＤＵＴ（被測定デバイス） ９ Ｐ／Ｆ判定回路 １０ テストヘッド １１ アドレスドライバ １２ 期待値ＲＯＭ（外部媒体） １３ データコンパレータ １４ ＰＬ2b １５ ＲＯＭデータリーダー3a PL 1 3b PL 2a 4 ROM test data memory 5a PL 3a 5b PL 3b 6 data comparator 7 address driver 8 DUT (device under test) 9 P / F determination circuit 10 test head 11 address driver 12 expected value ROM (external medium) 13 Data comparator 14 PL 2b 15 ROM data reader
─────────────────────────────────────────────────────
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【手続補正書】[Procedure amendment]
【提出日】平成４年１月２８日[Submission date] January 28, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】２２はテストヘッドであり、テスト時は、
テスト用テストボードを装着し、ＰＬ5a５ｃ，ＰＬ5b５
ｄ，データレジスタ１８，セレクタ１９，アドレスドラ
イバ７，データコンパレータ６，ＤＵＴ２１ａ，Ｐ／Ｆ
判定回路９から構成されるテストヘッド２２を使用す
る。期待値データをテスト装置に取り込む時は、ＤＵＴ
２１ａと期待値データＲＯＭ２１ｂとを取り替え、期待
値データ読み出し用テストボードを装着し、ＰＬ 5a５
ｃ，データレジスタ１８，セレクタ１９，アドレスドラ
イバ７，データコンパレータ６，期待値ＲＯＭ２１ｂ，
Ｐ／Ｆ判定回路９，ＰＬ6d２０から構成されるテストヘ
ッド２２を使用する。Reference numeral 22 is a test head.
Attach a test board for testing, PL 5a 5c, PL 5b 5
d, data register 18, selector 19, address driver 7, data comparator 6, DUT 21a, P / F
A test head 22 composed of the judgment circuit 9 is used. When importing expected value data into the test equipment, use the DUT
21a and the expected value data ROM 21b are replaced, a test board for reading expected value data is mounted, and PL 5a 5
c , data register 18, selector 19, address driver 7, data comparator 6, expected value ROM 21b,
A test head 22 including a P / F determination circuit 9 and a PL 6d 20 is used.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００６】データメモリ４はアドレスデータＡ（１）
に対応する期待値データＥＤ（１）をＰＬ5b５ｄへ出力
する。次のＰＬ信号でＰＬ5a５ｃ，ＰＬ5b５ｄはアドレ
スデータＡ（１），期待値データＥＤ（１）を出力す
る。そしてＤＵＴ２１ａはアドレスデータＡ（１）を入
力し、アクセスタイムの時間後に、読み出しデータＲＤ
（１）を出力する。The data memory 4 has address data A (1).
The expected value data ED (1) corresponding to is output to PL 5b 5d. With the next PL signal, PL 5a 5c and PL 5b 5d output address data A (1) and expected value data ED (1). And DUT21a inputs the address data A (1), the time after the access time, Shi read out data RD
Output (1).
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｆ 9288−5Ｌ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location G11C 29/00 303 F 9288-5L
Claims (3)
１のドライバ回路と、上記被測定デバイスからの出力信
号を判定するコンパレータ回路と判定回路とを有する判
定手段と、 被測定デバイスの期待値データ情報を格納した外部媒体
から該期待値データ情報を読み出すための第２のドライ
バ回路と、該期待値データをＲＯＭデータメモリに書き
込むための第２のコンパレータ回路とを有する書込み手
段とを備えたことを特徴とする半導体テスト装置。1. A first driver circuit for supplying an input signal to a device under test, a judging means having a comparator circuit and a judging circuit for judging an output signal from the device under test, and an expected value of the device under test. A writing means having a second driver circuit for reading the expected value data information from an external medium storing data information and a second comparator circuit for writing the expected value data in a ROM data memory is provided. Semiconductor test equipment characterized by the above.
タ回路と判定回路とを有する判定手段が格納される第１
のユニットと、第２のドライバ回路及び第２のコンパレ
ータ回路とを有する書込み手段が格納される第２のユニ
ットとを備えたことを特徴とする半導体テスト装置。2. A first storing means for storing a judging means having a first driver circuit, a first comparator circuit and a judging circuit.
And a second unit in which a writing unit having a second driver circuit and a second comparator circuit is stored.
与えるアドレス信号を、被測定デバイスへのアドレス信
号を発生するパターン発生器から供給することを特徴と
する請求項１記載の半導体テスト装置。3. The semiconductor test apparatus according to claim 1, wherein an address signal to be given to the external medium through the second driver circuit is supplied from a pattern generator which generates an address signal to the device under test. ..
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242765A JPH0552913A (en) | 1991-08-27 | 1991-08-27 | Semiconductor testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242765A JPH0552913A (en) | 1991-08-27 | 1991-08-27 | Semiconductor testing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0552913A true JPH0552913A (en) | 1993-03-02 |
Family
ID=17093946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242765A Pending JPH0552913A (en) | 1991-08-27 | 1991-08-27 | Semiconductor testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0552913A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034082A1 (en) * | 2001-10-15 | 2003-04-24 | Advantest Corporation | Application specific event based semiconductor memory test system |
-
1991
- 1991-08-27 JP JP3242765A patent/JPH0552913A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034082A1 (en) * | 2001-10-15 | 2003-04-24 | Advantest Corporation | Application specific event based semiconductor memory test system |
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