JPH0552779U - 半導体試験装置 - Google Patents

半導体試験装置

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JPH0552779U
JPH0552779U JP10495291U JP10495291U JPH0552779U JP H0552779 U JPH0552779 U JP H0552779U JP 10495291 U JP10495291 U JP 10495291U JP 10495291 U JP10495291 U JP 10495291U JP H0552779 U JPH0552779 U JP H0552779U
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JP
Japan
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dut
delay amount
semiconductor
circuit
output
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JP10495291U
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Inventor
輔 伊藤
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Advantest Corp
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Advantest Corp
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Abstract

(57)【要約】 【目的】 同時測定されるＤＵＴの出力端における出力
タイミングを一致させるタイミング調整をする半導体試
験装置を提供する。 【構成】 タイミング・ジェネレータ１において発生さ
れるタイミング波形をＦＣ／ＤＣ２を介して複数の半導
体装置ＤＵＴ1 およびＤＵＴn に同時に供給し、これら
半導体装置の応答である出力を同時測定する半導体試験
装置において、ＦＣ／ＤＣ２と複数の半導体装置のそれ
ぞれの入力端との間に遅延量調整回路７および７’を具
備し、半導体装置ＤＵＴ1 およびＤＵＴn それぞれの入
出力端間に半導体装置ＤＵＴ1 およびＤＵＴn の遅延量
を測定する遅延量測定回路５および５’を具備し、遅延
量測定回路５および５’と遅延量調整回路７および７’
との間に位相差検出回路６を具備した半導体試験装置を
構成した。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
この考案は、半導体試験装置に関し、特に半導体装置毎にＣＬＫまたはＳＴＲ Ｂの入力のタイミング設定を異にする測定における同時測定を実施するに際して 半導体装置の出力端における出力タイミングを一致させる半導体試験装置に関す る。
【０００２】
【従来の技術】
図１において、半導体試験装置Ｔにより複数の半導体装置（以下、ＤＵＴと称 １からＦＣ／ＤＣ２、ドライバ回路３を介して同一のタイミングの波形を各ＤＵ Ｔ1 およびＤＵＴn に同時に供給し、これらＤＵＴの応答である出力を測定して いる。この場合、各ＤＵＴ1 およびＤＵＴn の出力端を測定タイミングの基準時 点とした同時測定を実施すると、各ＤＵＴ1 およびＤＵＴn 固有の遅延量が相異 なることに起因して測定結果に誤差を生ぜしめることがある。
【０００３】 このことを、ＤＵＴがＡＮＤゲートである場合について考えてみる。図２にお いて、ＤＵＴ1 は、時刻ｔ0 において一方の入力端Ａに入力パルスが印加されて も出力端Ｘ1 に出力を生ぜず、時刻ｔ1 において他方の入力端Ｂに入力パルスが 印加されて略瞬時に出力端Ｘ1 に出力を生ぜしめるものとする。一方、ＤＵＴ1 とは異なる他のＡＮＤゲートであるＤＵＴn にもＤＵＴ1 と全く同様に、時刻ｔ 0 において一方の入力端Ａに入力パルスが印加されてこの時出力端Ｘｎには当然 出力は生じないが、時刻ｔ1 において他方の入力端ＢにＤＵＴ1 と同様に入力パ ルスが印加されてもこの時出力端Ｘｎに出力を生ずることはなくして時刻ｔ1 よ り少し遅れた時刻ｔ2 において出力端Ｘｎに出力を生ずる。これはＤＵＴ1 およ びＤＵＴn 自体の遅延量が相違することから両ゲートの入力は同期していても、 出力端Ｘ１と出力端Ｘn の出力に（ｔ2 −ｔ1 ）の時間差が生ずるということで ある。
【０００４】
【考案が解決しようとする課題】
以上の通り、各ＤＵＴの出力端を測定タイミングの基準時点として測定を実施 しようとする場合、各ＤＵＴ固有の遅延量が相異なるところから各ＤＵＴの入力 は同期していても出力端から送り出される出力信号の出力タイミングに各ＤＵＴ 固有の遅延量の差に等しい誤差が生ずる結果となる。
【０００５】 この考案は、このような誤差を調整して同時測定されるＤＵＴの出力端におけ る出力タイミングを一致させるタイミング調整をする半導体試験装置を提供しよ うとするものである。
【０００６】
【課題を解決するための手段】
タイミング・ジェネレータ１において発生されるタイミング波形をＦＣ／ＤＣ ２を介して複数の半導体装置ＤＵＴ1 およびＤＵＴn に同時に供給し、これら半 導体装置の応答である出力を同時測定する半導体試験装置において、ＦＣ／ＤＣ ２と複数の半導体装置それぞれの入力端との間に遅延量調整回路７および７’を 具備し、半導体装置ＤＵＴ1 およびＤＵＴn それぞれの入出力端間に半導体装置 ＤＵＴ1 およびＤＵＴn の遅延量を測定する遅延量測定回路５および５’を具備 し、遅延量測定回路５および５’と遅延量調整回路７および７’との間に位相差 検出回路６を具備した半導体試験装置を構成した。
【０００７】
【実施例】
この考案の実施例を図３を参照して説明する。この考案の半導体試験装置は、 タイミング・ジェネレータ１からＦＣ／ＤＣ２を介して送り出された波形のタイ ミングをＤＵＴ遅延量調整回路７およびＤＵＴ遅延量調整回路７’によりそれぞ れ遅延量の調整をしてからドライバ回路３を介してＤＵＴ1 およびＤＵＴn に供 給し、結局ＤＵＴ1 およびＤＵＴn の出力端における位相を同一にするものであ る。即ち、ＦＣ／ＤＣ２とドライバ回路３およびドライバ回路３’との間に、そ れぞれ遅延量調整回路７、遅延量調整回路７’を具備せしめている。そして、Ｄ ＵＴ1 およびＤＵＴn の入出力端間それぞれにＤＵＴの遅延量を測定する遅延量 測定回路５、遅延量測定回路５’を具備し、また遅延量測定回路５と遅延量調整 回路７との間および遅延量測定回路５’と遅延量調整回路７’との間に位相差検 出回路６を具備せしめている。
【０００８】 ここで、先ず、遅延量測定回路５および遅延量測定回路５’によりそれぞれＤ ＵＴ1 の遅延量、ＤＵＴn の遅延量を測定する。この遅延量の測定は、ＤＵＴ1 およびＤＵＴn それぞれの任意の一つについて実施する。この測定により、遅延 量は例えばＤＵＴ1 は２０ｐＳ、ＤＵＴn は３０ｐＳであるという結果が得られ るのであるが、次いでこれに基づいてＤＵＴ1 およびＤＵＴn の出力端の位相が 互いに等しくなるように遅延量調整回路７、遅延量調整回路７’の調整が行われ る。遅延量調整が終了した後、半導体試験装置による現実の同時測定が開始され る。
【０００９】
【考案の効果】
以上の通りであり、ＤＵＴおよびＤＵＴn の遅延量の測定結果に基づいてＤＵ Ｔ1 およびＤＵＴn の出力端の位相を互いに等しくなるように調整することがで き、固有の遅延量を異にするＤＵＴの同時測定が可能になる。
【図面の簡単な説明】
【図１】半導体試験装置の従来例を示す図である。
【図２】ＤＵＴ固有の遅延量の相異について説明するた
めの図であり、（ａ）はＡＮＤゲートであるＤＵＴを示
す図、（ｂ）はその動作タイミング・チャートを示す図
である。
【図３】この考案の半導体試験装置を示す図である。
【符号の説明】
１ タイミング・ジェネレータ ２ ＦＣ／ＤＣ ＤＵＴ1 半導体装置 ＤＵＴn 半導体装置 ５ 遅延量測定回路 ５’ 遅延量測定回路 ６ 位相差検出回路 ７ 遅延量調整回路 ７’ 遅延量調整回路

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 タイミング・ジェネレータにおいて発生
    されるタイミング波形をＦＣ／ＤＣを介して複数の半導
    体装置に同時に供給し、これら半導体装置の応答である
    出力を同時測定する半導体試験装置において、ＦＣ／Ｄ
    Ｃと複数の半導体装置それぞれの入力端との間に遅延量
    調整回路を具備し、半導体装置それぞれの入出力端間に
    半導体装置の遅延量を測定する遅延量測定回路を具備
    し、遅延量測定回路と遅延量調整回路との間に位相差検
    出回路を具備したことを特徴とする半導体試験装置。
JP10495291U 1991-12-19 1991-12-19 半導体試験装置 Pending JPH0552779U (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58144763A (ja) * 1982-02-24 1983-08-29 Toshiba Corp 同期検出回路
JPS61133872A (ja) * 1984-12-03 1986-06-21 Fujitsu Ltd 集積回路試験装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58144763A (ja) * 1982-02-24 1983-08-29 Toshiba Corp 同期検出回路
JPS61133872A (ja) * 1984-12-03 1986-06-21 Fujitsu Ltd 集積回路試験装置

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A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980804