JPS58144763A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、複数個の被試験デ・肴イスを同時に機能試
験する場合の同期合わせに用いられる同期検出回路に関
する。

〔発明の技術的背景〕

従来、Ｌ８Ｉの機能試験装置で複数の被試験デバイスを
同時に試験する場合、被試験デ・ダイスの種類によりて
はデ・々イス間の同期合わせが必要となる。このため、
例えば内部回路を初期化する丸めの入力端子がなく、ク
ロ、り・ダルス信号を入力して出力が初期状態に適した
ことを検出するように構成され九回路においては、第１
図に示すような同期検出回路を使用して同期合わせを行
なりた後機能試験を行なっている。すなわち、位相差検
出回路１１に被試験デバイスＤ１およびり、の同期出力
８Ｄ１＋　８０１を供給し、上記位相差検出回路１１の
出力８１．によりてセレクタ回路１２を切シ換見制御す
る。上記セレクタ回路１２および位相差検出回路１１に
はそれぞれクロ、りｔ４ルス信号φを供給するとともに
、この信号φをクロ、り１／２＠路１３を介して２倍周
期として供給する。そして、ｆｈΔイスＤ１に上記セレ
クタ回路１２の出方＆１徨供給し、Ｄ露にはクーツタパ
ルス信号φを供給して上記位相差検出回路１１から同期
完了信号Ｓを得る。

上記のような構成において第２！１１のタイ建／グチヤ
ードを用−て動作を説明する。まず初期状態で社、被試
験デバイスＤＩへは、クーツタパルス信号φが直接セレ
クタ回路１１０出カとじて供給され、被試験デバイスＤ
、へはタロＶり／４ルス信号φが供給される。そして、
被試験デバイスＤ１の同期出力ｓＤｌが現われ走時点ム
から、被試験デバイスＤＩの同期出方１１０．が現われ
る時点１オでの区間のクワ、りΔルスの数を位相差検出
回路１２にょうて計数する。この区間Ａ−１が被試験デ
バイスＤＩとり、との位相差である。被試験デバイスＤ
Ｉの同期出力ｇＤ、が現われると同時に位相差検出μｓ
路１１の出力８■によつてセレクタ回路１２を切）換え
、被試験デバイスＤｓ　Ｋクロツタ１／２１１Ｍ１　ｔ
　ｓ　ｐｃよって２倍周期とし九りロックツ辛ルス信号
８１１を供給する。この２倍周期としたクロ、り・臂ル
ス信号８□を、被試験デ・量イスＤＩ＋Ｄ１間のクロ、
クノタルスの差だけ供給すれば、被試験デバイスＤ１の
同期出力を位相差分だけ遅らすことができ、被試験デバ
イスＤｌｌｌ）、間の同期を合わせることができる。１
紀位相差検出回路１１によって計数したクロ、り・ぐル
ス数と２倍周期のクロツク・９ルス数七が一致した時点
Ｃで、セレクタ回路Ｉ２を切り換えて被試験−ノぐイス
Ｄ１にクロックｌ母ルス信号φを供給するとともに位相
差検出回路１１から同期完了信号Ｓを出力する。

また、３台以上の被試験デバイスの同期合わせを行なう
場合には、被試験デバイスと位相差検出回路１１との間
に被試験デバイスに対応したセレクタ回路を設け、この
セレクタ回路を切り換え制御して常に２台の被試験デバ
イスの同期出力を位相差摺出回路１１に供給するように
して順次同期合わぜを行なう。　　□ 〔背景技術の問題点〕 しかし、上記、のような構成では、被試験デバイス間の
同期合わせを完了するには、第２図のタイ建ングチャー
トにおける区間Ａ−Ｃ間の時間が必要であり、被試験デ
バイス間の位相差の３倍もの時間がかかる。また、上述
した回路では、被試験デバイスＤＩの同期出力８Ｄ、が
現われる直前に被試験デバイスＤＩ　Ｏ出力８Ｄ、が現
われてい九としても常にデバイスＤｌの同期出力ｇＤｌ
を基準とするため同期合わせを完了すゐ壇でに長い時間
を必要とする欠点がある。

〔発明の目的〕

この発明は上記のような事情を鑑みてなされ九もので、
その目的とするとζろは、被試験デ・ぐイス間の同期合
わせを短かい時間で完了できるすぐれ九同期検出回路を
提供することである。

〔発明の概要〕

すなわち、この発明においては、複数の被試験デバイス
にそれぞれ対応したセレクタ回路を設けるとともに、り
四ツクレ々ルス信号が供給され試験制御部の制御により
て所定の時間クロ。

りを停止し、あるいは間引くクロック制御回路を設け、
同期出力を最初に出力した被試験デノ（イスを基準とし
、クロック制御回路によって被試験デバイスに応じて所
定の時間クロ、りを停止しまたは間引いて基準とした被
試験デ／４イスに供給して同期合わせを行なうように構
成したものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を示すもので、位相検出回路１
４に、被試験デバイスＤ１゜Ｄ、の同期出力ＳＤｓ　ｐ
　８Ｄ愈を供給し、上記位相検出回路１４の出力をセレ
クタ回路１５．１６に供給する。上記セレクタ回路１５
．１６にはそれぞれクロックツ々ルス信号φを供給する
とともにこのクロック／譬ルス信号φをクロック制御回
路１７．クロック補正回路１８を介して供給する。上記
クロック制御部＠ｒｒは試験制御部１９の指示によシ所
定の時間だけクロックを停止するもので、クロック補正
回路１８にはクロ、りΔルス償号φおよび被試験デバイ
スの同期出力が位相検出回路１４を介して供給され、上
記位相検出回路１４を介して同期完了信号８を出力する
。そして、上記セレクタ回路１５．１ｇの出力１１ｎ　
ａ　ｓｔ・をそれぞれ被試験デバイスＤＩ。

Ｄ、に供給するようにして成る。

上記のような構成において、第４図のタイ建ンダチャー
トを用いてその動作を説明する。壕ず、初期状態では、
クロ、クパルス信号φが直接セレクタ回路１６．１１１
の出力８ｔｓ　ｍ　８１・として被試験デバイスＤＢ、
Ｄ、へ供給される。

そして、同期出力が先に現われた被試験デバイスに対応
し九セレクタ回路を位相検出回路１４によりて切）換え
、そのセレクタ回路の出力をクロ、クツ母ルス信号φか
らクロ、戸制御回路１１、タ關、タ補正囲路１１を介し
て供給されるクロック信号に切如換える。この時、クロ
。

り補正回路１１はりａ、り制御回路１１の出力信号を直
接セレクタ回路ｘｓ、ｘｇＫ供給す為。

上記クロック補正回路１１は、俵述するように被試験デ
バイスがダイナ２．り回路を有する場合にクロ、り制御
回路の出力・譬ルス数の補正を行なうもので、被試験デ
ックイスが全てスタテイ、り回路で構成されている場合
にはクロ、り制御回路１１の出力に対して何ら作用を行
なわない。今、第４図に示すように被試験デ／４イスＤ
。

の同期出力８Ｄ、が先に現われたとすると、このデ・ヤ
イスＤＩには同期出力８Ｄ、が現われた時点人からクロ
、クロック信号φが停止されて供給される。次に被試験
デ・櫂イスＤ、の同期出力ＳＤ！が現われた時点ｌでセ
レクタ回路を再び切り換え、被試験デバイスＤＩにクロ
、り・々ルス信号φを供給する。セレクタ回路１５の出
力Ｓｌｌにクロツク制御回路φが現われた時点Ｃで同期
合わせが完了する。

従って、被試験デバイスＤ　１　　＃　Ｄ　６間の同期
出力の位相差だけの短かい時間で同期合わンができる。

また、被試験デバイスＤＩ　、Ｄ、それぞれに対応し九
セレクタ回路を設は九ので、同期出力が先に現われ九禎
試験デバイスを基準とすることができ、従来のように予
め設定され九普試験デバイスを基準とするのではないの
で、基準としない被試験デバイスの同期出力が先に現わ
れて同期合わせに長い時間がかかることもない。

なお、被試験デックイスが全てスタティック回路で構成
されている場合には上述しえようにクロック・量ルスを
無制限に停止できるが、Ｌ８Ｉ内部にメイナ建、り回路
を含む場合には、クロックツ母ルス信号を長時間停止す
ると誤動作を生ずるので、ダイナミ、り回路が正常動作
をする範囲内で被試験デバイスへの入力クロツタを停止
する必要がある。

第５図は、Ｌ８Ｉ内部にダイナミック回路を使用してい
るデックイスを試験する場合のタイ建ングチャートで、
この場合はクロ、クツ々ルス１個に対し２個間引いた信
号を同期出力が先に現われ九被試験デバイスへ供給して
いる。このり四、りΔルス信号の停止間隔は、試験する
デックイスに応じて予め試験制御部１ｇに設定し、この
試験制御部１９の制御によってクロ、り制御回路１１に
供給されるクロ、り・ダルス信号を間引く。まず、初期
状態では、クロック・ヤルス信号φが直接セレクタ回路
１５．１６の出力８１％　！８１１として被試験デバイ
スＤ１．Ｄ１へ供給される。そして、被試験デ・々イス
ＤＩの同期出力ＳＤ、が先に現われたとすると、この時
点人でセレクタ回路１６を切シ換＾、そのセレクタ回路
１５の出力をクロ、クノダルス信号φからクロ。

り制御回路１７．クロ、り補正回路１８を介して供給さ
れる２個ずつクロ、り・ぐルス信号φを間引いた信号に
切や換える。この時点ムからデ・苛イスＤ！の同期出力
８０．が表われる時点Ｂｔで、クロック制御回路１７に
よって出力された２個ずつ間引きされ九クロック・ダル
ス信号をクロ、り補正回路１８で計数する。次に、デバ
イスＤ意の同期出力８Ｄ、が現われた時点ｌから、クロ
、り補正回路１１に供給されるクロ、クツ母ルス信号φ
を１個ずつ間引いてセレクタ回路１５を介してデバイス
Ｄ１に供給する。そして、このクロック補正回路１８で
計数した区間Ａ−３のタロツク制御回路１７の出カッ４
ルス数だけ上記クロック／４ルス信号φを１個間引いた
信号の供給がなされた時点Ｃで再びセレクタ回路１５を
切り換え、クロ、り・母ルス信号φを供給することによ
シ同期合わせが完了する。

なお、上記実施例では＠５図のタイミングチャートにお
ける区間Ｂ−Ｃの時、クロ、り補正回路１８の出力をク
ロ、り・譬ルスを１個間引いた信号としたが、区間Ａ−
Ｈの時、クロック制御回路１ｒの出力パルス数が２個以
上の時は２個間引いた信号としても良い。

従って、被試験デバイスＤＩの同期出力８Ｄ。

が現われた時点Ａで、このデバイスに供給されるクロ、
クツ譬ルス信号φを２個ずつ間引いて同期を遅らせるの
で、デバイスＤ、の同期出力８Ｄ、が現われた時点Ｂで
はデバイスＤｌｓＤｆｉ閣の同期出力８Ｄ１　＊　８０
ｍの位相差はノ４ルス１個分である。このデバイスＤ１
にクロックツ４ルス信号φを１個ずつ間引いた信号を供
給してノ譬ルス１個分遅らすことによシ比較的短かい時
間で同期を合わせられる。この場合、同期合わせの動作
が完了するまでに要する時間は、最大でもデバイスＤ　
１　　＊　Ｄ　１間の位相差の２倍である。

なお、上記実施例では被試験デバイスが２台の場合につ
いて説明したが、３台以上のデノ譬イスを試験する場合
は、デバイスにそれぞれ対応した複数のセレクタ回路を
受け、まず、上記と同様に２台のデバイス間の同期を合
わせ、次に、この同期を合わせた一方のデバイスを基準
として他のデ・９イスとの同期合わせを行なう。このよ
うな動作を順次繰り返すことにより複数台の被試験デバ
イスの同期を合わせることができる。

〔発明の効果〕

以上説明したようにこの発明によれば、被試験デバイス
間の同期合わせを短かい時間で完了できるすぐれ九同期
検出回路が得られる。

【図面の簡単な説明】

第１図は従来の同期検出回路を示すブロック図、第２図
は上記第１図の回路の動作を示すタイミングチャート、
第３図はこの発明の−＊ｍ例に係る同期検出回路を示す
プロ、り図、第４図および第５図はそれぞれ上記第３図
の回路の動作を示すタイミングチャートである。 １４・・・位相検出回路、１５．１６・・・セレクタ回
路、ｌｒ・・・クロ、り制御回路、１８・・・クロ。 り補正回路、１９・・・試験制御部、ＤＢ　　＋　ＤＢ
・・・被試験デバイス、８Ｊ　＋　８０ｍ・・・被試験
デバイスの同期出力、φ・・・クロックツ臂ルス信号、
８・・・同期完了信号。 出願人代理人　弁理士　鈴　江　武　彦第３図 第４図 Ａ　　　　　　ＢＣ 第５図 Ａ　　　　色　　Ｃ

Claims (2)

【特許請求の範囲】
1. （１）　　複数の被試験デバイスの同期出力が供給され
   それぞれの被試験デバイスの同期出力の位相を検出する
   位相検出回路と、上記被試験デバイスにそれぞれ対応し
   て設けられ上記位相検出回路によって切シ換え制御され
   るセレクタ回路と、クロ、クツ譬ルス信号が供給されこ
   のクロック・々ルス信号を一部または全面的に停止する
   如く制御して上記セレクタ回路それぞれに供給するクロ
   ック制御回路とを具備し、同期出力が先に現われた被試
   験デバイスに対応するセレクタ回路を切り換えてこの被
   試験デバイスに上記クロ、り制御回路の出力信号を供給
   し、同期出力が後から現われた被試験デバイスにはクロ
   、り・母ルス信号を供給して被試験デバイス間の同期を
   合わせるように構成したととを特徴とする同期検出回路
   。
2. （２）複数の被試験デバイスの同期出力が供給されそれ
   ぞれの被試験デノ々イスの同期出力の位相を検出す１位
   相検出回路七、上記被試験デ・ぐイスにそれぞれ対応し
   て設けられ上記位相検出回路によって切シ換え制御され
   るセレクタ回路と、クロック／＃ルス信号が供給され試
   験制御部に予め設定された所定の時間だけこのクロ、ク
   パルス信号を部分的に停止するクロック制御回路と、上
   記クロ、り制御回路の出力信号およびクロ、り・譬ルス
   信号が供給され上記セレクタ回路それぞれに出力を供給
   するクロック補正回路とを具備し、同期出力が先に現わ
   れた被試験デ／々イスに対応するセレクタ回路を切〉換
   えてこの被試験デバイスにクロック補正回路の出力信号
   を供給し、同期出力が後から現われた被試験デバイスに
   はクロックツ母ルス信号を供給して被試験デバイス間の
   同期を合わせるように構成し九ヒとを特徴とすゐ同期検
   出回路。