JPH05508041A - 実数入力処理用ニューラルプロセッシング装置 - Google Patents
実数入力処理用ニューラルプロセッシング装置Info
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- JPH05508041A JPH05508041A JP91511408A JP51140891A JPH05508041A JP H05508041 A JPH05508041 A JP H05508041A JP 91511408 A JP91511408 A JP 91511408A JP 51140891 A JP51140891 A JP 51140891A JP H05508041 A JPH05508041 A JP H05508041A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
実数入力処理用ニューラルプロセッシング装置本発明はニューラルプロセッシン
グに使用する(以下単に「ニューロン」と称する)人工的な神経状装置に関する
。
実際にニューロンを実現する公知の1つの方法は、乱アクセスメモリ(RAM)
を使用することである。この目的のためにRAMを使用することはかなりの年数
にわたって後戻りすることになる。近年、生理機能的なネットワークの活動にさ
らによく似たRAMの特定の形状(人工ニューラルネットワークに関する第1回
IEE国際会議の会報参照)が開示された。この形態のRAMは、pRAM(プ
ロバブリスチック・乱・アクセス・メモリ)と称される。pRAMの詳細な説明
に関して、関心は上述した内容に向けられる。しかしながら、本発明の説明に入
る前にpRAMの簡単な説明を以下に行う。
pRAMは内在的なニューロン状の作用(図1参照)を有するハードウェア装置
である。それは、N入力ラインの各々上の存在または非存在を表す2進入力5か
ら(1がファイアリング事象に等しく、0が非作動に等しい)マツプを有する。
(0,1)Nから(0,1)へのこのマツピングは、通常、確率行列的な(s+
ochastic)関数である。アドレスデコーダ6を使用してN入力pRAM
の2Nのアドレスロケーション3がNビット2進アドレスベクトルUによって索
引が引かれるならば、Aの出力aX (0,1)は、
ここで、iX (0,1) Nは入力アクティビティを表すベクトルであり、(
XはX毎に1−xと定義される)。
符号αUは確率を表す。装置のハードウエアリアライゼーションにおいて、αU
は範囲0から2M−1内の値を有する、メモリロケーション[3コ内のMビット
整数として表され、これらの値は、範囲
内の確率を表す。
αUは、ニューロバイオケミカルな解釈を有する値である。それは適当に選択さ
れたメモリ内容によって、pRAMのネットワークが生物の神経装置の行動に極
めて類似するように行動させるようにする特徴である。
pRAMにおいて、すべての2Nのメモリコンポーネントは独立した乱数である
。従って、その応答作用において最大の非線形の程度を所有することに加えて、
決定論的な(αε(0,1) N)pRAMは、その入力の2N′(ただし、N
′=2N)の可能性がある2進関数のいずれかを実現し、pRAMは、ノイズが
スレッショルドの水準以上の接合部に導入されるニューラルネットワークの適用
においてこれまで使用されているユニットと異なり、接合部ノイズは生物の神経
における確率論的な主要なソースである。このノイズνは、ノイズジェネレータ
1によって導入される。νは時間にわたって変化するMビット整数であり、乱数
のジェネレータによって発生される。このコンパレータ2は、アドレス指定され
たメモリのロケーションに記憶された値とνとを比較する。
これを行うための1つの方法は、アドレス指定されたロケーションに記憶された
値をνに加える。この合計内にキャリービットを有するならば、すなわちこの合
計がM+1ビットを有するならば、1を示すスパイクがクロックパルス7の到着
時に発生する。キャリービットがないならば、このようなスパイクは発生されず
、これは0を示す。発生される1の確率はアドレス指定されたロケーションに記
憶された数によって表された確率に等しく、後者が確率と称される理由である。
確率の値がνより大きいならば、確率の値が同様の結果が他の方法、例えば1を
発生することによって達成されることに留意すべきである。また、pRAMネッ
トワークが(連続的なメモリのアドレシングによって生じる2進デイジツトの流
れである)「スパイクトレイン」の間に作動されるからファイアリング事象のタ
イミングに関する情報が保持され、これは潜在的に目視できるニューロンの観察
される位相固定のような現象をpRAMネットによって再現することができ、有
効な「表示機械」の部分としてこのようなネットを使用する可能性が生じる。
特に、p RA Mの数学の運用に関する情報に関して、人工の神経回路網にニ
ューラルネットワーク)に関する1989年の第1回のIEE国際会議の議事録
、第313のページ242−246に書かれており、その内容はここに組み入れ
られている。
図9は、RAMI及びRAM2として表示される2つのpRAMを有する1つの
ニューラルネットワークを示す。実際のアプリケーションにおいて、より拡張さ
れたネットワークが必要になり、その性質は、関連するアプリケ−ジーンに依存
する。図9に示すようなネットワークは基本的な原理を示す。各出力は、図1に
示す出力4に対応する。RA M 1からの出力はRAMIの入力端INIとし
て適用され、RAM2からの出力は、RAM1の入力端IN2への入力として適
用される。RAM2からの出力端は、RAM2の入力端IN2への入力端として
適用され、RAM2の出力端は、RAM2の入力端INIへの出力端として適用
される。ネットワークは、タイミング及びコントロールのラベル付き回路から受
けられるクロック信号に応答して動作される。
RAMIの回路は、図10に詳細に示される。RAM2は、RAM2をRAMI
と交換する以外図10のRAMIと同様である。
RAMIは、乱数のジェネレータである。これは、従来の構造であり、したがっ
て、これについて詳細には説明しない。ここに示す実施例は、シフトレジスタを
使用し、2127−1のシーケンス長を得るために127段が使用される。乱数
ジェネレータは、入力端2゜3及び4を有する3つのEXORのアレイを有し、
シフトレジスタの選択された1つのタップTに接続された3つのEXORゲート
の1つのアレイを有する。RAMIの選択されたタップはRAM2に選択された
ものと異なり、当業者によってよく知られた分野による選択は、2つのジェネレ
ータによって発生する乱数の間の望ましくない関係を避ける。乱数ジェネレータ
の出力は、コンパレータを形成する2つの加算器に2つの4ビツトのセグメント
として供給される8ビツト乱数である。図示した実施例は、4つのアドレスで保
持された4つの8ビツト数を保持するメモリを有する。このメモリは、2ビツト
のアドレスによって番地指定される。ネットワークの各操作において、メモリ内
のアドレス記憶ロケーションの内容は、それがその時に発生された乱数に加えら
れるコンパレータに供給される。コンパレータの出力が1であるときは、キャリ
ービット内の加算結果であり、そうでなければ0である。
コンパレータの出力は、(図9においてアウトとラベルが付された)RAMの出
力に供給され、またラッチに供給される。それは、メモリを番地指定することに
よってアドレスデコーダに供給される次のアドレスの1つのビットを形成するた
めに保持される。図9及び図10をともに参照することによって分かるように、
(例えば、RAMIの入力端IN2に供給される)アドレスの他のビットはRA
M2の出力である。
また図10は、始めにメモリ内にデータをロードすることによってシステムを初
期化するR1ロード及びメモリデータとラベルを付された入力端を示す。最後に
、図10に示すように、pRAMからの新しい出力の生成を初期化するために作
用し、−組の8SCLKパルスを生じさせる反転ゲートを介してラッチに接続さ
れた入力支持されたGENERATEがある。図11に示すクロックジェネレー
タは従来の構造であり、従って詳細には説明しないが、その構造及び動作は、図
面から当業者にはおのずと明らかになろう。これは、RAMI及びRAM2の各
タイミング入力端に供給される出力端5CLKでの8クロック信号のバーストを
提供する。ジェネレートパルスが各時間において発生し、RAMI及びRA M
2は(各5CLKパルスにおいて1ビツトの)新しい8ビツト乱数を発生し、
メモリ内の4つの記憶ロケーションの所定の1つの記憶ロケーションを番地指定
し、アドレスロケーションの内容を有する乱数と乱数を比較し、従って出力を発
生する。
pRAMは、それに関する学習またはトレーニングのルールを有さない。トレー
ニングの特に有利な形態の提示は「学習能力を有するニューラルプロセッシング
装置」の題名で同日に出願された同時出願内の請求の範囲に記載されている。こ
れを説明する。
(pRAMと識別される)動作ユニットが全体として装置の性能の品質に関して
情報を受け取り、これを改良するためにそれらの活動をどう変化させるかをそれ
ら自身毎に明らかにしなければならない適応する制御の問題において使用される
方法である。それはグローバルなサクセス/障害信号にのみ依存するから、補強
トレーニングは、「オンライン」ニューラルネットワーク用の選択方法である。
p RA M用の補強トレーニングの形態は、迅速で効率のよい(及びその実施
例においてpRAMの技術で完全に実行できるように改良された)装置である。
このトレーニングのアルゴリズムは、ディジタルまたはアナログハードウェアを
使用して実行され自己収容された「学習pRAMJの製造を可能にする。このよ
うなユニットのネットワークは広いアプリケーション、例えば自動ロボットの制
御において見いだされる。制御は集中化される必要はなく、例えば、学習pRA
Mの小さなネットがロボットのリムの個々の接続部に配置されている。このよう
な制御構成は、半自律神経節に類似している。
共願の発明によれば、確率を表す数の各々毎に複数の記憶ロケーションを有する
メモリと、コンパレータの入力端にロケーションの内容を読ませる各記憶ロケー
ションを選択的に番地指定する手段と、ノイズを表す乱数をコンパレータに入力
するためのノイズ発生器と、番地指定された記憶ロケーション、ノイズジェネレ
ータ、アドレスロケーションの数によって決定された第1と第2の値の一方を有
する出力信号の確率から受けた数の値に依存する第1または第2の値を有する出
力信号をコンパレータの出力端に現れるようにする手段と、ネットワークの成功
または障害を表すエンベロンメント信号を受ける手段と、サクセス信号が成功す
る活動の確率を増大させるような方法で受けられるならば、アドレスの付いたロ
ケーションに収容された数の値を変化させるための手段と、障害信号が不成功の
活動の確率を増大させるような方法で受けられるならば、アドレスの付いたロケ
ーションに収容された数の値を変化させるための手段とを有するニューラルネッ
トワークに使用される装置が提供される。アドレス付きのロケーションに収容さ
れた数は、例えば、適当な増大または減少作用によって変化させられる。
本発明のこの観点によって表されるトレーニングの好ましい形態は次の公式によ
って表される。
6吋(t) =p((a−吋)r+λ(a−αすp)(t)δ(旦−±(t))
ここで、r (t) 、p (t)は、時間tで環境から受けられるグローバル
なサクセス、ファウル侶号である。
環境応答はpRAMによって行われるが、他の多(のちのによっても発生される
。a (t)は、ユニットの2進出力であり、ρ、λは定数X [0,1]であ
る。このデルタ関数は、時間tで実際に番地指定されたロケーションだけが変更
されて使用可能であり、他のロケーションの内容は、時間tでリワードまたはペ
ナルティに導(作用と接続されていない。r=1(成功)であるとき、αUは、
将来においてそのロケーションから同じ値゛を放出する機会を増大させるように
変化するが、p=1(失敗)ならば、アドレスが増加したとき他の値を放出する
。定数λは、リワードとペナルティの比を表し、λ用の非ゼロ値は、トレーニン
グがメモリ内容の適当な組に集約し、装置が誤った極小値内に捕らえられないこ
とを保証する。
これによって、リワードかペナルティのいずれかの「神経」作用の可能性を許容
するが環境の有益な探索などに使用し得る。
図1は、上述したようなpRAMを示す図である。
図2は本発明による学習特性を有するpRAMの実施例を示す図である。
図3は学習特性を有するpRAMの他の実施例を示す図である。
図4は実数入力を処理するようになっているp RA Mを示す図である。
図5は図2で使用するよりさらに一般化された学習ルールを実施するための能力
を有するpRAMを示す図である。
図6は(以下に説明する)適確追跡を各メモリロケーションに加えたpRAMを
示す図である。
図7は、適確な図面を有するpRAMが(以下に説明する公式9(a)をどのよ
うに実行するかを示す図である。
図8は、(以下に説明する)公式10を実行するために必要な変更を示す図であ
る。
図9は、2つのpRAMを使用するシンプルなニューラルネットワークを示す図
である。
図10は図9のpRAMを詳細に示す回路図である。
図11は図9に使用されるタイミング及び制御回路を示す回路図である。
図2は公式(2)をハードウェアで実行する1つの方法を示す。メモリ内容αi
(t+1)は公式(2)によって各クロック期間に更新される。このpRAM
8は図1に示すユニットと同一であり、上記のテキストにおいて説明した。アド
レス入力端5上の所定のアドレスにおいて、出力スパイクが上記したように発生
される。項aら読み取られる。これらの項は乗算器13を使用することによって
リワード及びペナルティ因数ρr14及びρλp15と掛は合わせられる。この
結果のりワード/ペナルティの増分は他の加算器12を使用してアドレスが付さ
れたロケーションに記憶された値9に加算され、書き込みポートを使用してメモ
リ内に畜房される。学習公式(2)は学習速度定数ρの適当に小さい値のメモリ
定数の論理的に予期し得る最終値に極めて接近する。しかしながら、これは、ト
レーニング用の長い長さに導く。
トレーニング速度を増加させるために、ρは始め大きな値に設定され、ステップ
の数が増加するにつれて適当な早さで消える因子によって連続的な時間ステップ
で次第に減少する。
また公式(2)は、pRAM技術を使用してハードウェアで実現される(図3参
照)。この方法の利点は、乗算器回路が必要ではないことである。しかしながら
、これはαi (t+l)を得るために2Mサイクルが必要であり、ここでMは
、αUを表すために使用されるビット数である。この例において、αi (t)
、a (t)。
r (t)及びp(t)、αiからpに行くラインによって伝達される多数のビ
ットの順序)及びβ= (0,0,0,0,ρλ、 0.0.1−ρλ、0.l
−ρ、ρ、1.ρλ、1−ρ、ρ、1−ρλ)(3)によって得られるメモリ定
数を伝達する入力ラインを有する補助の4人力p RA M 16によっては実
行不可能である。
αi (t)E [0,1]及びpRAMは別のパルスを介して通信する神経状
の対象であるから、更新を実行するために(多数のサイクルにわたって、ここで
Rによって指示される)平均時間を使用する必要がある。各ステップの補助p
RA M 16の出力17はa、r及びpが同じままであり、αlのみがOと1
との間で変換されるから、pRAM16内の2つのロケーションの1方の内容か
らなる。積分器19を使用するRステップにわたって累算されたpRAM16の
出力は、更新されたメモリ内容
αi (t+l)=α1 (t)+Δαi (t)であり、α1 (t)は(2
)によって得られる。メモリのロケーションは、書き込みメモリポート10を使
用して積分器出力によって更新される。R=2ゞを設定することが最も簡単であ
り、ここでMはαUを表すために使用されるビット数である。この更新において
使用されるステップは、00Mビットレジスタ19の内容をゼロに設定。
1、±(t)(番地指定されたロケーション)、(ラッチ18を使用した)a(
t)、及び(報償24及びペナルティ25の信号) r (t)及びp (t)
。20は報償及びペナルティ信号を提供する「環境」を表す。
2、次のR回のステップのために(スパイクトレインαiを生成するために)p
RAMS内の同じロケーション土を繰り返し指定する。記録されたa、r、及び
pとともにこれらのパルスによって補助pRAM16のロケーションからスパイ
クを発生させこれらの値を積分器19内に累積する。
3.19はαi (t+1)に対するMビットの近似値を含む。この近似値をポ
ート10を使用してpRAM8のロケーション土にコピーする。pRAMがアナ
ログ回路を使用して実行されるとき、19は始めにクリアされ、次にR回のステ
ップにわたって積分する積分器になる。
この期間の後に出力は、pRAMのアドレスiに書き込まれる。これは上述した
ディジタル装置の記載と機能的には同一である。
図2に関連して説明したように時間によって学習速度ρを減少させる能力は、図
3の方法に含まれる。
実数入力を必要とする適当な制御の多数の興味深い問題がある。本発明の他の目
的は、このような入力を取り扱うことのできる変更されたpRAMを提供するこ
とにある。
本発明によれば、好ましい形態において、確率を表す数を記憶する複数の記憶ロ
ケーションを有するメモリと、0から1への範囲で複数の実数を受け、その出力
で一連の記憶ロケーションのアドレスを形成するメモリの各アドレスラインに加
えられる同期した対応する複数の平行なパルス列を生成する実数ディジタルコン
バータであって、パルスの確率は、そのアドレスラインに加えられるパルス列が
引き出される実数の値に等しい所定のアドレスライン上にある1を表す実数ディ
ジタルコンバータと、連続したアドレスのロケーションの各々の内容を入力とし
て受け取るために接続されたコンパレータと、ノイズを表す一連の乱ンダムな数
をコンパレータに入力するノイズジェネレータと、コンパレータの出力端に、ア
ドレス付きの記憶ロケーション及びノイズジェネレータから受け取れられた数の
値によって第1または第2の値を有する一連の出力信号が現れるようにするため
の手段であって、所定の出力信号は、アドレスロケーションで数によって決定さ
れた第1及び第2の値の内の一方を有する手段は、さらにコンパレータからの出
力信号を積分するための積分器とを有する神経処理回路網で使用するためのニュ
ーロンが提供される。本発明によって提供される装置は、強化トレーニングルー
ル(2)を実行するために上述したものと同様の平均時間の考えを使用して[0
゜1]Nから(0,1)のマツピングを実行する。それは、ここで積分pRAM
またはi−pRAMとして言及され、図4に図示される。従って、実数の値の入
力ベクトル26xε[0,1]は、(実数スパイク周波数トランスレ連続的な2
進入カバターンiX (0,1) ’の(ある期間Rにわたって)平均時間によ
って近似される。従って、ベクトルを作るライン(26)の各々は、0から1の
範囲の実数を有する。各ライン26において、対応するアドレス人力5があり、
これは、所定の場合において、1を表すパルスが対応するライン26の実数値に
等しい一連のパルスを有する。他の方法によれば、所定のライン5によって指示
されたパルス列の平均時間は対応するライン26の値に等しい。このライン25
のパルス列は互いに同期が取られている。トランスレータ28は、いくつかの可
能性を有するが、1つの可能性は、それ自身がpRAMであるトランスレータで
ある。
各タイムにおいて、ステップr=1...R,i (r)は、アドレス人力5を
使用してpRAM8の特定のロケーションを選択し、a (r)としてここに表
示された2進出力を行う。これらの出力は、内容がこのサイクルの始めでリセッ
トされるスパイク積分器19内に累積される。この積分器19は固定された間隔
にわたって受け取られた1の数を計数するカウンタと、ルックアップテーブル2
7がないならば、いかに示すような数字カウンタに依存する2進出力21を発生
する装置とを有する。この装置は、1つの記憶ロケーションを有するpRAMの
ように動作され、例えば、乱な数がオーバーフロービットがあるかどうかに依存
して発生されるOまたは1がカウンタの内容に加えられる。R回のステップの後
に、19の内容は、
確率
ここで、xu=Prob (アドレス付きU)は、(1)の右手側上のデルタ関
数を置き換えるさらに一般的な分配関数である。
一連の固定された間隔を越えて平均化されることに替えて、最後に終了したとこ
ろから始まり、各平均の形成後に発生された出力を有する移動平均を使用しても
よい。
ある適用において、2進出力Prob (a=1 l x)=f(Σ)(6)を
発生するためにΣ=ΣαuXuの関数を使用することが望ましい。例えば、fは
(スレッショルドθ及び逆転温度βを有する)シグモイドである。
この場合において、i−pRAMの出力を使用する前に積分器19の内容を適切
に変換する必要がある。これは27によって指示されるルックアップテーブルに
よってハードウェア内で実現される。この場合、スパイクジェネレータ19によ
ってカウントされた1の数は、ジェネレータ19の出力端で0または1を発生し
ないように使用されるが、ルックアップテーブル27内の記憶ロケーションのア
ドレスとしてルックアップテーブル内の各ロケーションとして0または1を含む
。ルックアップテーブル27の出力端はジェネレータ19の出力端によってアド
レス指定されるとき0または1である。
前述したようにi−pRAMは訓練ルール(2)の一般化された形態を実行する
ために開発された。ルール(2)によれば、1つの2進アドレスの入力は、変更
された1つのアドレス付きのロケーションの内容に帰着する。しかしながら、i
−pRAMは、実数値の入力端が複数のロケーションの内容を変更する訓練ルー
ル(2)の一般化された形態を実行するために使用される。これは、アドレスの
付いた記憶ロケーションの時間数をカウントするためのアドレスカウンタを使用
することによつて達成され、学習i−pRAMと称されるものを提供する。この
−膜化された訓練ルールは、
Δag (t) =ρ((a−aすr+λ(a−aすp) (t) Xu (t
) (8)は(2)のデルタ関数を置き換える。
従って、学習i−pRAMにおいて、(公式(2)のアルゴリズムを使用して得
られた)最大pRAM2進出力a (t)についてアドレス応答性に比例する変
化によって更新される。
X11はアクセスされたアドレスによって周波数を記憶する。pRAM(図1)
のメモリ部分に対する1つの変更は、図5に示すような内容または積分器22を
使用してアクセスされるアドレス回数を記憶する。
また、Xは、N入力pRAM内に記録され、図3と同様な方法でメモリ内容を変
更するように使用される。しかしながら、この方法は、図5のアーキテクチャを
使用するよりも2N長い時間を取る。
図2及び図3に関して考慮したと同様の理由で、学習速度定数ρに最初は大きな
値を時間がたつにつれてゼロを有するようにすることによって加速することがで
き、これは、上述したと同様な方法で達成される。
ルール(8)は、報償または罰則におけるように状態で取り扱うためにさらに一
般化することができ、環境の応答を引き起こすクリティカルな活動の後にタイム
ステップの不明瞭な数に到達する。このような遅延した強化タスクにおいて、ポ
ジションアクション関連よりパースアクションを学ぶことが必要である。これは
図6に示すように各メモリロケーションへの適確性の追跡を加えることによって
行われる。アクセスされないロケーションのこれらの指数的な遅延は、双方のア
クセス周波数を反射させるように実行され、i−pRAM活動の結果を招く。こ
の文脈において、「アクセス」は与えられたアドレスを有する記憶ロケーション
がアクセスされたことを意味し、「アクティビティ」は記憶ロケーションがアク
セスされたとき、pRAMが作動する結果を招き(例えば、その出力が1になり
)、「イナクティビティ」は、記憶ロケーションがアクセスされたとき、pRA
Mが作動しない結果を招く(例えば、その出力が0になる)ことを意味する。カ
ウンタまたは積分器23の追跡eaは、各所定の記憶ロケーションで「アクセス
及びアクティビティ」がある場合の数を記録し、一方、カウンタまたは積分器2
4に記録された追跡fuは、変化する環境に適当な応答を行う場合に等しく重要
な、各所定の記憶ロケーションでの「アクセス及びアクティビティ」がある場合
の数を記録する。図5において、カウンタまたは積分器22は各記憶ロケーショ
ンがアクセスされた全体の回数を記録する。適確性の追跡は、タスクに開始にお
いてゼロに初期化され、時間tにおいて、それらが、6G=δeu(t−1)+
δa (t) Xa (t) (9a)fu=δfu(t−1)+δa (t)
Xu (t) (9b)を有するようにほぼ更新される。
特徴がハードウェアで実現可能である公式9aによって更新される。euの電流
値はポート26から読み取られ、乗算器13を使用して適確性追跡速度δに掛は
合わせられる。この積は、書き込みポート27を使用してeu23として書き戻
される前にアクセスカウントデータ。
Xu及び遅延速度δ29の補数とpRAM出力の積a(1)を有する加算器12
を使用して組み合わされる。
これは公式9aを使用する。
fuを更新することは、公式9bを実行するために使用される出力a (t)の
反転を除いて上述したものと同様である。環境の一時的な特徴について学習する
能力に帰する公式(8)の必要な延長は、
Δau =ρ((au eu −an fu ) r+λ(an fu −an
eu ) p) (t)δ=O,ea =aXa 、fu =aXaのとき、
10は初めの学習i−pRAM)レーニングルール(8)を減少させる。
(図7に示す)適確性追跡を更新することに加えて、メモリ内容αUは学習活動
を実行するように変更される。
図8は、図7の動作に加えて、公式10を実行するためれた積から引かれる。乗
算器34によって生成された積は、減算器36内の乗算器31によって生成され
た積から引かれる。減算器35の出力は、39における環境pら乗算器37への
入力である罰則因子pと掛は合わせられる。減算器36の出力は40における環
境から乗算器37への入力である報償因子rと掛は合わせられる。乗算器37及
び38は加算器12を使用して19で最初のメモリ内容に加えられる。加算器1
2からの出力は、書き込みポート10を使用してメモリ内に書き込まれ、それに
よってメモリが更新される。説明した動作は公式10で説明した学習ルールを実
行する。
公式(8)の学習ルールの変更例は、i−pRAMのビヘイビアをさらに現実的
に考慮にいれたルールである。
Δα。 (i) =p (Ug”T) ai −((ZJL” g) =ai
コ ) 。
+4 [(al”T)ai −(al(1)g) ai ] p) Xiここで
gは例えば
ここで、適確性追跡が加えられ、これは、ΔCL= −ρ([Tx”g)et
(al(i)g)flDr(i)−
+λ[@l(1)g)fl−(al(i)g)eILコ p)ここに述べた本発
明の種々の観点によれば、この装置はハードウェアによって実現される。また、
本発明は説明したハードウェアをシュミレートするために従来のディジタルコン
ピュータを使用して実現することもでき、本出願はその可能性をも含む。しかし
ながら、非常に小さい回路網を除いて現実的でなく、ハードウェアによる方法が
より現実的であり、したがってさらに興味深い回路網である。
また、例えばVLSIを使用した他のハードウェアの実現が可能であることに留
意すべきである。
要 約 書
確率を表す数を記憶する複数の記憶ロケーション3を有するメモリを有し、記憶
ロケーションの各々は、そのロケーションの内容をコンバータ2の読み出すこと
ができるように選択的にアドレス指定可能である。ノイズジェネレーター1はノ
イズを表す乱数をコンバータに入力する。コンパレータの出力端でアドレス指定
された記憶ロケーション及びノイズジェネレータから受けられた数値によって第
1と第2の値を有する出力信号4が現れる。
所定の第1と第2の値の一方を有する出力信号の確率はアドレス指定されたロケ
ーションの数字によって決定される。メモリ用のアドレス入力はその入力ベクト
ル26として実数値を有する実数スパイク周波数から導かれる。
補正書の翻訳文提出書(特許法第184条の8)平成5年1月4日国
Claims (12)
- 1.確率を表す数記憶する複数の記憶ロケーションを有するメモリと、0から1 への範囲で複数の実数を受け、その出力で一連の記憶ロケーションのアドレスを 形成するメモリの各アドレスラインに加えられる同期した対応する複数のパラレ ルなパルス列を生成する実数ディジタルコンバータであって、パルスの確率は、 そのアドレスラインに加えられるパルス列が引き出される実数の値に等しい所定 のアドレスライン上にある1を表すディジタルコンバータと、連続したアドレス のロケーションの各々の内容を入力として受け取るために接続されたコンパレー タと、ノイズを表す一連の乱な数をコンパレータに入力するためのノイズジェネ レータと、コンパレータの出力端に、アドレス付きの記憶ロケーション及びノイ ズジェネレータから受け取れられた数値によって第1または第2の値を有する一 連の出力信号が現れるようにするための手段であって、所定の出力信号は、アド レスロケーションで数によって決定された第1及び第2の値の内の一方を有する 手段と、コンパレータからの出力信号を積分するための積分器とを有するニュー ラルネットワークで使用するための装置。
- 2.積分器に接続され、かつ積分器によって生成された積分値の関数として現れ る2つの値の内一方を有する出力を有する出力ジェネレータを有する請求項1に 記載の装置。
- 3.出力ジェネレータは、積分器によって生成された積分値の関数として現れる 2つの値の内所定の一方を発生するためのルックアップテーブルを有する請求項 2に記載の装置。
- 4.乱数及び記憶ロケーションの数は同じ数のビットを有し、コンパレータは、 受け取られた乱数及びアドレス付きのロケーションから受けた数値を加えるよう に動作し、出力信号は、加算がオーバーフロービットになるかどうかによって第 1と第2の値を有する請求項1,2または3に記載の装置。
- 5.回路網のサクセスまたは障害を表す環境信号から受け取るための手段と、成 功動作の確率を増加するような方法でサクセス信号が受け取られるならば、アド レス付きのロケーションに記憶された数の値を変化するための手段と、不成功動 作の確率を減少するような方法で障害信号が受け取られるならば、アドレス付き のロケーションに記憶された数値を変化するための手段とを有する請求項1から 4のいずれか1項に記載の装置。
- 6.記憶ロケーションがアドレス指定された回数を計数するためのアドレスカウ ンタと、アドレス指定された記憶ロケーションの回数によってアドレス指定され たロケーションに記憶された数の値を増加しまたは減少させるための手段とを有 する請求項5に記載の装置。
- 7.所定のロケーションに記憶された数の値において、Δαuの増加または減少 は、公式 Δαu(t)=ρ((a−αu)r+λ(a−αu)P)(t)Xu(t)によ って与えられる。 ここで、r(t)及びp(t)は時間tで環境から受け取られた成功及び障害信 号であり、a(t)はコンパレータ∈{0,1}の出力信号の値であり,ρ及び λは定数∈{0,1}であり、αuは、アドレスロケーションuで記憶された数 によって表される可能性である請求項5または6に記載の装置。
- 8.各アドレス用の2つのカウンタに加えて、前記カウンタの一方の内容は関連 する記憶ロケーションがアクセスされ、装置の出力信号が前記第1の値を有する とき各場合において増大するようになっており、前記他のカウンタの内容は関連 する記憶ロケーションがアクセスされ、装置の出力信号が前記第2の値を有する とき各場合において増大するようになっており、前記他のカウンタの双方の内容 は記憶ロケーションがアクセスされる度毎に遅延因子を与え、アドレス付きのロ ケーションに記憶された数値は他のカウンタの内容によって増加し減少する請求 項6に記載の装置。
- 9.時間tでの前記他のカウンタの内容は、eu(t)=δeu(t−1)十δ a(t)Xu(t)fu(t)=δfu(t−1)十δa(t)Xu(t)によ って与えられ、δは選択された定数,0≦δ<1,及びδ=1−δである請求項 8に記載の装置。
- 10.所定のロケーションに記憶された数の値において Δαu(t)の増加または減少は公式 Δαu(t)=ρ((αueu−αufu)r+λ(αufu−αueu)p) (t)によって与えられる請求項9に記載の装置。
- 11.前記メモリは乱アクセスメモリである請求項1から10のいずれか1項に 記載の装置。
- 12.確率を表す数を記憶する複数の記憶ロケーションを有するメモリと、0か ら1の範囲の複数の実数を受け取り、一連の記憶ロケーションのアドレスを生成 するためにその出力でメモリの各アドレスラインに供給される対応した複数の同 期した平行なパルス列を受け取る実数ディジタルコンバーターであって、1を示 すパルスの確率はアドレスラインに供給されるパルス列が引き出される実数の値 に等しい所定のアドレスライン上のアドレスにあるディジタルコンバータと、記 憶ロケーションが指定されたとき、アドレス指定された記憶ロケーションから受 けられた数の値に依存して第1または第2の値を有する一連の出力信号が装置の 出力端に現れるようにする手段であって、出力信号の確率は、アドレス指定され たロケーションによって決定された第1と第2の値の所定の一方を有する手段と 、前記出力信号を積分する積分器とを有する神経処理回路網内で使用する装置。
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