JPH08123777A

JPH08123777A - 神経回路模倣素子

Info

Publication number: JPH08123777A
Application number: JP6263344A
Authority: JP
Inventors: Toshiyuki Furuta; 俊之古田; Shuji Motomura; 修二本村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1994-10-27
Filing date: 1994-10-27
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】オフセット入力導入方式と結合係数の値を２
進数で保存しパルス列に変換して演算に供する方式との
各種組み合わせ構成を、回路規模を増大させることなく
実現させること。【構成】各ニューロン中に設けられたリニアフィード
バックシフトレジスタ１８よりなる第２の乱数生成回路
による乱数、又は、第２の乱数生成回路を構成するリニ
アフィードバックシフトレジスタ１８の出力を入力とす
るシフトレジスタ２２の予め定められたビットを、ニュ
ーロンにおけるオフセット入力パルス列生成とシナプス
における第１の乱数生成回路の生成多項式選択用に共用
させ、又は、振り分けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の神経回路模倣素子に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、運動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
模倣して、これらの問題を解決しようとする試みが盛ん
に行われている。これらの試みは、計算機シミュレーシ
ョンで行われているものが多く、本来の機能を発揮する
には、並列処理が必要であり、そのためにはニューラル
ネットワークのハードウェア化が必要である。

【０００３】この内、電気回路で実現したものとして
は、例えば、特開昭６２−２９５１８８号公報に示され
るようなものがある。しかし、これは基本的にはアナロ
グ方式のものである。即ち、入出力量を電流値や電圧値
で表し、内部の演算も全てアナログ的に行うようにして
いる。このようなアナログ方式の場合、例えば温度特性
や電源投入直後のドリフト等のため、精度よく安定的に
動作させるのは困難である。また、神経回路網の場合、
アンプ数は少なくとも数百個程度必要であり、非線形な
動作を行わせるので、特に安定性が求められる。

【０００４】このようなことから、神経回路網をデジタ
ル方式で表現したものが、信学技法ＩＣＤ８８−１３０
等において報告されているが、これは従来のアナログ方
式をエミュレートしたもので、カウンタを使う等、回路
がやや複雑となっている。

【０００５】このような欠点を解消するため、デジタル
方式のニューロンモデル、より詳細には、デジタル方式
の一種として、信号をパルス列で表現するパルス密度型
の学習機能付きニューロンモデルが特開平４−５４９号
公報（フォワードプロセスの基本）、特開平４−１１１
１８５号公報（学習プロセスの基本）等として本出願人
により提案され、開示されている。

【０００６】しかし、このようなニューロンモデルの提
案例による場合、例えば、入力が“０”の時は出力は必
ず“０”となるように対応付けが決まっており、例え
ば、入力が“０”の時に出力として“１”が必要なもの
には対応できない。

【０００７】そこで、ニューロンにオフセット信号を第
２入力として導入することにより、処理能力を高めるよ
うにしたものが特開平５−６３５６号公報等に開示され
ている。

【０００８】一方、前述したニューロンモデルの提案例
のように、パルス列で表現された信号の論理演算を基本
とする場合、自己学習により結合係数の値を更新させる
ために、結合係数の値をパルス列で表現して記憶してお
くことが必須であり、現実的には必要なパルス長分のレ
ジスタないしはメモリを要する。ここに、高い精度で演
算を行う場合、パルス長は長くとらなくてはならない。
例えば、信号の精度として７ビット程度を考えると、お
よそ１２８（＝２⁷ ）ビット長のランダムパルス列が必
要である。従って、結合係数の値をそのまま記憶してお
くためには、一つの結合に対して１２８ビット、入力が
ｎ個のニューロンでは１２８・ｎビット長のレジスタな
いしはメモリを必要とする。よって、多数の入力信号を
持つニューロンをデジタル論理回路によるハードウェア
で実現するには、さらにこれらのニューロンを数百から
数千の単位で網状に結合して神経回路網を構成する必要
があり、膨大な数のレジスタないしはメモリが必要とな
る。これにより、ハードウェア規模が大きくなり、製造
コストの面で大きな障害となる。

【０００９】このようなことから、結合係数の値は２進
数で保存し、演算の際にはパルス列で表現された結合係
数に変換することにより、パルス列表現のまま結合係数
の値を保存するものに比べ回路規模を小さくし得るよう
にしたものが特開平５−１６５９８７号公報や特開平６
−５１９５７号公報に示されている。

【００１０】

【発明が解決しようとする課題】そこで、特開平５−６
３５６号公報に示されるオフセット信号方式と、特開平
５−１６５９８７号公報や特開平６−５１９５７号公報
に示される結合係数の値の２進数による保存及びパルス
列変換出力方式とを組み合わせれば、より効果的になる
ことが予想される。

【００１１】しかし、両方式を単に組み合わせただけで
は回路規模が大きくなってしまう傾向があり、回路規模
の小型化の要請に反するものとなる。

【００１２】

【課題を解決するための手段】請求項１記載の発明の神
経回路模倣素子は、パルス列で表現された信号を信号伝
達手段として各ニューロン間をシナプスにより結合した
神経回路模倣素子において、前記各シナプスに、結合係
数の値を２進数で保存する保存手段と、前記結合係数の
正負の符号を保存する符号保存手段と、生成多項式の選
択自在なリニアフィードバックシフトレジスタよりなる
第１の乱数生成回路及び前記保存手段に保存された結合
係数の値をこの第１の乱数生成回路により生成された乱
数と比較してパルス列で表現された結合係数を出力する
比較器を備えた第１の数値・パルス列変換手段と、ニュ
ーロンに対する入力信号パルス列と結合係数パルス列と
の論理積を演算して重み付けを行う論理積回路とを有
し、前記各ニューロンに、オフセット入力値を保存する
オフセット値保存手段と、結合係数パルス列により重み
付けされた入力信号パルス列について全シナプス分の空
間論理和を前記結合係数の符号別に演算する第１の論理
和回路と、リニアフィードバックシフトレジスタよりな
り生成された乱数を前記第１の乱数生成回路の生成多項
式選択用に出力する第２の乱数生成回路と、この第２の
乱数生成回路からの乱数出力と前記オフセット入力値と
を比較してオフセット入力パルス列を出力する比較器を
備えた第２の数値・パルス列変換手段と、この第２の数
値・パルス列変換手段から出力されるオフセット入力パ
ルス列と前記第１の論理和回路の出力との論理和を演算
する第２の論理和回路とを有する構成とした。

【００１３】請求項２記載の発明の神経回路模倣素子
は、請求項１記載の発明の神経回路模倣素子におけるニ
ューロン構成に代えて、オフセット値保存手段と、第１
の論理和回路と、第２の論理和回路との他に、リニアフ
ィードバックシフトレジスタよりなる第２の乱数生成回
路と、この第２の乱数生成回路からの乱数出力と前記オ
フセット入力値とを比較してオフセット入力パルス列を
出力する比較器を備えた第２の数値・パルス列変換手段
と、前記第２の乱数生成回路からの乱数出力を入力とし
て予め定められたビットを用いて前記第２の数値・パル
ス列変換手段によるオフセット入力パルス列生成及び第
１の乱数生成回路の生成多項式選択用に出力するシフト
レジスタとを設けて各ニューロンを構成した。

【００１４】請求項３記載の発明の神経回路模倣素子
は、請求項１記載の発明の神経回路模倣素子におけるニ
ューロン構成に代えて、オフセット値保存手段と、第１
の論理和回路と、第２の論理和回路の他に、リニアフィ
ードバックシフトレジスタよりなり生成された乱数を前
記第１の乱数生成回路の生成多項式選択用に出力する第
２の乱数生成回路と、この第２の乱数生成回路からの乱
数出力と前記オフセット入力値とを比較してオフセット
入力パルス列を出力する比較器を備えた第２の数値・パ
ルス列変換手段と、前記第２の乱数生成回路からの乱数
出力を入力として予め定められたビットを用いて前記第
２の数値・パルス列変換手段によるオフセット入力パル
ス列生成用に出力するシフトレジスタとを設けて各ニュ
ーロンを構成した。

【００１５】請求項４，５及び６記載の発明の神経回路
模倣素子は、各々請求項１，２及び３記載の発明の神経
回路模倣素子において、各シナプス中の保存手段を、興
奮性と抑制性とを示す２種類の結合係数の値を２進数で
保存する保存手段として構成した。

【００１６】請求項７，８及び９記載の発明の神経細胞
模倣素子は、各々請求項１，２及び３記載の発明の神経
回路模倣素子において、各シナプス中の保存手段を、結
合係数の絶対値を２進数で保存する保存手段として構成
し、かつ、各ニューロンにおいては、第２の論理和回路
に代えて、結合係数の符号別に演算された論理和結果同
士が一致しているときにはオフセット入力パルス列を出
力し不一致のときには正の符号を持つ結合係数の論理和
結果なるパルス列を出力する出力選択回路を設けた構成
とした。

【００１７】請求項１０，１１及び１２記載の発明の神
経細胞模倣素子は、各々請求項７，８及び９記載の発明
の神経回路模倣素子における各シナプス中の保存手段
を、興奮性と抑制性とを示す２種類の結合係数の値を２
進数で保存する保存手段として構成した。

【００１８】

【作用】請求項１ないし１２記載の発明の神経回路模倣
素子の各々に示されるようなオフセット入力導入方式と
結合係数の値を２進数で保存しパルス列に変換して演算
に供する方式との各種組み合わせ構成において、各ニュ
ーロン中に設けられたリニアフィードバックシフトレジ
スタよりなる第２の乱数生成回路による乱数、又は、第
２の乱数生成回路を構成するリニアフィードバックシフ
トレジスタの出力を入力とするシフトレジスタの予め定
められたビットを、ニューロンにおけるオフセット入力
パルス列生成とシナプスにおける第１の乱数生成回路の
生成多項式選択用に共用又は振り分けているので、回路
規模の増大を防止して組み合わせ得るものとなる。

【００１９】

【実施例】本発明の一実施例を図面に基づいて説明す
る。本発明の神経回路模倣素子は、パルス列で表現され
た信号を信号伝達手段とするものであり、そのアルゴリ
ズムの概要から説明する。

【００２０】ニューロンへの入力信号ｙ_iは、例えば、
図２に示すようなパルス列信号で表す。即ち、図２の例
は、“１０１１０１”＝４／６を表し、同期パルス６個
中に信号は“１”が４個、“０”が２個である。つま
り、同期パルスの立上り時又は立下り時に入力信号が
“０”か“１”かを判断する。このとき、“１”と
“０”の並び方は、ランダムであることが望ましい。ニ
ューロンからの出力信号も同様である。

【００２１】一方、各ニューロン間の結合の度合を示す
結合係数Ｗ_ijも同様にパルス列で表現する。図３の例
は、“１０１０１０”＝３／６を表す式である。この場
合も、同期パルスの立上り時又は立下り時に入力信号が
“０”か“１”かを判断するものであり、また、“１”
と“０”の並び方はランダムであることが望ましい。

【００２２】入力信号ｙ_iの結合係数Ｗ_ijによる重み付
けは、これらのパルス列同士の論理積、即ち、ｙ_i∩Ｗ_ij …………………………（１）により実現する。図２及び図３に示した例によれば、結
合係数により重み付けされた入力信号は“１０１００
０”＝２／６となる。ここに、このような論理積結果に
よるパルス密度は、近似的には入力信号ｙ_iのパルス密
度と結合係数Ｗ_ijのパルス密度との積となり、アナログ
方式の結合係数と同様の機能を有する。これは、信号の
列が長いほど、また、“１”と“０”との並び方がラン
ダムであるほど、数値の積に近い機能を持つことにな
る。なお、入力信号パルス列に比べて結合係数パルス列
が短く、読み出すべきデータがなくなったら、再びデー
タの先頭に戻って読み出しを繰り返えせばよい。

【００２３】次に、各ニューロン間を結合するシナプス
分の空間和をパルス列同士の論理和を演算する論理和回
路で実現する。即ち、１つのニューロンは多入力である
ので、前述した「入力信号パルス列と結合係数パルス列
との論理積」も多数あるので、これらの論理和をとる。
この論理和演算が、アナログ計算における和の計算及び
非線形関数（シグモイド関数）の部分に対応する。即
ち、パルス密度が低い場合、その論理和をとったものの
パルス密度は、各々のパルス密度の和に近似的に一致す
る。パルス密度が高くなるにつれ、論理和出力は段々飽
和してくるので、パルス密度の和とは一致せず、非線形
性が出てくる。論理和の場合、パルス密度は１よりも大
きくなることがなく、かつ、０より小さくなることもな
く、さらには、単調増加関数であり、シグモイド関数と
近似的に同等となる。

【００２４】ここに、結合には興奮性と抑制性がある
が、一般に、デジタル方式においては、結合係数Ｗ_ijの
正負符号によりこれを表す。そこで、結合係数Ｗ_ijの正
負符号により各結合を興奮性結合と抑制性結合との２つ
のグループに分け、各々グループ別に論理和をとる（請
求項１ないし３、及び、７ないし９記載の発明はこの方
式による）。このようにして得られた興奮性グループの
論理和結果をｙ_Fjとし、抑制性グループの論理和結果を
ｙ_Ijとすると、各々（２)(３）式で表される。

【００２５】

【数１】

【００２６】或いは、１つの入力信号ｙ_i に対して興奮
性を表す結合係数Ｗ_ij(+) と抑制性を表す結合係数Ｗ
_ij(-)との両方を用意し、各々論理積をとる（請求項４
ないし６、及び、１０ないし１２記載の発明はこの方式
による）。さらに、これらの論理積結果同士の論理和を
各々とる。このようにして得られた興奮性グループの論
理和結果をｙ_Fjとし、抑制性グループの論理和結果をｙ
_Ijとすると、各々（４)(５）式で表される。

【００２７】

【数２】

【００２８】このようにして得られた興奮性グループの
論理和結果ｙ_Fjと抑制性グループの論理和結果ｙ_Ijにつ
いて、さらに、ニューロンへのオフセット入力信号を加
味してニューロンの出力を演算する。この場合、オフセ
ット入力信号はそのまま用いてもよいが、重み付けをし
たほうが汎用性が高くなるので好ましい。ここでは、オ
フセット入力信号をｙ_Hjとし、この入力に対する重み付
けの数をＷ_Hjとすると、（６）式の演算結果をニューロ
ンの出力とする（請求項１ないし６記載の発明はこの方
式による）。

【００２９】

【数３】

【００３０】或いは、（７）式の演算結果をニューロン
の出力とする（請求項７ないし１２記載の発明はこの方
式による）。

【００３１】

【数４】

【００３２】これは、興奮性グループの論理和結果ｙ_Fj
と抑制性グループの論理和結果ｙ_Ijとが、不一致であれ
ば興奮性グループの論理和結果ｙ_Fjをニューロン出力と
するものである。即ち、興奮性グループの論理和結果ｙ
_Fjが“０”で抑制性グループの論理和結果ｙ_Ijが“１”
であれば、“０”を出力し、逆に、興奮性グループの論
理和結果ｙ_Fjが“１”で抑制性グループの論理和結果ｙ
_Ijが“０”であれば、“１”を出力する。一方、興奮性
グループの論理和結果ｙ_Fjと抑制性グループの論理和結
果ｙ_Ijとが一致したときには、別個に用意されて重み付
けされたオフセット入力パルス列Ｗ_Hj∩ｙ_Hjをニューロ
ン出力とするものである。

【００３３】ニューロンのネットワークは階層型とす
る。そして、ネットワーク全体を同期させておけば、各
層とも上述した機能により計算できる。

【００３４】以上のアルゴリズムに基づく構成例を以下
に説明する。図４に階層型ネットワーク全体の模式的構
成例を示し、多数のニューロン１間が適宜シナプス２に
より結合されて構成されている。ここに、シナプス２部
分は図５又は図６に示すように構成され、ニューロン１
部分は図７又は図８に示すように構成されている。

【００３５】まず、シナプス２部分の構成の一例を示す
図５から説明する。入力信号ｙ_iは図２で説明したよう
にパルス列表現されたものである。また、図３に示した
ような結合係数Ｗ_ijの値を数値、具体的には、２進数に
よる絶対値で保存するメモリ（保存手段）３が設けられ
ている。このメモリ３の読出出力側には数値→パルス列
変換回路（第１の数値・パルス列変換手段）４が接続さ
れている。ここに、メモリ３と数値→パルス列変換回路
４との間は、数値を表すのに必要な本数（ビット幅）ｎ
で結ばれている。さらに、図では省略してあるが、前記
メモリ３に対しては、アウトプットイネーブル信号やラ
イトイネーブル信号などの読み書きに必要な信号が与え
られている。

【００３６】前記入力信号ｙ_iと数値→パルス列変換回
路４によりパルス列表現に変換された結合係数Ｗ_ijとの
論理積（即ち、（１）式）を演算するＡＮＤゲート（論
理積回路）５が設けられている。このＡＮＤゲート５の
出力は結合が興奮性か抑制性かによってグループ分けし
なければならないが、予め各々のグループへの出力信号
ｙ_Fj，ｙ_Ijを用意し、何れに出力するのかを切り換える
ようにした方が汎用性の高いものとなる。このため、結
合が興奮性か抑制性かを表すビットを１ビット構成のグ
ループ分け用メモリ（符号保存手段）６に保存してお
き、その情報を用いて切換ゲート回路７により切り換え
る。請求項１ないし３、及び、７ないし９記載の発明は
このような構成による。切換ゲート回路７は２つのＡＮ
Ｄゲート７ａ，７ｂと一方の入力に介在されたインバー
タ７ｃとにより構成されている。

【００３７】もっとも、切り換える必要のない場合に
は、各々固定しても構わない。これは、図１においてグ
ループ分け用メモリ６を“０”又は“１”に何れかに固
定したものと等価であることを意味する。

【００３８】また、１つの入力信号ｙ_iに対して、興奮
性を表す結合係数Ｗ_ij(+) 用のメモリ（保存手段）と、
抑制性を表す結合係数Ｗ_ij(-) 用のメモリ（保存手段）
との両方を用意してもよい。図６はこの例をシナプス２
部分の構成の他例として示すものである。図中、３Ｆが
興奮性を表す結合係数の値を２進数（絶対値）で保存す
るメモリ、３Ｉが抑制性を表す結合係数の値を２進数
（絶対値）で保存するメモリであり、各々には、図１の
場合と同様に数値→パルス列変換回路４Ｆ，４Ｉが接続
されている。また、各々の数値→パルス列変換回路４
Ｆ，４Ｉによりパルス列変換された結合係数Ｗ_ij(+) ，
Ｗ_ij(-) と入力信号ｙ_iとの論理積を各々とって重み付
けを行うＡＮＤゲート５Ｆ，５Ｉが設けられ、興奮性、
抑制性各々の出力信号ｙ_Fj，ｙ_Ijが別個に得られるよう
に構成されている。請求項４ないし６、及び、１０ない
し１２記載の発明はこのような構成による。

【００３９】ついで、ニューロン１部分の構成例を示す
図７について説明する。まず、入力信号（シナプス２か
らの出力信号）ｙ_Fij，ｙ_Iijのパルス列について全シ
ナプス分の論理和を興奮性、抑制性別のグループ毎にと
るＯＲゲート（第１の論理和回路）８Ｆ，８Ｉが設けら
れている。即ち、ＯＲゲート８Ｆは（２）式又は（４）
式の論理演算を行い、ＯＲゲート８Ｉは（３）式又は
（５）式の論理演算を行うものであり、ＯＲゲート８Ｆ
の出力が（２）式又は（４）式中のｙ_Fjに相当し、ＯＲ
ゲート８Ｉの出力が（３）式又は（５）式中のｙ_IJに相
当する。これらのＯＲゲート８Ｆ，８Ｉの出力側にはゲ
ート回路９が接続されている。このゲート回路９はオフ
セット入力信号生成器（第２の数値・パルス列変換手
段）１０からのパルス列表現で重み付けされたオフセッ
ト入力パルス列Ｗ_Hj∩ｙ_Hjも入力として、（６）式に示
した論理演算を行うものである。よって、２個のインバ
ータ９ａ，９ｂと３個のＡＮＤゲート９ｃ，９ｄ，９ｅ
と１個のＯＲゲート（出力選択回路）９ｆとにより構成
されている。請求項７ないし１２記載の発明の場合のゲ
ート回路９はこのような構成による。

【００４０】よって、このゲート回路９のＯＲゲート９
ｆからは、興奮性、抑制性別に演算された論理和結果ｙ
_Fj，ｙ_Ij同士が一致しているときにはオフセット入力パ
ルス列Ｗ_Hj∩ｙ_Hjが出力され、不一致のときには正の符
号を持つ結合係数の論理和結果なるパルス列ｙ_Fjが出力
される。

【００４１】一方、請求項１ないし６記載の発明の場合
には、ゲート回路９に代えて、図８に示すようなゲート
回路１１がＯＲゲート８Ｆ，８Ｉの出力側に接続され
る。このゲート回路１１は、ＯＲゲート８Ｆからの出力
とＯＲゲート８Ｉの出力をインバータ１１ａで反転させ
た出力とを入力とするＡＮＤゲート１１ｂと、このＡＮ
Ｄゲート１１ｂの出力とオフセット入力信号生成器１０
からのパルス表現で重み付けされたオフセット入力パル
ス列Ｗ_Hj∩ｙ_Hjとを入力とするＯＲゲート（第２の論理
和回路）１１ｃとにより構成されている。

【００４２】ここに、数値→パルス列変換回路４（４
Ｆ，４Ｉも同様）は、例えば、図９に示すように、乱数
生成装置（第１の乱数生成回路）１２と、メモリ３から
の２進数による結合係数値をこの乱数生成装置１２によ
る乱数と比較してパルス列表現の結合係数をＡＮＤゲー
ト５等へ出力する比較器１３とにより構成されている。
前記乱数生成装置１２は、例えば、図１０に示すように
基準クロックに同期して乱数を発生する７ビット構成の
シフトレジスタ１４とその最上位ビット（ｂ６）のデー
タと残りの適宜ビットのデータとを入力として最下位ビ
ット（ｂ０）を順次更新する排他的ＯＲゲート１５とに
よるリニアフィードバックシフトレジスタ（ＬＦＳＲ）
１６により構成されている。これにより、０〜（２＾ｍ
−１）（ｍはシフトレジスタ１４のビット数）までの一
様乱数が得られるものである。このＬＦＳＲ１６の生成
多項式は複数存在し、回路でも適宜切り換えられるよう
にしておいたほうがよりランダムな乱数列が得られる。
前記比較器１３は乱数生成装置１２（ＬＦＳＲ１６）に
より生成された乱数値とメモリ３からの結合係数値とを
比較し、メモリ３からのデータのほうが大きい時には
“１”、小さい時には“０”を出力するものである。こ
れにより、パルス密度が（メモリ３のデータ／２＾ｍ）
となるパルス列による結合係数が得られる。

【００４３】また、このようなＬＦＳＲ１６（乱数生成
装置１２）は各シナプス２毎に存在するので、各シナプ
ス２のＬＦＳＲ１６（乱数生成装置１２）毎に各々がな
るべく異なった乱数列を発生させるのがよい。このた
め、各ＬＦＳＲ１６はｂ０，ｂ１，ｂ４，ｂ５の内、何
れのビットから排他的ＯＲゲート１５に入力させるかを
切り換える切換器１７が設けられ、生成多項式が切り換
え自在とされている。

【００４４】また、図１に示すように、各ＬＦＳＲ１６
において、どの生成多項式を選択するかを決定するため
の生成多項式選択用シフトレジスタ（第２の乱数生成装
置）１８がＬＦＳＲ構成でＬＦＳＲ１６とは別にニュー
ロン１側に設けられ、この生成多項式選択用シフトレジ
スタ１８による乱数が用いられるように構成されてい
る。この生成多項式選択用シフトレジスタ１８はＬＦＳ
Ｒ１６と同様に、基準クロックに同期して乱数を発生す
る７ビット構成のシフトレジスタ１９とその最上位ビッ
ト（ｂ６）のデータと残りの適宜ビットのデータとを入
力として最下位ビット（ｂ０）を順次更新する排他的Ｏ
Ｒゲート２０とによるＬＦＳＲ構成のものであり、生成
多数式を選択切り換えするための切換器２１が付加され
ている。

【００４５】このような生成多項式選択用シフトレジス
タ１８の生成した乱数によるＬＦＳＲ１６の生成多項式
の選択には、図１に示すように、生成多項式選択用シフ
トレジスタ１８中のシフトレジスタ１９のビット（の一
部）を用いてもよく、或いは、図１１に示すように、こ
の生成多項式選択用シフトレジスタ１８の出力を多段の
シフトレジスタ１９に入力させ、このシフトレジスタ１
９の予め定められたビット（の一部）を用いるようにし
てもよい。また、生成多項式選択用シフトレジスタ１８
は必ずしも各ＬＦＳＲ１６毎に１個ずつ用意する必要は
なく、複数のＬＦＳＲ１６に対して１個の生成多項式選
択用シフトレジスタ１８を設けるようにしてもよい。図
１では、生成多項式選択用シフトレジスタ１８の出力を
入力とする複数段のシフトレジスタ２２を設け、例え
ば、２ビットずつｎ個の各シナプス２のＬＦＳＲ１６の
多項式選択用に振り分けた例を併せて示すものである。

【００４６】また、オフセット入力値やその重み付け係
数も同様にして、例えば、ＬＦＳＲを用いて発生させる
ことができる。図１２はオフセット入力信号生成器１０
の構成例を示し、２進数表現のオフセット入力値ｙ_Hjを
保存するメモリ（オフセット値保存手段）２３と重み付
け用の２進数表現の係数値Ｗ_Hjを保存するメモリ２４と
が設けられ、各々数値→パルス列変換装置２５，２６を
介してＡＮＤゲート２７に入力され、このＡＮＤゲート
２７からパルス列表現で重み付けされたオフセット入力
パルス列ｙ_Hj∩Ｗ_Hjが得られるように構成されている。
即ち、前記オフセット入力信号生成器１０も基本的には
数値→パルス列変換回路４と同様にＬＦＳＲを用いた乱
数に基づき発生させることができる。この乱数列はシナ
プス２側の乱数とは独立したものが望ましいが、オフセ
ット入力信号生成器１０に専用のＬＦＳＲを設けると回
路規模が大きくなってしまう。そこで、本実施例では前
述したようにシナプス２用の生成多項式選択用に設けた
生成多項式選択用シフトレジスタ１８を、このオフセッ
ト入力信号生成器１０におけるオフセット入力値ｙ_Hjの
生成にも共用化したものである。即ち、図１０における
生成多項式選択用のシフトレジスタ１４のビットｂ０〜
ｂ６をオフセット入力値用の乱数或いは重み付け用の係
数値の乱数として用いることにより（請求項１，４，
７，１０記載の発明はこれによる）、各々の乱数の質を
落とさずに、ＬＦＳＲの数を減らすことができる。

【００４７】また、図１に示したように、ＬＦＳＲ１８
の出力をさらにシフトレジスタ１９に接続し、このシフ
トレジスタ１９で生成多項式の選択を行わせるようにし
てもよい（請求項２，５，８，１１記載の発明はこれに
よる）。この場合、乱数生成には、図１３に示すよう
に、シフトレジスタ１９の任意の連続するビット、より
具体的には、任意に連続する７ビットを乱数のｂ０〜ｂ
６として用いるようにしてもよい（請求項３，６，９，
１２記載の発明はこれによる）。

【００４８】以上、説明したように信号をパルス密度で
表現する手法は、実際の回路のみならず、計算機上でシ
ミュレートする場合にも有用である。計算機上では、演
算は直列的に行われるが、アナログ値を用いて計算させ
るのに比べて、“０”“１”の２値の論理演算のみであ
るので、計算速度が著しく向上する。一般に、実数値の
四則演算は、１回の計算に多くのマシンサイクルを必要
とするが、論理演算では少なくて済む。また、論理演算
のみであると、高速処理向けの低水準言語が使用しやす
いといった特徴も持つ。また、上述した方式を実施する
に当り、その全部を回路化する必要はなく、一部又は全
部をソフトウェアで行わせるようにしてもよい。また、
回路構成自体も例示したものに限らず、論理が等価な別
の回路で置き換えるようにしてもよく、さらには、負論
理に置き換えるようにしてもよい。

【００４９】ところで、具体例として自己学習式文字認
識装置への適用例を説明する。図４のように３層構造に
ネットワーク構成し、第１層は２５６個、第２層は２０
個、第３層は５個のニューロン構成とした。ここに、第
１，２層間、第２，３層間はニューロン１同士が全て結
合されている。このようなネットワークに対して手書き
文字を入力し、文字認識を行わせた。まず、手書き文字
をスキャナで読み取り、図１４に示すように１６×１６
のメッシュに分け、文字部分のあるメッシュを“１”、
ないメッシュを“０”とした。この２５６個のデータを
ネットワーク（第１層）に入力させた。出力層の５個の
各ニューロン１を「１」〜「５」までに対応させ、その
数字が入力した時に対応するニューロン１の出力が
“１”でその他のニューロン１の出力が“０”になるよ
うに学習させた。学習は、コンピュータシミュレーショ
ンによりルーメルハートのバックプロパゲーション法
（誤差逆伝搬法）を用いた。また、乱数生成装置１２と
して７ビットのＬＦＳＲ１６を用いた。さらに、このＬ
ＦＳＲ１６を外部からアクセス可能にしておき、初期値
としてランダムな値をロードした。そして、学習済みの
結合係数を１２７倍（ＬＦＳＲが７ビットのため）し、
結合係数用のメモリ３にロードした。本実施例では、入
力は“０”か“１”であるので、入力信号パルス列は常
にＬレベル又はＨレベルの単純なものである。最初、各
結合係数をランダムに設定しておくと、出力結果は必ず
しも所望の値とはならない。そこで、自己学習機能を用
いて、各結合係数を新たに求め、これを何回か繰り返す
ことによって所望の出力が得られるようにする。ここ
に、最終出力はトランジスタを介してＬＥＤと結び、Ｌ
レベルの時には消灯、Ｈレベルの時には点灯するように
した。同期クロックを１０００ｋＨｚとしたので、パル
ス密度に応じて、人間の目にはＬＥＤの明るさが変って
見え、従って、一番明るいＬＥＤ部分が答えとなる。十
分学習させた文字に対しては１００％の認識率が得られ
たものである。

【００５０】

【発明の効果】請求項１ないし１２記載の発明の神経回
路模倣素子によれば、各々の請求項に示されるようなオ
フセット入力導入方式と結合係数の値を２進数で保存し
パルス列に変換して演算に供する方式との各種組み合わ
せ構成において、各ニューロン中に設けられたリニアフ
ィードバックシフトレジスタよりなる第２の乱数生成回
路による乱数、又は、第２の乱数生成回路を構成するリ
ニアフィードバックシフトレジスタの出力を入力とする
シフトレジスタの予め定められたビットを、ニューロン
におけるオフセット入力パルス列生成とシナプスにおけ
る第１の乱数生成回路の生成多項式選択用に共用し又は
振り分けているので、回路規模の増大を防止しつつ、処
理能力の向上と結合係数の保存の容易化とを図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す生成多項式選択用シフ
トレジスタの回路構成図である。

【図２】入力信号パルス列を示すタイミングチャートで
ある。

【図３】結合係数パルス列を示すタイミングチャートで
ある。

【図４】ネットワーク構成例を示す模式図である。

【図５】シナプス部分の構成例の一例を示すブロック図
である。

【図６】シナプス部分の構成例の他例を示すブロック図
である。

【図７】ニューロン部分の構成例の一例を示す論理回路
図である。

【図８】ニューロン部分の構成例の他例を示す論理回路
図である。

【図９】数値→パルス列変換回路の構成を示す回路図で
ある。

【図１０】乱数生成装置の構成の一例を示す回路図であ
る。

【図１１】乱数生成装置の構成の他例を示す回路図であ
る。

【図１２】オフセット入力信号生成器の構成例を示す回
路図である。

【図１３】乱数生成装置の構成の変形例を示す回路図で
ある。

【図１４】手書き文字例を示す説明図である。

【符号の説明】

１ニューロン２シナプス３保存手段４第１の数値・パルス列変換手段５論理積回路６符号保存手段８第１の論理和回路９第２の論理和回路１０第２の数値・パルス列変換手段１１出力選択回路１２第１の乱数生成回路１３比較器１６リニアフィードバックシフトレジスタ１８第２の乱数生成回路２２シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、この第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項２】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなる第２の乱
数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成及び前記第
１の乱数生成回路の生成多項式選択用に出力するシフト
レジスタと、前記第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項３】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成用に出力す
るシフトレジスタと、前記第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項４】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、この第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項５】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなる第２の乱
数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成及び前記第
１の乱数生成回路の生成多項式選択用に出力するシフト
レジスタと、前記第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項６】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成用に出力す
るシフトレジスタと、前記第２の数値・パルス列変換手段から出力されるオフ
セット入力パルス列と前記第１の論理和回路の出力との
論理和を演算する第２の論理和回路とを有することを特
徴とする神経回路模倣素子。
【請求項７】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の絶対値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。
【請求項８】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の絶対値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなる第２の乱
数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成及び前記第
１の乱数生成回路の生成多項式選択用に出力するシフト
レジスタと、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。
【請求項９】パルス列で表現された信号を信号伝達手
段として各ニューロン間をシナプスにより結合した神経
回路模倣素子において、前記各シナプスに、結合係数の絶対値を２進数で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
符号別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成用に出力す
るシフトレジスタと、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。
【請求項１０】パルス列で表現された信号を信号伝達
手段として各ニューロン間をシナプスにより結合した神
経回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、前記結合係数の正負の符号を保存する符号保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。
【請求項１１】パルス列で表現された信号を信号伝達
手段として各ニューロン間をシナプスにより結合した神
経回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなる第２の乱
数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成及び前記第
１の乱数生成回路の生成多項式選択用に出力するシフト
レジスタと、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。
【請求項１２】パルス列で表現された信号を信号伝達
手段として各ニューロン間をシナプスにより結合した神
経回路模倣素子において、前記各シナプスに、興奮性と抑制性とを示す２種類の結合係数の値を２進数
で保存する保存手段と、生成多項式の選択自在なリニアフィードバックシフトレ
ジスタよりなる第１の乱数生成回路及び前記保存手段に
保存された結合係数の値をこの第１の乱数生成回路によ
り生成された乱数と比較してパルス列で表現された結合
係数を出力する比較器を備えた第１の数値・パルス列変
換手段と、ニューロンに対する入力信号パルス列と結合係数パルス
列との論理積を演算して重み付けを行う論理積回路とを
有し、前記各ニューロンに、オフセット入力値を保存するオフセット値保存手段と、結合係数パルス列により重み付けされた入力信号パルス
列について全シナプス分の空間論理和を前記結合係数の
種類別に演算する第１の論理和回路と、リニアフィードバックシフトレジスタよりなり生成され
た乱数を前記第１の乱数生成回路の生成多項式選択用に
出力する第２の乱数生成回路と、この第２の乱数生成回路からの乱数出力と前記オフセッ
ト入力値とを比較してオフセット入力パルス列を出力す
る比較器を備えた第２の数値・パルス列変換手段と、前記第２の乱数生成回路からの乱数出力を入力として予
め定められたビットを用いて前記第２の数値・パルス列
変換手段によるオフセット入力パルス列生成用に出力す
るシフトレジスタと、前記結合係数の符号別に演算された論理和結果同士が一
致しているときには前記オフセット入力パルス列を出力
し不一致のときには正の符号を持つ結合係数の論理和結
果なるパルス列を出力する出力選択回路とを有すること
を特徴とする神経回路模倣素子。