JPH05501343A - アナログ・ディジタル変換用の二倍速度過剰標本化補間変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 アナログ・ディジタル変換用の二倍速度過剰標本化補間変調器 関連出願との関係 この出願の内容は、１９９０年４月６日に出願され、本出願人に譲渡されたディ ピッドＢ、リブナーによる米国特許出願通し番号第０７１５０５．３８４号、発 明の名称「成分感度の小さい３次シグマ・デルタ過剰標本化形アナログ・ディジ タル変換回路」と関連を有する。

発明の背景 発明の分野 この発明は過剰標本化アナログ・ディジタル変換器、更に具体的に云えば、過剰 標本化アナログ・ディジタル変換器の分解能を高めるか、或いはその分解能を低 下させずに、変換速度を高めるかの何れかの形で性能を高める為に、過剰標本化 変調器の実効動作速度を２倍にする方式に関する。

この発明の考えは、２次及び３次過剰標本化変調器を含めて、任意の過剰標本化 回路に適用し得る。

従来技術の一般的な説明 過剰標本化補間（又はシグマ・デルタ）変調器の後にディジタル低域減数フィル タを設けることにより、分解能の低い部品を用いて、高い分解能のアナログ・デ ィジタル信号変換を達成することが出来る。「過剰標本化（ｏｖｅｒｓｚｍｐｌ ｉｎｇ）　Ｊは、信号のナイキスト−レートの何倍も高い速度で変調器を動作さ せることであり、「減数（ｄｅｃｉｍａｔｉｏｎ）　Ｊとは、クロック速度をナ イキスト・レートまで下げることを云う。

シグマ・デルタ変調器（これはデルタ・シグマ変調器と呼ばれることもある）が 、ある期間の間、アナログ・ディジタル（Ａ／Ｄ）変換器に使われている。一般 的な詳しい説明は、下記の技術文献から得られるので、それを引用してお（。

１）ＩＥＥＥトランザクションズ・オン・コミュニケーションズ誌、Ｃ０Ｍ−２ ２巻第３号、１９７４年３月号、第２９８頁乃至第３０５頁所載のＪ、　Ｃ，キ ャンディの論文「頑丈なアナログ・ディジタル変換器をめる為のリミット・サイ クル発振器の利用」 ２）ＩＥＥＥトランザクションズ・オン・コミュニケーションズ誌、Ｃ０Ｍ−２ ４巻第１１号、１９７６年１１月号、第１２６８頁乃至第１２７５頁所載のＪ、 　Ｃ，キャンディ他の論文「シグマ・デルタ変調器から１３ビットＰＣＭをめる 為の三角形形の重みを加えた補間の利用Ｊ３）ＩＥＥＥ）ランザクシ式ンズφオ ン・コミュニケーションズ誌、Ｃ０Ｍ−３３巻第２号、１９８５年３月号、第２ ４９頁乃至第２５８頁所載のＬ　Ｃ，キャンディの論文「シグマ・デルタ変調器 に於ける二重積分の利用」過剰標本化アナログ・ディジタル変換器は、ナイキス ト・レートよりずっと高い標本化速度で入力信号の粗い量子化を行なう。期間及 び積分の組合せを使うと、その結果生ずる量子化雑音は強制的に高い周波数にな り、その為低域フィルタ作用及び減数によってそれを除去することが出来る。こ う云う動作の後、分解能が高められるが、それも最初の変換速度からスループッ トを低下すると云う犠牲を払ってのことである。こう云う形式の変換器は、時間 の分解能及び振幅の分解能の兼合いをとることが出来ると云う融通性がある。１ 例として、１ビツトだけの量子化器から出発して、１６ビツト変換を達成するこ とが可能である。

最初と最後の変換速度の比が、過剰標本化比と呼ばれるが、これが所定の設計の 過剰標本化アナログ・ディジタル変換器（ＡＤＣ）で得られる分解能の増加を左 右する。例えば、２次変調器の設計では、過剰標本化比を２倍にする度に、分解 能が２．５ビツト改善され、３次変調器では３゜５ビツトにそれが増加する。可 能な限り高い過剰標本化比で動作させることが望ましい。然し、特定の最終的な 変換速度に対し、回路の速度が任意の所定の技術に対する制約となる。回路の速 度条件を高めずに標本化比を２倍にする方法があれば、分解能を改善するか、例 えば３次変調器に対して３．５ビツト改善するか、或いは一層高い周波数の用途 に対して、分解能を何等低下させずに変換速度を２倍にする点で役に立とう。

発明の要約 従って、この発明の目的は、ＡＤＣ分解能又は変換速度を改善する為に、クロッ ク速度又は回路の速度条件を何等増加せずに、任意の過剰標本化変調器の実効動 作速度を２倍にすることである。

この発明は、その次数に関係なく、任意の切換えキャパシタ形（ＳＣ）過剰標本 化変調器で、その実効標本化速度を２倍にする為に用いることの出来る回路変換 を対象とする。この回路変換は、クロックの交番相で動作する各々の積分器に、 ２番目の入力キャパシタ及びスイッチを追加することを要旨とする。回路に用い られるスイッチは、典型的には電界効果トランジスタ（ＦＥＴ）スイッチである 。

更に、回路内の各々の量子化器は、やはり反対のクロック相で動作させられる２ つの量子化器に置換える。この代りに、量子化器は、特定の回路で実行出来る場 合、単に普通の速度の２倍の速度で動作させてもよい。

図面の簡単な説明 上記並びにその他の目的、面及び利点は、次に図面についてこの発明の好ましい 実施例を詳しく説明する所から、更によく理解されよう。

第１図は１次過剰標本化変調器の回路図である。

第２図はこの発明による２倍速度過剰標本化変調器の回路図である。

第３図は第２図に示した２倍速度過剰標本化変調器のスイッチを作動するクロッ ク波形を示す時間線図である。

第４図はこの発明による１次過剰標本化２倍速度変調器の回路図である。

第５図は第４図に示した変調器のスイッチを作動するクロック波形の時間線図で ある。

第６図はこの発明による２倍速度２次過剰標本化変調器の回路図である。

第７図はこの発明による２倍速度３次過剰標本化変調器の回路図である。

第８図は１個の２倍速度アナログ・ディジタル変換器及び１個の２倍速度ディジ タル・アナログ変換器を用いた２倍速度過剰標本化変調器の回路図である。

第９図は第８図に示した変調器に対するクロック波形の時間線図である。

第１０図は１個の２倍速度アナログ・ディジタル変換器と２個のディジタル・ア ナログ変換器を用いた２倍速度過剰標本化変調器の回路図である。

第１１図は第１段に対してチョッパー安定化を用いた差動増幅器を使う２倍速度 ３次過剰標本化変調器の回路図である。

第１２図は第１１図に示した変調器のスイッチを作動するクロック波形の時間線 図である。

発明の詳細な説明 第１図は、重なり合わない２相クロツクを用いてクロック相φ１及びφ２の間で 交互に切換わる簡単な１次変調器１０を示す。変調器は漂遊のない切換えキャパ シタ形積分器１８とアナログ・ディジタル変換器（ＡＤＣ）１６及びディジタル ・アナログ変換器（ＤＡＣ）１７とで構成される。

クロック相φ１の間、変調器アナログ入力信号Ｖ　が、スイッチ１１が入力に接 続され且つスイッチ１３に大地に接続される時に、入力キャパシタ１２によって 標本化される。やはりこのクロック相の間、静電容量Ｃ８を持つ帰還キャパシタ １５の為にサンプルホールド回路として作用する演算増幅器１４が、ディジタル 形式に変換する為の一定の信号をＡＤＣ１６に供給する。ＡＤＣ１６の出力信号 がＤＡＣ１７のディジタル入力に供給され、積分器１８に対する帰還信号として 量子化されたアナログ信号を供給する。

この後のクロック相φ２で、スイッチ１１．１３が入替って、入力キャパシタ１ ２をＤＡＣ１７の出力と演算増幅器１４の反転入力の間に接続する。これによっ て、入力電圧と、ＤＡＣ出力電圧ＶＤＡＣの間の差に入力静電容量Ｃ１の値を乗 じた値に等しい電荷が、演算増幅器の帰還キャパシタ１５に注入される。その結 果、演算増幅器の出力電圧■。は、離散的な時間領域で、次の式に従って変化す る。

Ｖ　（ｎＴ）＝Ｖｏ　［（ｎ−１）Ｔ］＋　−［Ｖ、　［（ｎ−１）　Ｔコ ｃ。

ＶＤＡＣ［（ｎ　１）　Ｔコ こ＼でｎは離散的な時点ｎＴ（Ｔは２相クロツクの標本化周期である）を表わす 。この式のＺ変換をめると次の式になる。

Ｃ，Ｖ、（Ｚ）−Ｖ、Ａｏ　（Ｚ） Ｚは離散的な時間周波数変数である。従って、この形式の積分器は、アナログ入 力信号とＤＡＣ出力信号の差を帰還ループで積分する。

低い周波数では、積分器の利得が非常に高いので、変調器の出力信号はループの 入力信号で近似しても殆んど誤差がない。更に、ＡＤＣ１６によって入る量子化 雑音がループ利得によって減衰し、この為低い周波数では減衰し、ループ利得が 低い様な周波数で目立つ様になる。ＡＤＣ１６の出力がディジタル低域フィルタ 及び減数器（図に示してない）に接続されて、高周波数量子化雑音を減衰させる と共に、分解能の高いディジタル出力信号を発生する。

この発明の新規な２倍速度過剰標本化変調器２０が第２図に示されており、スイ ッチのタイミング用クロック相が第３図に示されている。この発明は、過剰標本 化変調器に初めて高周波切換えキャパシタ方式を適用するものである。

この方式は、ＩＥＥＥトランザクションズ・オン・サッキッツ・アンド・システ ムズ誌、ＣＡＳ−２７巻第６号、１９８０年６月号、第５４５頁乃至第５５２頁 所載のタットＣ，チョイ及びロバートＷ、ボーダーセンの論文「高周波切換えキ ャパシタ梯形フィルタの考察」に述べられている様な梯形フィルタに使われてい た。この発明に用いられる方式は、サンプル速度をクロック速度の２倍にするこ とが出来る様にする。

次に第２図について説明すると、切換えキャパシタ形積分器３０が、夫々クロッ ク相φ１及びφ２の間、交互にアナログ・入力電圧を標本化する様に接続された ２つの入力スイッチ２１ａ、２１ｂを有する。然し、第３図に示す相φ１及びφ ２クロックの間の時間的な隔たりで示す様に、アナログ・入力信号の標本化は重 なり合わない。これが、スイッチ２３ａ、２３ｂによって入力キャパシタ２２ａ 。

２２ｂを演算増幅器２４の反転入力に接続するのに重なりが生ずることを避けて いる。この為、帰還キャパシタ２５が一方の入力キャパシタによって充電されて いる間、他方の入力キャパシタが入力電圧を標本化している。スイッチ２８が積 分器３０の出力に接続され、この出力をクロック速度で交互にＬビットのＡＤＣ ２６ａ、２６ｂに接続する。Ｌは各々の個別のＡＤＣ及びＤＡＣの量子化レベル である。ＬビットのＡＤＣ２６ａ、２６ｂの出力が、Ｌビットの２対１マルチプ レクサ２９に接続され、これがＬビットのディジタル出力を発生する。ＡＤＣ２ ６ａ、２６ｂのＬビットの出力信号が夫々ＬビットのＤＡＣ２７ａ。

２７ｂに供給され、これらのＤＡＣが標本化スイッチ２１ａ、２１ｂに対するア ナログ帰還電圧を発生する。

第２組のキャパシタ及びスイッチの作用により、両方のクロック相で積分器３０ がその出力信号を更新することが出来る様にすることにより、もとの速度の２倍 の速度での動作が達成される。更に、二重のＡＤＣ２６ａ、２６ｂ及び二重のＤ ＡＣ２７ａ、２７ｂは、両方のクロック相で量子化を実行することを容易にする 。２つの量子化器の釣合いは臨界的ではないが、各々のＤＡＣ２７ａ、２７ｂは 、減数及びフィルタ作用後の過剰標本化装置に要求される分解能と比肩し得る精 度を持っていなければならない。

そうなっている場合、２つのＤＡＣの相対的な利得及びオフセット誤差が平均さ れて、減数後の全体的な利得及びオフセットを決定する。好ましい実施例では、 １ビツトのＡＤＣ及びＤＡＣが使われているが、これはそれが本質的に直線性を 持つ為である。

１次過剰標本化変調器４０に２倍速度方式を適用した特定の例が、１ビツト量子 化器の場合について第４図に示されており、関連するクロック波形が第５図に示 されている。

第４図でも、第２図と同一の素子には同じ参照数字を用いている。１ビツトＡＤ Ｃ４１ａ、４１ｂは、夫々演算増幅器４２ａ、４２ｂで構成され、それらの入力 キャパシタ４３ａ、４３ｂが、夫々スイッチ４４ａ、４４ｂによって演算増幅器 ２４の出力及び大地に交互に接続される。演算増幅器４２ａ、４２ｂの出力と負 の入力の間の帰還ループに、交互に開閉されるスイッチ４５ａ、４５ｂが設けら れている。この為、ＡＤＣ４１ａ、４１ｂは自動ゼロ調整比較器を構成する。演 算増幅器４２ａ、４２ｂの出力が、夫々の反転増幅器４６ａ、４６ｂによってマ ルチプレクサ２９及び夫々のＤＡＣ４７ａ、４７ｂに接続される。各々のＤＡＣ ４７ａ、４７ｂは、基準電圧■、８１又は−Ｖ田の何れかに接続する単なる単極 双投（ＳＰＤＴ）スイッチである。

自動ゼロ調整比較器の２相切換え順序が、変調器の安定な動作に必要な１／２サ イクルの遅延を帰還ループに加える。２レベルのＤＡＣ４７ａ、４７ｂは、その レベルの不釣合いによって、オフセット誤差が導入されるだけで、非直線性が追 加されることはないので、有利である。普通、オフセットは差支えなく、大抵は 較正によって除くことが出来る。然し、非直線性は、一旦入り込んだ時、克服す るのが非常に難しい問題である。当業者であれば、１次変調器の場合はディザ信 号が必要であるが、第１図又は第４図にはこの詳細を示してない。

この２倍速度回路方式が事実上あらゆる過剰標本化回路に適用し得ることを実証 する為、２次及び３次形が夫々第６図及び第７図に示されている。

第６図は、第２図の変調器２０の前に、積分器３０と実質的に同一の別の２倍速 度積分器３１を設けた２倍速度２次過剰標本化変調器６０を示す。２次変調器６ ０に対する入力は、積分器３１とスイッチ６１ａ、６１ｂを介して行なわれ、こ れらのスイッチが夫々入力アナログ電圧と、ＬビットのＤＡＣ２７ａ、２７ｂの 出力信号とを交互に標本化する。標本化されたアナログ電圧が、キャパシタが夫 々スイッチ６３ａ、６３ｂを介して大地に接続された時、入力キャパシタ６２ａ 、６２ｂを充電する。これと交互して、キャパシタが第２の演算増幅器６４の反 転入力に接続される。演算増幅器６４の出力がスイッチ２１ａ、２１ｂによって 交互に標本化される。

前に引用した係属中の米国特許出願通し番号第０７１５０５．３８４号は、３次 過剰標本化変調器を対象としている。第７図はこの変調器を変形して、２倍速度 ３次過剰標本化変調器７０にしたものを示している。この変調器は、第６図の２ 倍速度２次変調器６０の構造に、第２図の変調器２０と略同−の２倍速度１次変 調器２１を追加しており、従って、これらの図でも同等の素子には同じ参照数字 を用いている。第７図では、変調器２１が切換えキャパシタ形積分器３２を含み 、そのスイッチ７１ａ、７１ｂが積分器３０の出力信号を交互に標本化し、標本 化された出力信号が第３の演算増幅器７４の反転入力に交互に印加される。

積分器３２の出力信号がスイッチ７８を介してＭビットのＡＤＣ７６ａ、７６ｂ に供給され、その出力信号がＭビットの２対１マルチプレクサ７９に印加される 。ＭビットのＡＤＣ７６ａ、７６ｂの出力信号が対応するＭビットのＤＡＣ７７ ａ、７７ｂにも供給され、その出力が、夫々スイッチ７１ａ、７１ｂによって、 入力キャパシタ７２ａ、７２ｂに交互に接続される。スイッチ７３ａ、７３ｂは 、第２図の変調器２０の夫々スイッチ２３ａ、２３ｂと同様の作用をする。

Ｍビットのマルチプレクサ７９の出力信号にディジタル乗算器８１で利得係数Ｇ が乗ぜられる。乗算器８１の出力信号がディジタル減算器８２に印加される。Ｌ ビットのマルチプレクサ２９の出力信号が遅延レジスタ８３によって１サイクル だけ遅延させられ、このレジスタの出力信号がディジタル減算器８２の減数入力 に供給される。ディジタル減算器８２の差出力信号が、何れも１サイクル遅延レ ジスタ８５とディジタル減算器８６で構成された１対のカスケード接続のディジ タル微分器８４に供給される。最後に、遅延レジスタ８３及びカスケード接続の 微分器８４の２番目との出力信号が、ディジタル加算器８７で合計され、変調器 ７０のディジタル出力信号を発生する。

回路素子８１乃至８７はディジタル相殺装置を構成する。

即ち、変調器６０．２１からの２つのディジタル出力信号の間の差は、２次変調 器６０の量子化雑音に負の符号をつけたものと正確に等しい。カスケード接続の 微分器８４からの２回微分信号が２次変調器６０のディジタル出力信号に加算さ れ、変調器６０の量子化雑音を相殺する。この相殺装置について更に詳しいこと は、１９９０年４月６日に出願された係属中の米国特許出願通し番号第０７１５ ０５゜３８４号に記載されている。これは１形式のディジタル相殺装置に過ぎず 、この他の形式も可能である。

第６図及び第７図の両方では、Ｌビットの量子化器が一般性を持つものとして示 されている。然し、当業者であれば、Ｌ＝１（即ち、１ビツトの量子化）の場合 、第４図に示した自動ゼロ調整比較器回路及び単極双投スイッチ方式が、第６図 及び第７図に示す様な各々のＡＤＣとＤＡＣの組合せの代りに用いられる。第７ 図では、カスケード接続の２つの変調器６０．７０の各々で異なる数のビット（ 又は異なる量子化レベル）が使われる場合の為、ＭビットのＡＤＣ７６ａ、７６ ｂ及びＭビットのＤＡＣ７７ａ。

７７ｂが用いられている。

十分高速の量子化器（即ち、ＡＤＣ及びＤＡＣの組合せ）を利用出来る場合、２ 倍速度動作は第８図に示す様にも達成することが出来る。この図は、例として、 １次２倍速度過剰標本化変調器９０を示している。この変調器は、２倍速度のＬ ビットのＡＤＣ９６及び２倍速度のＬビットのＤＡＣ９７を使うことを別とすれ ば、第２図に示すものと同様である。２倍速度のＬビットのＡＤＣを使うことに より、第２図の変調器で使われた２対１マルチプレクサの必要がなくなり、Ｌビ ットのＡＤＣ９６から直接的にＬビットのディジタル出力信号が取出される。第 ８図に示す変調器に対するクロック波形が第９図に示されている。ＡＤＣ９６及 びＤＡＣ９７が２倍速度で動作するから、これらは両方のクロック相で変換を行 なう。

ＡＤＣが利用し得るＤＡＣよりも速い場合の別の変形が第１０図に示されている 。この実施例では、２倍速度ＡＤＣ９６を使うが、帰還ループには１対の単信速 度ＤＡＣ９７ａ、９７ｂを用いている。スイッチ９８として示したマルチプレク サが、ＡＤＣ９６の出力を交互にＤＡＣ９７ａ、９７ｂに結合する。第１０図に 示す変調器回路の動作が本質的に第２図に示す変調器の動作と同様であることが 理解されよう。更に、第８図及び第１０図の何れの方式も、第６図及び第７図の 変調器回路の場合に取入れることが出来ることが理解されよう。

変調器の部品、即ち、積分器、ＡＤＣ及びＤＡＣがこれまでシングルエンプツト 出力を持つものとして示したが、この発明の３次シグマ・デルタ・アナログ・デ ィジタル変換器は、電源雑音の排除をよくする為に、差動出力を持つ積分器を使 った差動信号通路を用いることによって構成されている。この構成が第１１図に 示されている。

第１１図の回路は、３次シグマ・デルタ過剰標本化Ａ／Ｄ変換器回路試験チップ に使われる回路を表わす形で、差動増幅器を用いており、第１２図は第１１図の 回路に使われるクロック波形を示す。第１１図の回路は、（１）２相の代りに４ 相クロツクを使うこと、（２）擬似電源雑音及び共通モードの信号の排除をよく する為に、完全平衡（又は差動）形の信号通路を使っていること、（３）低周波 数の演算増幅器の雑音を抑圧する為にチョッパ安定化回路を用いていること、（ ４）差動回路であるけれども、シングルエンプツト入力回路として動作させるこ とも出来ること、並びに（５）第１０図の回路の様に、２倍速度ＡＤＣ及び単信 速度ＤＡＣを使っていること＼云う点で、第７図に示すシングルエンプツト形切 換えキャパシタＡ／Ｄ変換器回路と異なる。第１１図の回路に使われる積分器３ ０’、３１’、３２’　は、第７図の回路にある積分器３０，３１゜３２に夫々 対応するが、平衡出力及び平衡入力を持っている。更に、第１１図には示してな いが、第７図に示す様に相互接続した回路素子８１乃至８７に対応するディジタ ル相殺装置を設けてもよいことを承知されたい。第１１図に示す回路は、集積回 路チップに構成した回路を表わす。

第１１図の回路の動作を考えるに当たって、最初は、チョッパ相φＣＨＰが常に 出ていると仮定することにより、積分器３１′の一部分としてチョッパ２００が 存在することを無視する。平衡入力信号も仮定する。こう云う場合、動作は第７ 図のシングルエンプツト形回路と同様である。然し、標本化及び積分の為の精密 な位相の割当てが異なっている。平衡回路がクロック相φ１及びφ３で積分し、 クロック相φ２及びφ４で標本化するが、第７図の回路は両方のクロック相で標 本化及び積分を行なっている。動作は第２ｂの内の１つによって、相φ２及びφ ４の間交互に標本化される時、キャパシタ２０１ａ、２０１ｂの出力側が、相φ ２の間に、スイッチＳＩＧを介して一緒に接続され、同様に、相φ４の間は、キ ャパシタ２０２ａ、２０２ｂの出力側が大地ではなく、スイッチＳＩ＋を介して 一緒に接続される点が異なっている。この様な接続をするのは、入力信号の差動 成分だけを収集するからである。共通モードの信号がもし存在すれば、キャパシ タの対２０１ｇ、２０１ｂ及び２０２ａ、２０２ｂが、相互にではなく、大地に 切換ａ、２０２ｂに記憶される電荷は、その平均値ではなく、２つの入力信号の 間の差のみに関係する。回路の第２段積分器３０′では、入力キャパシタの対２ ０３ａ、２０３ｂ及び２０４ａ、２０４ｂについて、そして回路の第３段積分器 ３２については入力キャパシタの対２０５ａ、２０５ｂ及び２０６ａ、２０６ｂ について、同じことが云える。

今述べた様に、各々の積分段に対する入力キャパシタの対の出力側が電圧源又は 大地に接続されることは決してなく、従ってこの各々のキャパシタの電圧は任意 である。同様に、その入力キャパシタから信号を受取る演算増幅器の入力に於け る電圧レベルも定まっていない。従って、入力キャパシタの出力側（右側）の電 位を設定する為、相φ１及びφ３の間の大地への接続を用い、各々の入力キャパ シタの入力側（左側）は正及び負の基準信号に接続されたま＼になっている。

これより小さいが、第７図との回路との別の違いは、第６図の回路に示す様にＬ ビットのＤＡＣを用いる代りに、積分器３７の入力キャパシタの対２０１ａ、２ ０１ｂ及び２０２　ａ、２０２　ｂ、積分器３０′の入力キャパシタの対２０３ ａ、２０３ｂ及び２０４ａ、２０４ｂ及び積分器３２′の入力キャパシタの対２ ０５ａ、２０５ｂ及び２０６ａ、２０６ｂの入力側（左側）に直接的に１ビツト のＤＡＣ２１０，２１１，２１２が構成されていることである。

ＤＡＣ２１０，２１１，２１２の個々のスイッチ位置に対する論理は、プール代 数で表わすと、次の様になる。

特表千５−５０１３４３　（８） φ　＝φ　・（ＣＭＰ１■φ。１（Ｎ）ＤＡＣＮ＋　１３ φＤＡＣＮ２　＝φ１３°ＣＭＰＩ こ＼でＣＭＰ　１及びＣＭＰ　２が、第２段積分器３０′の出力に於ける比較器 ２１６の出力信号でラッチ回路２１８にラッチされるもの、並びに第３段積分器 ３２′の出力に於ける比較器２２６からの出力信号でラッチ回路２２８にラッチ されるものである。この回路に対するクロック波形が第１２図に示されている。

チョッパの役割を考えると、第１の演算増幅器２２２の両側にある双極双投（Ｄ 　Ｐ　Ｄ　Ｔ）チョッパ・スイッチ２００で表わしたＭＯＳ（金属酸化物半導体 ）スイッチング装置は、チョッパ・クロック信号φ　及びφＣＨＮの制御にＨＰ より、演算増幅器の入力及び出力に於ける信号の極性を周期的に反転する作用を する。第１２図の波形図に示すクロックφ　及びφ。ＨＮは、変調器の周波数の 最高速度まで、ＨＰ 出力変換速度の整数倍の任意の速度で交番することが出来る。クロックφＣＨＰ が高である時、演算増幅器２２２を通る非反転通路が、入力及び出力の両方にあ るチョッパによって選択され、相φＣＨＮが高である時、反転形式になる。

反転が、クロックφＣ）ＩＮが高である時には、何時でも演算増幅器の入力及び 出力の両方で同時に行なわれるから、積分器を通過する信号には何の影響もない 。然し、演算増幅器自体からの雑音はチョッパの出力スイ・ソチだけを通り、そ の為チョッパ・クロックの周波数によって決定される速度で、極性が交互に変わ る。これは雑音に、±１の振幅を持つ周期的な矩形波信号を乗することに相当し 、これ叱チョッパ矩形波の周波数並びにその全ての高調波まで、演算増幅器の雑 音を変調することに相当する。その結果、著しい低周波数のフリッカ（又は１／ ｆ）雑音が変調器のベースバンド周波数の外に押しのけられる。フリッカ雑音１ １９８６年にニューヨークのワイリー社から出版されたＲ。

グレゴリアンの著書「信号処理の為のアナログＭＯ３集積回路」、第５００頁乃 至第５０５頁に論じられており、ニーではそれを引用することにする。ディジタ ル減数フィルり（第１１図には示してない）によるこの後のディジタル・フィル タ作用により、変調された１／ｆ雑音が除去される。

事実、減数フィルタの出力速度又はそれより高い整数陪審こ等しい速度でチョッ パ作用を行なうと、矩形波の基本波及び高調波は、（＜シ形フィルタを使う場合 ）減数フィルりのゼロの周波数の所に来るので、変調された雑音の除去が容易に なる。

入力キャパシタ及びＦＥＴスイッチ（これは伝達ゲートとして作用する）の寸法 の不釣合いがあると、２対の入力キャパシタが交互の信号標本化作用を行なう時 、２つのランダムな電圧レベルの間で切換わる入力誤差信号を導入することかあ る。この誤差源を相殺する為、ダイナミ・ツク素子釣合い方式を用い、この方式 では、各々の平衡した対の入力キャパシタを構成する２つのキャノ々シタは周期 的に交換する。これによって、上に述べた様な種類の不釣合０１こよる誤差信号 の極性が交互に代り、減数後に相殺される。

この方式は、１９９０年１月２３日にＳ、ガーベ１ルック１こ付与された米国特 許第４，８９６，１５６号、発明の名称「平衡入力信号を必要としない差動入力 増幅器に対する切換え静電容量結合回路」に述べられているものと同様であり、 それが第１の積分器３１′のチヨ・ν／々・スイ・ソチ２００と共に、第１１図 の２倍速度３次変調器に構成されて（Ｘる。入力キャパシタ２０１ａ、２０１ｂ の周期的な反転には、その左側及び右側の両方の端子に於ける接続を交換するこ とを必要とする。右側の端子では、これが演算増幅器２２の入力に対する直接接 続により、即ち増幅器２２２の入力側のＤＰＤＴチョッパ・スイッチ２００を側 路することによって行なわれている。この連結は、キヤノくシタの対２０１ａ、 ２０１ｂ及び２０２ａ、２０２ｂの右側と直列に別の交差結合ＤＰＤＴスイッチ （増幅器２２２の入力側にあるチョッパ・スイッチ２００の様に結線される）を 使うことに相当する。第１１図の回路に用いられる接続は、余分のＤＰＤＴスイ ッチを必要としないと云う利点がある。

入力キャパシタの左側では、夫々人力クロックφＩＮＰ及びφＩＮＮに対し、ク ロックφ２４信号とチョツ／ぐ・クロック信号φ　又はφＣＨＮとの論理アンド をめることにより、ＯＰ キャパシタ２０２ａ、２０２ｂの入力信号の極性を反転することによって、周期 的な反転が行なわれている。同様に、１ビツトのＤＡＣ２１，０の信号の極性が 、チョッパ信号φ。ＨＮと同期して周期的に反転される。これは、前に示した論 理方程式に示す様に、φ　及びφ　に対し、ＤＡＣＰＩ　ＤＡＣＰ２ φ。ＩＮクロックとＣＭＰｌ及びＣＭＰ　１ｂ信号との論理オア作用を行なうこ とによって達成される。

この特定の構成では、演算増幅器２２２の出力信号は、増幅器の出力に結合され たチョッパＤＰＤＴスイッチ２００の後ではなく、演算増幅器から直接的に取出 している。

この接続の方が、この点ではチョッパＤＰＤＴスイッチ２００の後よりも、過渡 状態の落ち着きが一層速いので、クロック速度が速い動作にとっては一層好まし い。然し、この場合、増幅器の出力信号の極性はチョッパ信号によって周期的に 交互に変わるが、増幅器の出力に結合されたチョッパ・スイッチ２００の反対側 では、極性が交互に変わらない。これを埋合せる為、第２の積分器３０′に対す る入力スイッチ２０４が、第１の積分器３１′で行なったのと同じ様に、入力信 号の極性を周期的に反転する。

この発明のある好ましい特徴だけを図面に示して説明したが、当業者には種々の 変更が考えられよう。従って、特許請求の範囲は、この発明の範囲内に含まれる この様な全ての変更を包括するものであることを承知されたい。

特表平５−５０１３４３　（９’＞ 」 ａ １ト 笥 しＬ ！〉 」 要　約　書 次数に関係なく、任意の切換えキャパシタ形過剰標本化補間変調器の実効標本化 速度を２倍する回路変換が、変調器の各々の積分器に、第２の入力キャパシタと 、交互のクロック相で動作するスイッチとを用いる。更に、回路に１つではなく 、２つの量子化器を用い、反対のクロック相で動作させる。この代りに、特定の 回路で実効出来れば、量子化器を普通の速度の２倍の速度で動作させてもよい。

こうして、クロック速度を高くしたり、或いは必要な回路速度を高くせずに、実 効動作速度が２倍にされ、この結果アナログ・ディジタル変換の分解能又は変換 速度が改善される。

Claims (1)

1. 【特許請求の範囲】 １．アナログ・ディジタル変換用の２倍速度過剰標本化補間変調器に於て、少な くとも１つの入力及び少なくとも１つの出力を持つ切換えキャパシタ積分器と、 該切換えキャパシタ積分器の出力に結合されていて、ディジタル出力信号を発生 するアナログ・ディジタル変換手段と、該アナログ・ディジタル変換手段のディ ジタル出力信号を受取る様に結合されていて、該ディジタル出力信号に比例する 量子化アナログ電圧を発生するディジタル・アナログ変換手段とを有し、前記切 換えキャパシタ積分器は演算増幅器、帰還キャパシタ及び標本化手段を含み、該 標本化手段は、アナログ入力信号、及び前記ディジタル出力信号に比例する量子 化アナログ電圧を交互に標本化する第１及び第２のスイッチ手段、前記アナログ 入力信号及び前記量子化アナログ電圧によって交互に充電される様になっている 第１及び第２の入力キャパシタ、該第１及び第２のキャパシタを大地並びに前記 演算増幅器の入力に交互に結合する第３及び第４のスイッチ手段で構成されてお り、該スイッチ手段は、過剰標本化変調器の実効動作速度を２倍にする様に、前 記積分器が１クロック・サイクル当たり２回積分を行なうことが出来る様にする 為に、クロックの予定の相によって作動し得る２倍速度過剰標本化補間変調器。 ２．前記アナログ・ディジタル変換手段が第１及び第２のアナログ・ディジタル 変換器で構成され、前記ディジタル・アナログ変換手段が第１及び第２のディジ タル・アナログ変換器で構成され、前記第１のアナログ・ディジタル変換器の出 力が第１のディジタル・アナログ変換器に結合されると共に第２のアナログ・デ ィジタル変換器の出力が第２のディジタル・アナログ変換器に結合され、更に、 前記積分器の出力を第１及び第２のアナログ・ディジタル変換器に交互に結合す る第５及び第６のスイッチ手段と、前記第１及び第２のアナログ・ディジタル変 換器の出力に接続されていて、一方の出力を過剰標本化変調器の出力として選択 するマルチプレクサ手段とを有する請求項１記載の２倍速度過剰標本化補間変調 器。 ３．アナログ・ディジタル変換器及びディジタル・アナログ変換器か何れも１の 量子化レベルを持ち、第１及び第２のアナログ・ディジタル変換器は何れも自動 ゼロ調整比較器を有し、前記第１及び第２のディジタル・アナログ変換器は何れ も第１及び第２の切換え電圧基準源を有する請求項２記載の２倍速度過剰標本化 補間変調器。 ４．前記アナログ・ディジタル変換手段及び前記ディジタル・アナロプ変換手段 の各々が、クロックの前記予定の相の間に変換を行なう様に１クロック・サイク ル当たり２回動作する夫々の変換器を有する請求項１記載の２倍速度過剰標本化 補間変調器。 ５．前記アナログ・ディジタル変換手段が、クロックの前記予定の相の間に、１ クロック・サイクル当たり２回変換を行なう様に作用し得るアナログ・ディジタ ル変換器を有し、前記ディジタル・アナログ変換手段が第１及び第２のディジタ ル・アナログ変換器を有し、更に、前記アナログ・ディジタル変換手段の出力を １クロック・サイクルの間に、第１及び第２のディジタル・アナログ変換器に交 互に結合する第５のスイッチ手段を有する請求項１記載の２倍速度過剰標本化補 間変調器。 ６．切換えキャパシタ積分器が平衡入力及び平衡出力を有し、前記演算増幅器は 反転及び非反転入力並びに反転及び非反転出力を持つ差動増幅器であり、第１及 び第２の入力キャパシタが何れも１対の平衡キャパシタで構成される請求項１記 載の２倍速度過剰標本化補間変調器。 ７．前記差動増幅器の入力及び出力に結合されていて、変調器の動作を安定化す るチョッパ手段を有し、該チョッパ手段は出力変換速度の整数倍の速度で動作す る請求項６記載の２倍速度過剰標本化補間変調器 ８．キャパシタの入力の対の夫々の２つのキャパシタを周期的に交換して、寸法 の不釣合いによる誤差の極性が交互に変わって相殺される様にするダイナミック 素子釣合せ手段を有する請求項６記載の２倍速度過剰標本化補間変調器。 ９．アナログ・ディジタル変換用の２倍速度２次過剰標本化補間変調器に於て、 何れも少なくとも１つの入力及び少なくとも１つの出力を持つ第１及び第２の切 換えキャパシタ積分器であって、当該第２の切換えキャパシタ積分器の入力が当 該第１の切換えキャパシタ積分器の入力に結合される様な第１及び第２の切換え キャパシタ積分器と、該第２の切換えキャパシタ積分器の出力に結合されていて 、Ｌビットのディジタル出力信号を発生するＬビット・アナログ・ディジタル変 換手段と、該Ｌビット・アナログ・ディジタル変換手段のＬビットのディジタル 出力信号を受取って、前記Ｌビットのディジタル出力信号に比例する量子化アナ ログ電圧を発生する様に結合されたＬビット・ディジタル・アナログ変換手段と を有し、前記Ｌは前記アナログ・ディジタル及びディジタル・アナログ変換手段 の量子化レベルであり、前記第１及び第２の切換えキャパシタ積分器の各々は、 演算増幅器、帰還キャパシタ及び標本化手段を有し、各々の標本化手段は、入力 信号及び前記Ｌビットのディジタル出力信号に比例する前記量子化アナログ電圧 を交互に標本化する第１及び第２のスイッチ手段、前記入力信号及び前記量子化 アナログ電圧によって交互に充電される様になっている第１及び第２の入力キャ パシタ、及び該第１及び第２のキャパシタを大地及び前記演算増幅器の入力に交 互に結合する第３及び第４のスイッチ手段で構成され、該スイッチ手段は、過剰 標本化変調器の実効動作速度を２倍にする様に、各々の標本化手段を含む積分器 が１クロック・サイクル当たり２回積分を行なうことが出来る様にする為に、ク ロックの予定の相によって作動し得る２倍速度２次過剰標本化補間変調器。 １０．Ｌビット・アナログ・ディジタル変換手段が第１及び第２アナログ・ディ ジタル変換器を有し、前記Ｌビット・ディジタル・アナログ変換手段が第１及び 第２のＬビット・ディジタル・アナログ変換器を有し、前記第１のアナログ・デ ィジタル変換器の出力が前記第１のディジタル・アナログ変換器に結合されると 共に、前記第２のアナログ・ディジタル変換器の出力が前記第２のディジタル・ アナログ変換器に結合され、更に、前記第２の切換えキャパシタ積分器の出力を 第１及び第２のアナログ・ディジタル変換器に交互に結合する第５のスイッチ手 段と、前記第１及び第２のアナログ・ディジタル変換器の出力に結合されていて 、前記アナログ・ディジタル変換器の出力の内の一方を過剰標本化変調器の出力 として選択するマルチプレクサ手段とを有する請求項９記載の２倍速度２次過剰 標本化補間変調器。 １１．Ｌが１に等しく、第１及び第２のアナログ・ディジタル変換器が何れも自 動ゼロ調整比較器を有し、第１及び第２のディジタル・アナログ変換器が夫々第 １及び第２の切換え電圧基準源を有する請求項１０記載の２倍速度２次過剰標本 化補間変調器。 １２．Ｌビット・アナログ・ディジタル変換手段及びＬビット・ディジタル・ア ナログ変換手段の各々が、クロックの予定の相の間に１クロック・サイクル当た り２回変換を行なう様に動作する夫々の変換器を有する請求項９記載の２倍速度 ２次過剰標本化補間変調器。 １３．Ｌビット・アナログ・ディジタル変換手段が、クロックの予定の相の間に １クロック・サイクル当たり２回交換を行なう様に動作し得るアナログ・ディジ タル変換器を有し、Ｌビット・ディジタル・アナログ変換手段が第１及び第２の Ｌビット・ディジタル・アナログ変換器を有し、更に、変調器が、前記アナログ ・ディジタル変換手段の出力を１クロック・サイクルの間、前記第１及び第２の ディジタル・アナログ変換器に交互に結合する第５のスイッチ手段を有する請求 項９記載の２倍速度２次過剰標本化補間変調器。 １４．前記第１及び第２の切換えキャパシタ積分器の各々が平衡入力及び平衡出 力を有し、各々の演算増幅器は反転及び非反転入力及び反転及び非反転出力を持 つ差動増幅器であり、各々の切換えキャパシタ積分器の第１及び第２の入力キャ パシタが１対の平衡キャパシタで夫々構成されている請求項９記載の２倍速度２ 次過剰標本化補間変調器。 １５．前記第１の切換えキャパシタ積分器の差動増幅器の入力及び出力に結合さ れていて、変調器の動作を安定化するチョッパ手段を有し、該チョッパ手段は出 力変換速度の整数倍の速度で動作する請求項１４記載の２倍速度２次過剰標本化 補間変調器。 １６．前記第１及び第２の切換えキャパシタ積分器の各々の入力側の対のキャパ シタの２つのキャパシタを周期的に交換して、不釣合いによる誤差の極性を交互 に変えて相殺させる様にした請求項１４記載の２倍速度２次過剰標本化補間変調 器。 １７．アナログ・ディジタル変換用の２倍速度３次過剰標本化補間変調器に於て 、何れも少なくとも１つの入力及び少なくとも１つの出力を持つ第１、第２及び 第３の切換えキャパシタ積分器であって、当該第２の切換えキャパシタ積分器の 入力が当該第１の切換えキャパシタ積分器の入力に結合されると共に、当該第３ の切換えキャパシタ積分器の入力が当該第２の切換えキャパシタ積分器の入力に 結合される第１，第２及び第３の切換えキャパシタ積分器と、前記第２の切換え キャパシタ積分器の出力に結合されていて、Ｌビットのディジタル出力信号を発 生するＬビット・アナログ・ディジタル変換手段と、該Ｌビット・アナログ・デ ィジタル変換手段のＬビットのディジタル出力信号を受取る様に結合されると共 に、前記Ｌビットのディジタル出力信号に比例する第１の量子化アナログ電圧を 発生するＬビット・ディジタル・アナログ変換手段と、前記第３の切換えキャパ シタ積分器の出力に結合されていてＭビットのディジタル出力信号を発生するＭ ビット・アナログ・ディジタル変換手段と、該Ｍビット・アナログ・ディジタル 変換手段のＭビットのディジタル出力信号を受取る様に結合されていて、前記Ｍ ビットのディジタル出力信号に比例する第２の量子化アナログ電圧を発生するＭ ビット・ディジタル・アナログ変換手段とを有し、前記Ｌ及びＭは何れも前記Ｌ ビット・アナログ・ディジタル及びディジタル・アナログ変換手段及び前記Ｍビ ット・アナログ・ディジタル及びディジタル・アナログ変換手段の量子化レベル を夫々表わしており、前記第１、第２及び第３の切換えキャパシタ積分器の各々 が、演算増幅器、帰還キャパシタ及び標本化手段を含み、各々の標本化手段は、 入力信号及び前記第１の量子化アナログ電圧を交互に標本化する第１及び第２の スイッチ手段を有し、前記第１及び第２の切換えキャパシタ積分器の第１及び第 ２のスイッチ手段は前記第１の量子化アナログ電圧を標本化する様に結合され、 前記第３の切換えキャパシタ積分器の第１及び第２のスイッチ手段は前記第２の 量子化アナログ電圧を標本化する様に結合されており、更に前記標本化手段が、 前記入力信号及び前記第１の量子化アナログ電圧によって交互に充電される第１ 及び第２の入力キャパシタ、及び前記第１及び第２のキャパシタを大地並びに前 記第１及び第２の切換えキャパシタ積分器の演算増幅器の入力に夫々交互に結合 する第３及び第４のスイッチ手段を有し、各々の該スイッチ手段は予定のクロッ ク相によって夫々作動されて、それが入っている切換えキャパシタ積分器が１ク ロック・サイクル当たり２回積分を行なって、過剰標本化変調器の実効動作速度 を２倍にすることが出来る様になっており、更に前記標本化手段が、前記第２及 び第３の切換えキャパシタ積分器から出力信号を受取って、変調器の出力信号を 発生する様に結合されたディジタル相殺手段を有する２倍速度３次過剰標本化補 間変調器。 １８．前記Ｌビット・アナログ・ディジタル変換手段及び前記Ｍビット・アナロ グ・ディジタル変換手段が、何れも第１及び第２のＬビット・アナログ・ディジ タル変換器及び第１及び第２のＭビット・アナログ・ディジタル変換器で夫々構 成され、前記Ｌビット・ディジタル・アナログ変換手段は第１及び第２のＬビッ ト・ディジタル・アナログ変換器を有し、該第１のＬビット・アナログ・ディジ タル変換器の出力が前記第１のＬビット・ディジタル・アナログ変換器に結合さ れると共に、前記第２のＬビット・アナログ・ディジタル変換器の出力が前記第 ２のＬビット・ディジタル・アナログ変換器に結合され、前記Ｍビット・ディジ タル・アナログ変換手段は第１及び第２のＭビット・ディジタル・アナログ変換 器で構成され、前記第１のＭビット・アナログ・ディジタル変換器の出力が前記 第１のＭビット・ディジタル・アナログ変換器に結合されると共に、前記第２の Ｍビット・アナログ・ディジタル変換器の出力が前記第２のＭビット・ディジタ ル・アナログ変換器に結合され、更に、前記第２の切換えキャパシタ積分器の出 力を前記第１及び第２のＬビット・アナログ・ディジタル変換器に交互に結合す る第５のスイッチ手段と、前記第１及び第２のＬビット・アナログ・ディジタル 変換器の出力に結合されていて、前記第２の切換えキャパシタ積分器の出力とし て、前記Ｌビットアナログ・ディジタル変換器の出力の内の一方を選択する第１ のマルチプレクサ手段と、前記第３の切換えキャパシタ積分器の出力を前記第１ 及び第２のＭビット・アナログ・ディジタル変換器に交互に結合する第６のスイ ッチ手段と、前記第１及び第２のＭビット・アナログ・ディジタル変換器の出力 に結合されていて、第３の切換えキャパシタ積分器の出力として、前記Ｍビット ・アナログ・ディジタル変換器の出力の内の一方を選択する第２のマルチプレク サ手段とを有する請求項１７記載の２倍速度３次過剰標本化補間変調器。 １９．Ｌが１に等しく、各々のアナログ・ディジタル変換器が、自動ゼロ調整比 較器で構成され、各々のディジタル・アナログ変換器が切換え電圧基準源で構成 される請求項１８記載の２倍速度３次過剰標本化補間変調器２０．前記アナログ ・ディジタル変換手段及び前記ディジタル・アナログ変換手段の各々が、１クロ ック・サイクル当たり２回動作して、前記予定のクロック相でアナログ・ディジ タル及びディジタル・アナログ変換を行なう変換器で構成されている請求項１７ 記載の２倍速度３次過剰標本化補間変調器。 ２１．前記Ｌビット及びＭビット・アナログ・ディジタル変換手段の各々が、１ クロック・サイクル当たり２回動作して前記予定のクロック相で変換を行なう変 換器で夫々構成されており、前記Ｌビット及びＭビット・ディジタル・アナログ 変換手段の各々が第１及び第２のディジタル・アナログ変換器で構成され、更に 、前記第２の切換えキャパシタ積分器の出力信号を、１クロック・サイクルの間 、前記Ｌビット・アナログ・ディジタル変換手段の第１及び第２のアナログ・デ ィジタル変換器を介して、前記Ｌビット・ディジタル・アナログ変換手段の第１ 及び第２のディジタル・アナログ変換器に交互に結合する第５のスイッチ手段と 、前記第３の切換えキャパシタ積分器の出力信号を、１クロック・サイクルの間 に、前記Ｍビット・アナログ・ディジタル変換手段の第１及び第２のアナログ・ ディジタル変換器を介して、前記Ｍビット・ディジタル・アナログ変換手段の第 １及び第２のディジタル・アナログ変換器に交互に結合する第６のスイッチ手段 とを有する請求項１７記載の２倍速度３次過剰標本化補間変調器。 ２２．前記第１、第２及び第３の切換えキャパシタ積分器の各々が平衡入力及び 平衡出力を持ち、各々の標本化手段の演算増幅器が、反転及び非反転入力及び反 転及び非反転出力を持つ差動増幅器で構成され、各々の標本化手段の第１及び第 ２の入力キャパシタが１対の平衡キャパシタで構成される請求項１７記載の２倍 速度３次過剰標本化補間変調器。 ２３．前記第１の切換えキャパシタ積分器の差動増幅器の入力及び出力に結合さ れていて、変調器の動作を安定化するチョッパ手段を有し、該チョッパ手段は変 調器の出力変換速度の整数倍の速度で動作する様になっている請求項２２記載の ２倍速度３次過剰標本化補間変調器。 ２４．前記、第１、第２及び第３の切換えキャパシタ積分器の夫々１つが、夫々 第１、第２及び第３の切換えキャパシタ積分器の各々の入力側の１対のキャパシ タの２つのキャパシタを周期的に交換するダイナミック回路素子釣合い手段を持 っていて、回路素子の不釣合いによる誤差の極性を交互に変えて、こうして相殺 する様にした請求項２３記載の２倍速度３次過剰標本化補間変調器。