JPH0547988B2 - - Google Patents
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- JPH0547988B2 JPH0547988B2 JP57209608A JP20960882A JPH0547988B2 JP H0547988 B2 JPH0547988 B2 JP H0547988B2 JP 57209608 A JP57209608 A JP 57209608A JP 20960882 A JP20960882 A JP 20960882A JP H0547988 B2 JPH0547988 B2 JP H0547988B2
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- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ゲートターンオフサイリスタ（以
下GTOと呼ぶ）に係り、特に多数に分割された
カソードエミツタ構造をもつGTOに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a gate turn-off thyristor (hereinafter referred to as a GTO), and particularly to a GTO having a cathode-emitter structure divided into many parts.
GTOは、ゲート電極に正の電位を与え、ゲー
ト電流を流すことによつて導通状態にトリガされ
るサイリスタの一種で、４層半導体装置である。
しかし、通常のサイリスタが転流回路に主電源を
転流することによつてターンオフするのに対し、
GTOはゲート電極に負の電位を与えて負電流パ
ルスを流すことによつてターンオフする。このた
め、一般にGTOのカソードエミツタはターンオ
フしやすいように複数に分割し、単位エレメント
の面積を小さくしたカソード構造がとられる。特
にGTOを高周波において動作させようとする場
合、ターンオフ時間を短縮するために、さらに細
かく分割されたカソードエミツタ構造にする必要
がある。一方カソードエミツタを細かく分割する
ほどカソードエミツタとベースの接合長が長くな
りその接合での再結合が増加し、リーク電流が増
加する。従つて、有効電流が減りターンオフ時の
ラツチング電流が増加する。ここでサイリスタに
おけるラツチング電流とは、ゲート電極に正の電
位を与え、ゲート・カソード間にゲートオンパル
ス電流を流し、サイリスタをターンオンせしめ、
かつ前記ゲートオンパルス電流を除去しても、サ
イリスタが連続して導通状態を維持することが可
能な最少アノード電流のことである。したがつ
て、サイリスタをゲートコントロールする際には
前記ラツチング電流が小さい程、主電流を小電流
から大電流まで制御できることになるため、ラツ
チング電流は小さい程制御性がすぐれていると云
える。しかし、GTOは、自己消弧型の半導体素
子であるため一般のサイリスタと比べるとターン
オフしやすくできており、ターンオンはしにく
い。例えば、電力素子の場合ラツチング電流は従
来のサイリスタの数倍高い値である。このこと
は、GTOを用いた回路の最少の制御可能な電流
が高いことを意味し、制御性が悪い。そのため、
他の特性を損わずにラツチング電流を低減化でき
る方法が望まれていた。
GTO is a type of thyristor that is triggered into a conductive state by applying a positive potential to the gate electrode and flowing gate current, and is a four-layer semiconductor device.
However, whereas a normal thyristor is turned off by commutating the main power to a commutation circuit,
The GTO is turned off by applying a negative potential to the gate electrode and passing a negative current pulse. For this reason, the cathode emitter of a GTO is generally divided into multiple parts to facilitate turn-off, and a cathode structure is adopted in which the area of the unit element is reduced. Particularly when attempting to operate the GTO at high frequencies, it is necessary to create a cathode emitter structure that is more finely divided in order to shorten the turn-off time. On the other hand, the finer the cathode emitter is divided, the longer the junction between the cathode emitter and the base becomes, increasing recombination at the junction and increasing leakage current. Therefore, the effective current decreases and the latching current at turn-off increases. Here, the latching current in a thyristor means that a positive potential is applied to the gate electrode, a gate-on pulse current is passed between the gate and the cathode, and the thyristor is turned on.
It also refers to the minimum anode current that allows the thyristor to maintain a continuous conduction state even if the gate-on pulse current is removed. Therefore, when controlling the gate of a thyristor, the smaller the latching current is, the more the main current can be controlled from a small current to a large current, so it can be said that the smaller the latching current is, the better the controllability is. However, since GTO is a self-extinguishing semiconductor device, it is easier to turn off than a general thyristor, and difficult to turn on. For example, in power devices the latching current is several times higher than in conventional thyristors. This means that the minimum controllable current of a circuit using GTO is high, and controllability is poor. Therefore,
There has been a desire for a method that can reduce the latching current without impairing other characteristics.
従来は、カソードエミツタの分割数を制限し、
カソードエミツタとベースの接合長を短くした
り、キヤリアライフタイム制御工程において通常
よりキヤリアライフタイムを長くすることにより
キヤリアの再結合を抑制し、ラツチング電流の小
さいGTOを提供してきた。しかし、これらの方
法はターンオン時のラツチング電流を小さくでき
てもターンオフ時間が長くなるため、ターンオフ
能力の低下を招くことになる。 Conventionally, the number of divisions of the cathode emitter was limited,
We have suppressed carrier recombination by shortening the junction length between the cathode emitter and the base, and by extending the carrier lifetime longer than usual in the carrier lifetime control process, thereby providing GTOs with low latching current. However, even if these methods can reduce the latching current during turn-on, the turn-off time becomes longer, resulting in a decrease in turn-off ability.
本発明は、上記欠点についてなされたもので、
特に多数に分割されたカソードエミツタをもつ
GTOにおいて、ターンオフ能力を低下させるこ
となくターンオン時のラツチング電流を小さくす
ることを可能にしたGTOを提供することを目的
とする。
The present invention has been made to address the above drawbacks, and
In particular, it has a cathode emitter divided into many parts.
An object of the present invention is to provide a GTO in which the latching current at turn-on can be reduced without reducing the turn-off ability.
本発明に係るGTOは、分割された各カソード
エミツタ間の離間距離を、カソードエミツタに接
するベース層の少数キヤリア拡散長以下となるよ
うに設定したことを特徴とする。
The GTO according to the present invention is characterized in that the distance between each divided cathode emitter is set to be equal to or less than the minority carrier diffusion length of the base layer in contact with the cathode emitter.
従来のGTOでは、ターンオン時カソードエミ
ツタからベースに注入されたキヤリアは、縦方向
に拡散して直接ターンオンに寄与するものの他
に、横方向および斜め方向に拡散して再結合によ
り消滅するものがあつた。本発明では、横方向お
よび斜め方向に拡散する少数キヤリアが再結合し
て消滅するまえに隣のカソードエミツタ下に到達
するようにカソードエミツタ間隔がとつてある。
この結果、消滅せずに隣のカソードエミツタ下に
到達したキヤリアはそのカソードエミツタ領域の
キヤリア密度を上げターンオンしやすくし、従つ
て全体のラツチング電流を下げることになる。
In a conventional GTO, the carrier injected from the cathode emitter into the base during turn-on diffuses vertically and contributes directly to turn-on, while the carrier diffuses laterally and diagonally and disappears through recombination. It was hot. In the present invention, the spacing between the cathode emitters is such that the minority carriers that diffuse laterally and diagonally reach the area below the adjacent cathode emitter before recombining and disappearing.
As a result, carriers that do not disappear and reach under the adjacent cathode emitter will increase the carrier density in that cathode emitter region, making it easier to turn on, and thus lowering the overall latching current.
なお少数キヤリア拡散長ＬはＬ＝√と表わ
せる。ここで、Ｄは少数キヤリアの拡散定数、τ
は少数キヤリアのライフタイムである。通常カソ
ードエミツタ側のベース層は、τ＝10μsec程度だ
から、Ｄ＝26cm2／secとすると少数キヤリアの拡
散長Ｌ＝160μｍとなり、カソードエミツタの間
隔Ｗは160μｍ以下になるように配置すれば良い。 Note that the minority carrier diffusion length L can be expressed as L=√. Here, D is the minority carrier diffusion constant, τ
is the lifetime of the minority carrier. Normally, the base layer on the cathode emitter side is about τ = 10 μsec, so if D = 26 cm 2 /sec, the minority carrier diffusion length L = 160 μm, and the spacing W between the cathode emitters should be arranged so that it is 160 μm or less. good.
第１図に少数キヤリア拡散長Ｌ対カソードエミ
ツタ間隔Ｗとラツチング電流の関係を示す。ラツ
チング電流は２本のカソードエミツタを集合した
時の値である。図から、ＷとＬの比が１付近を境
にラツチング電流の値が急激に変化することがわ
かる。 FIG. 1 shows the relationship between minority carrier diffusion length L, cathode emitter spacing W, and latching current. The latching current is the value when two cathode emitters are combined. It can be seen from the figure that the value of the latching current changes rapidly when the ratio of W to L approaches 1.
以下本発明の実施例を説明する。第２図ａ，ｂ
は一実施例の要部を示す平面図とそのＡ−A′断
面図である。図において、１はｐ型の第１エミツ
タ層（アノードエミツタ層）、２はｎ型の第１ベ
ース層、３はｐ型の第２ベース層であり、第２ベ
ース層３上に複数個に分割されたｎ型の第２エミ
ツタ層（アノードエミツタ層）４（４1，４2，
…）が配列形成されている。各カソードエミツタ
層４にはカソード電極５（５1，５2，…）が形成
され、これを取り囲むように第２ベース層３の表
面にはゲート電極６が形成され、またアノードエ
ミツタ層１には全面アノード電極７が形成されて
いる。
Examples of the present invention will be described below. Figure 2 a, b
1 is a plan view and a cross-sectional view taken along the line A-A' of the embodiment; FIG. In the figure, 1 is a p-type first emitter layer (anode emitter layer), 2 is an n-type first base layer, and 3 is a p-type second base layer. n-type second emitter layer (anode emitter layer) 4 (4 1 , 4 2 ,
...) are formed into an array. A cathode electrode 5 (5 1 , 5 2 ,...) is formed on each cathode emitter layer 4, a gate electrode 6 is formed on the surface of the second base layer 3 so as to surround this, and an anode emitter layer 1, an anode electrode 7 is formed on the entire surface.
ここで、各カソードエミツタ層４の配列間隔Ｗ
は、第２ベース層３の少数キヤリア拡散長以下に
設定している。 Here, the arrangement interval W of each cathode emitter layer 4
is set to be equal to or less than the minority carrier diffusion length of the second base layer 3.
より具体的なデータをもつて本実施例を説明す
る。第２ベース層２となる厚さ600μｍ、比抵抗
180Ω−cmのｎ型Siウエハを用い、まずこの両面
に表面濃度５×1017cm-3で深さ70μｍにｐ型不純
物を拡散して第１エミツタ層１および第２ベース
層３を形成する。次に第２ベース層表面から表面
濃度４×1020cm-3のｎ型層を18μｍ拡散形成し、
これを弗硝酸のエツチング液により島状に分割
し、カソードエミツタ層４とした。このときカソ
ードエミツタ層４の間隔Ｗを150μｍに設定した。
次にアルミニウムの蒸着によりカソード及びゲー
ト電極５，６を形成し、各カソード電極の集合化
はアルミニウムのワイヤーをボンデイングして行
つた。 This example will be explained using more specific data. Second base layer 2, thickness 600μm, specific resistance
Using a 180 Ω-cm n-type Si wafer, first, p-type impurities are diffused on both sides to a depth of 70 μm at a surface concentration of 5×10 17 cm -3 to form a first emitter layer 1 and a second base layer 3. . Next, an n-type layer with a surface concentration of 4×10 20 cm −3 was formed by diffusion to a thickness of 18 μm from the surface of the second base layer.
This was divided into islands using a fluoronitric acid etching solution to form the cathode emitter layer 4. At this time, the interval W between the cathode emitter layers 4 was set to 150 μm.
Next, the cathode and gate electrodes 5 and 6 were formed by vapor deposition of aluminum, and the cathode electrodes were assembled by bonding aluminum wires.
本実施例の結果は第３図に示すとおりである。
横軸はカソードエミツタを集合化した個数、縦軸
はカソードエミツタ１個あたりのラツチング電流
である。図から明らかなように、Ｗを150μｍに
した時のカソードエミツタ１個のラツチング電流
は15mA程度であつたが、30個集合化すると１個
あたりのラツチング電流は約1/4の4mA程度に改
善されている。 The results of this example are shown in FIG.
The horizontal axis represents the number of aggregated cathode emitters, and the vertical axis represents the latching current per cathode emitter. As is clear from the figure, when W was set to 150 μm, the latching current of one cathode emitter was about 15 mA, but when 30 emitters were assembled, the latching current per one was about 1/4, about 4 mA. It has been improved.
上記実施例では、メサ型のカソードエミツタ構
造について行つたが、プレーナ構造においても本
発明を同様に適用できるのは当然である。またカ
ソードエミツタの配列は放射状であつても二次元
マトリツクス状であつてもよい。 In the above embodiments, a mesa-type cathode emitter structure was used, but it goes without saying that the present invention can be similarly applied to a planar structure. Further, the arrangement of the cathode emitters may be radial or two-dimensional matrix.
第１図は本発明の効果を説明するための図、第
２図ａ，ｂは本発明の一実施例のGTOを示す平
面図とそのＡ−A′断面図、第３図は同実施例の
効果を説明するための図である。
１……第１エミツタ層、２……第１ベース層、
３……第２ベース層、４，４1，４2、…，……第
２エミツタ層（カソードエミツタ層）、５，５1，
５2、…，……カソード電極、６……ゲート電極、
７……アノード電極。
Fig. 1 is a diagram for explaining the effects of the present invention, Fig. 2 a and b are a plan view and a sectional view taken along A-A' of the GTO according to an embodiment of the present invention, and Fig. 3 is the same embodiment. It is a figure for explaining the effect of. 1...first emitter layer, 2...first base layer,
3... Second base layer, 4, 4 1 , 4 2 ,...,... Second emitter layer (cathode emitter layer), 5, 5 1 ,
5 2 , ..., ... cathode electrode, 6 ... gate electrode,
7...Anode electrode.
Claims (1)
第１ベース層および第１導電型の第２ベース層が
この順に積層され、前記第２ベース層上に複数個
に分割された第２導電型の第２エミツタ層を配列
形成してなるゲートターンオフサイリスタにおい
て、前記第２エミツタ層を、前記第２ベース層内
の少数キヤリア拡散長としての160μｍ以下の離
間距離をもつて配列したことを特徴とするゲート
ターンオフサイリスタ。1 A first emitter layer of a first conductivity type, a first base layer of a second conductivity type, and a second base layer of a first conductivity type are laminated in this order, and a plurality of divided emitter layers are formed on the second base layer. In a gate turn-off thyristor formed by arranging second emitter layers of two conductivity types, the second emitter layers are arranged with a separation distance of 160 μm or less as a minority carrier diffusion length in the second base layer. A gate turn-off thyristor featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20960882A JPS5999770A (en) | 1982-11-30 | 1982-11-30 | Gate turn off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20960882A JPS5999770A (en) | 1982-11-30 | 1982-11-30 | Gate turn off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999770A JPS5999770A (en) | 1984-06-08 |
| JPH0547988B2 true JPH0547988B2 (en) | 1993-07-20 |
Family
ID=16575619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20960882A Granted JPS5999770A (en) | 1982-11-30 | 1982-11-30 | Gate turn off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999770A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005065A (en) * | 1989-04-06 | 1991-04-02 | General Electric Company | High current gate turn-off thyristor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145088A (en) * | 1974-05-10 | 1975-11-21 | ||
| JPS5117680A (en) * | 1974-08-05 | 1976-02-12 | Hitachi Ltd | Geeto taan ofu sairisuta |
-
1982
- 1982-11-30 JP JP20960882A patent/JPS5999770A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145088A (en) * | 1974-05-10 | 1975-11-21 | ||
| JPS5117680A (en) * | 1974-08-05 | 1976-02-12 | Hitachi Ltd | Geeto taan ofu sairisuta |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5999770A (en) | 1984-06-08 |
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