JP2604176B2 - Semiconductor switching element - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔概要〕 本発明は、アノードショート構造を有する半導体スイ
ッチング素子に関し、上記アノードショート構造をカソ
ード領域下（もしくはその近傍を含む）にのみ設けるこ
とにより、オン電圧を増加させることなく高速スイッチ
ングを可能にしたものである。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor switching element having an anode short structure, and increases the on-voltage by providing the anode short structure only under (or including near) a cathode region. This enables high-speed switching without any problems.
本発明は、例えばSI（静電誘導）サイリスタ、GTO等
の各種サイリスタを初めとする半導体スイッチング素子
に係り、特にはそのアノードショート構造の改良に関す
る。The present invention relates to a semiconductor switching element including various thyristors such as an SI (electrostatic induction) thyristor and a GTO, and more particularly to an improvement in an anode short structure thereof.
上述したような半導体スイッチング素子においては、
そのターンオフ時間を短縮しスイッチング損失を低減さ
せる目的で、いわゆるアノードショート構造を取入れて
いるものがある。その一例として、従来のプレーナ型SI
サイリスタの概略断面構成を第５図に示す。In the semiconductor switching element as described above,
For the purpose of shortening the turn-off time and reducing the switching loss, there is one that adopts a so-called anode short structure. One example is a conventional planar SI
FIG. 5 shows a schematic sectional configuration of the thyristor.
同図に示したSIサイリスタは、n-形半導体層からなる
ベース層１にp+形半導体層からなるゲート２を埋込み、
その上にn+形半導体層からなるカソード３を形成した、
いわゆる埋込みゲート構造を有している。なお、ゲート
２はその一部のみを図示したが、その図示された互いに
隣り合う２つの領域（p+領域）間にも、多数のP+領域が
図の表面と平行に互いに所定間隔で埋込まれており、そ
れらp+領域に挟まれたn-領域にチャネル（破線で示され
た部分）が形成される。また、ゲート２にはコンタクト
用の凹部４を介してゲート電極５が形成されると共に、
カソード３上にはカソード電極６が形成されている。The SI thyristor shown in FIG. 1 embeds a gate 2 made of a p + type semiconductor layer in a base layer 1 made of an n − type semiconductor layer,
A cathode 3 made of an n + type semiconductor layer was formed thereon,
It has a so-called buried gate structure. Although only a part of the gate 2 is shown, a large number of P + regions are buried at a predetermined interval between two adjacent regions (p + regions) in parallel with the surface of the drawing. And a channel (portion indicated by a broken line) is formed in the n − region interposed between the p + regions. Further, a gate electrode 5 is formed on the gate 2 via a concave portion 4 for contact, and
On the cathode 3, a cathode electrode 6 is formed.
一方、ベース層１の反対側の面には、p+形半導体層か
らなるアノード（アノード領域）７とn+形半導体層から
なるアノードショート領域８とをアノード電極９上の全
域に亘って交互に配設してなるアノードショート構造を
有している。ここで、ショート率（アノードショート領
域８の幅／アノード７の幅）は例えば20％〜30％程度に
設定され、またアノードショート間隔（互いに隣り合う
２つのアノードショート領域８間の距離）ｄは数100μ
ｍ程度となっている。On the other hand, the opposite surface of the base layer 1, over the anode short region 8 consisting of consisting of the p + -type semiconductor layer anode (anode region) 7 and the n + -type semiconductor layer all over the anode electrode 9 alternately Has an anode short structure. Here, the short ratio (the width of the anode short region 8 / the width of the anode 7) is set to, for example, about 20% to 30%, and the anode short interval (the distance between two adjacent anode short regions 8) d is Several hundred μ
m.
このようなアノードショート構造においては、電子に
対するポテンシャルがアノード（p+領域）７よりもアノ
ードショート領域（n+領域）８で低くなる。このため、
ターンオフ時、ベース層１内をカソード３側からアノー
ド７側に流れて来た電子は、アノードショート領域８を
介しアノード電極９に流れ込むことができる。よって、
アノードショート構造を持たないものと比較して、ター
ンオフ時間を大きく短縮することができる。In such an anode short structure, the potential for electrons is lower in the anode short region (n + region) 8 than in the anode (p + region) 7. For this reason,
At the time of turn-off, electrons flowing from the cathode 3 side to the anode 7 side in the base layer 1 can flow into the anode electrode 9 via the anode short region 8. Therefore,
The turn-off time can be greatly reduced as compared with the one without the anode short structure.
上述したようなアノードショート構造を持つもので
は、オン状態においてアノード７からのみホールが注入
され、アノードショート領域８からは注入されない。そ
のため、ホールの注入面積はアノードショート領域８の
占めている領域分だけ減少されることになる。このこと
から、従来のようにアノード電極９の全域に亘ってアノ
ードショート構造を持つものでは、ホールの注入面積が
非常に少なく、それに伴ってオン電圧が増加してしまう
という問題点があった。このような問題は、SIサイリス
タに限らず、同様なアノードショート構造を備える各種
の半導体スイッチング素子についても生じている。In the anode short structure described above, holes are injected only from the anode 7 in the ON state, but not injected from the anode short region 8. Therefore, the hole injection area is reduced by the area occupied by the anode short region 8. For this reason, the conventional structure having the anode short structure over the entire area of the anode electrode 9 has a problem that the hole injection area is very small and the on-voltage increases accordingly. Such a problem occurs not only in the SI thyristor but also in various semiconductor switching elements having a similar anode short structure.
本発明は、上記問題点に鑑み、オン電圧を増加させる
ことなく高速スイッチングを可能にする半導体スイッチ
ング素子を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a semiconductor switching element that enables high-speed switching without increasing the on-voltage.
本発明の半導体スイッチング素子は、アノード領域の
アノードショート領域とを交互に配設してなるアノード
ショート構造を、カソード領域の下方位置（もしくはそ
の近傍を含む）にのみ設けたことを特徴とするものであ
る。The semiconductor switching element according to the present invention is characterized in that an anode short structure in which anode short regions and anode short regions are alternately provided is provided only at a position below (or in the vicinity of) a cathode region. It is.
一般にターンオフ時には、電子はカソード領域から出
て、その下方へ向けて流れ、アノード側に達する。すな
わち、カソード領域から出た電子が到達するアノード側
の位置は、ほとんどカソード領域の下方位置もしくはそ
の近傍に限定される。本発明では、この位置にのみアノ
ードショート構造を設け、それ以外の無駄な位置（すな
わちターンオフ時の電子の流れに関係のない位置）には
アノードショート構造を設けていない。従って、ターン
オフ時の電子の引き抜きはアノードショート領域を介し
て従来と同様に行われ、一方、オン状態においては、従
来と比べてアノードショート領域の面積が減少すること
から、逆にホールの注入面積が増え、これに伴いオン電
圧が低下する。すなわち、オン電圧が増加することな
く、高速スイッチングが可能になる。In general, at turn-off, electrons exit the cathode region, flow downward, and reach the anode side. That is, the position on the anode side where electrons emitted from the cathode region reach is almost limited to a position below or near the cathode region. In the present invention, the anode short structure is provided only at this position, and the anode short structure is not provided at other useless positions (ie, positions irrelevant to the flow of electrons at turn-off). Therefore, the extraction of electrons at the time of turn-off is performed through the anode short region in the same manner as in the conventional case. On the other hand, in the on state, the area of the anode short region is reduced as compared with the conventional case. And the on-voltage decreases accordingly. That is, high-speed switching can be performed without increasing the on-voltage.
以下、本発明の実施例について、図面を参照しながら
説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例であるプレーナ型SIサイリ
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。FIG. 1 is a cross-sectional perspective view showing a main configuration of a planar SI thyristor according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view schematically showing the configuration.
同図に示したSIサイリスタは、第５図に示したものと
同様な埋込みゲート構造を有し、すなわちn-形半導体層
からなるベース層１にp+形半導体層からなるゲート２を
埋込み、その上にn+形半導体層からなるカソード３を形
成した構造を有している。この構造によれば，ゲート２
における第２図の現れた互いに隣り合うp+領域間にも、
p+の埋込みゲートが複数形成され、その間にチャネル10
ができる。また、ゲート２にはコンタクト用の凹部４を
介してゲート電極５を形成すると共に、カソード３上に
はカソード電極６を形成する。The SI thyristor shown in FIG. 7 has a buried gate structure similar to that shown in FIG. 5, that is, a gate 2 made of ap + type semiconductor layer is buried in a base layer 1 made of an n − type semiconductor layer. It has a structure in which a cathode 3 made of an n + type semiconductor layer is formed thereon. According to this structure, the gate 2
Between the adjacent p + regions shown in FIG.
Multiple p + buried gates are formed, between which channel 10
Can be. Further, a gate electrode 5 is formed on the gate 2 via a concave portion 4 for contact, and a cathode electrode 6 is formed on the cathode 3.
一方、ベース層１の反対側の面には本実施例の特徴と
するアノードショート構造を有している。このアノード
ショート構造は、p+形半導体層からなるアノード（アノ
ード領域）11とn+形半導体層からなるアノード領域12と
を、アノード電極９上であってカソード３の下方位置に
のみ交互に配設したものである。それ以外の位置には、
アノード11のみを設ける。また、アノード11、アノード
ショート領域12のそれぞれの深さを例えば15μｍ、３μ
ｍに設定すると共に、ショート率を従来と同様に、例え
ば20〜30％程度に設定する。On the other hand, the surface on the opposite side of the base layer 1 has an anode short structure characteristic of the present embodiment. The anode short structure, distribution and anode region 12 made of p + -type anode made of a semiconductor layer (anode region) 11 and the n + -type semiconductor layer, alternately only in the lower position of the cathode 3 a on the anode electrode 9 It was established. Otherwise,
Only the anode 11 is provided. Further, the depth of each of the anode 11 and the anode short region 12 is, for example, 15 μm, 3 μm,
m, and the short-circuit rate is set to, for example, about 20 to 30% as in the related art.
次に、上記構成からなるSIサイリスタの製造工程を第
３図（ａ）〜（ｇ）に基づき説明する。ただしここで
は、上述したゲート（埋込みゲート）２とアノードショ
ート領域12とが互いに平行な方向へ長く伸びるように形
成するものとする。Next, a manufacturing process of the SI thyristor having the above configuration will be described with reference to FIGS. 3 (a) to 3 (g). However, here, it is assumed that the above-mentioned gate (buried gate) 2 and the anode short region 12 are formed to extend in a direction parallel to each other.
まず同図（ａ）に示すように、ベース層となるSi等の
n-基板20の上下面から、マスクを介してホウ素（Ｂ）等
の不純物を拡散させることにより、ゲートとなるp+領域
21およびアノードとなるp+領域22を同時に形成する。こ
の際、カソード形成領域の下方位置には所定の間隔でp+
領域22が形成されるようにし、それ以外の位置には均一
にp+領域22が形成されるようにする。続いて、第３図
（ｂ）に示すように、p+領域21の形成されたn-基板20上
に、n-基板20と同じn-−Si等をエピタキシャル成長させ
て、n-層23を形成する。更に第３図（ｃ）に示すよう
に、n-層23の上面には均一に、またn-基板20の下面には
マスクを介して、リン（Ｐ）等の不純物を拡散させるこ
とにより、カソードとなるn+領域24およびアノードショ
ート領域となるn+領域25を形成する。この際、カソード
形成領域下ではn+領域25がp+領域22と交互に配設される
ようにすると共に、n+領域25とp+領域22の幅の場合（シ
ョート率）が所定値（例えば20〜30％）となるようにす
る。First, as shown in FIG.
By diffusing impurities such as boron (B) from the upper and lower surfaces of the n - substrate 20 through a mask, a p + region serving as a gate is diffused.
21 and ap + region 22 serving as an anode are simultaneously formed. At this time, p + is provided at a predetermined interval below the cathode formation region.
The region 22 is formed, and the p + region 22 is formed uniformly at other positions. Subsequently, as shown in FIG. 3 (b), n formed in the p + region 21 - on the substrate 20, n - and the -Si like is epitaxially grown, n - - the same n and substrate 20 a layer 23 Form. Further, as shown in FIG. 3 (c), impurities such as phosphorus (P) are diffused uniformly on the upper surface of the n − layer 23 and on the lower surface of the n − substrate 20 via a mask. forming an n + region 25 serving as the cathode to become n + region 24 and the anode short regions. At this time, the n + regions 25 are alternately arranged with the p + regions 22 under the cathode formation region, and the width (short ratio) of the n + regions 25 and the p + regions 22 is a predetermined value ( For example, 20 to 30%).
その後第３図（ｄ）に示すように、n-領域24及びn-層
23を選択的にエッチングすることにより、ゲートとなる
p+領域21の周辺領域上にコンタクト用の凹部４を形成す
る。続いて第３図（ｅ）に示すように、凹部４内に露出
したp+領域21の表面部に対し、オーミックコンタクトを
得るためにホウ素（Ｂ）等の不純物を更に拡散する（斜
線部）。その後、p+領域21、n+領域24、並びにp+領域22
およびn+領域25に対し、第３図（ｆ）のようにAl等から
なるゲート電極５、カソード電極６、アノード電極９を
蒸着もしくはスパッタ等を利用して形成する。このよう
にして得られたn-基板20、p+領域21、n+領域24、p+領域
22、n+領域25は、それぞれ、第１図および第２図に示し
たベース層１、ゲート２、カソード３、アノード11、ア
ノードショート領域12に対応する。そして最後に、第３
図（ｇ）に示すように、電極５および６上のボンディン
グパッド領域を残して、表面部をSiO2等からなるパッシ
ベーション膜26で被覆する。Thereafter, as shown in FIG. 3D, the n − region 24 and the n − layer
It becomes a gate by selectively etching 23
A recess 4 for contact is formed on the peripheral region of the p + region 21. Subsequently, as shown in FIG. 3E, impurities such as boron (B) are further diffused into the surface portion of the p + region 21 exposed in the concave portion 4 to obtain an ohmic contact (shaded portion). . Thereafter, the p + region 21, the n + region 24, and the p + region 22
As shown in FIG. 3 (f), a gate electrode 5, a cathode electrode 6, and an anode electrode 9 made of Al or the like are formed on the n + region 25 by vapor deposition or sputtering. The thus obtained n - substrate 20, p + region 21, n + region 24, p + region
22 and the n + region 25 correspond to the base layer 1, the gate 2, the cathode 3, the anode 11, and the anode short region 12 shown in FIGS. 1 and 2, respectively. And finally, the third
As shown in FIG. 1G, the surface portion is covered with a passivation film 26 made of SiO 2 or the like except for the bonding pad regions on the electrodes 5 and 6.
次に、本実施例のSIサイリスタの主要な動作、特にア
ノードショート構造に係るターンオフ時およびオン時の
作用について、第２図を参照して以下に説明する。Next, the main operation of the SI thyristor of this embodiment, particularly the operation at the time of turn-off and at the time of turn-on according to the anode short structure, will be described below with reference to FIG.
第２図中のアノードショート構造では、n+領域である
アノードショート領域12はp+領域であるアノード11より
も電子に対するポテンシャルが低く、よって電子がたま
りやすい。このことから、ターンオフ時、カソード３側
からチャネルを介して流れてきた素子は、アノードショ
ート領域12を介して素早くアノード電極９へ引抜かれ
る。この際、カソード３から出た電子が到達するアノー
ド側の位置はほとんどカソード３の下方位置のみである
ことを考えれば、本実施例のようにアノードショート構
造の配設位置をカソード３の下方位置にのみ限定して
も、アノード電極９へ電子を引抜く作用は従来のもの
（第５図参照）と何ら変わらない。即ちターンオフ時間
が短く、高速スイッチングが可能である。In the anode short structure shown in FIG. 2, the anode short region 12 which is an n + region has a lower potential for electrons than the anode 11 which is a p + region, and thus electrons easily accumulate. From this, at the time of turn-off, the element flowing from the cathode 3 side through the channel is quickly pulled out to the anode electrode 9 via the anode short region 12. At this time, considering that the position on the anode side where electrons emitted from the cathode 3 reach almost only the position below the cathode 3, the disposition position of the anode short structure as in the present embodiment is changed to the position below the cathode 3. The effect of extracting electrons to the anode electrode 9 is not different from the conventional one (see FIG. 5). That is, the turn-off time is short, and high-speed switching is possible.
一方、オン状態においては、それぞれカソード３から
電子、アノード11からホールがベース層１内に注入され
ることによって導電変調が起り、オン電圧が下がる。こ
の際、アノードショート領域12がカソード３の下方位置
にのみ存在することから、従来と比べてホールの注入面
積が増大する。このことにより、ホールの注入効率が高
まり、オン電圧が従来よりも低く抑えられる。また、ア
ノードショート間隔ｄをキャリアの拡散長Ｌの略２倍も
しくはそれ以下に設定する（なお、従来はｄ＝3L〜10L
程度と広い）ことにより、ターンオフ時にカソード側か
ら流れてきた電子のほとんどをアノード前面に滞らせる
ことなく、より素早くアノード電極に引抜くことができ
る。また、このようにしてもアノード全体の面積が減少
することはないので、ホールの注入効率は維持され、よ
ってオン電圧の増加もない。従って本実施例によれば、
オン電圧を増加させることなく、スイッチング速度の高
速化を図ることができる。On the other hand, in the ON state, conduction modulation occurs due to injection of electrons from the cathode 3 and holes from the anode 11 into the base layer 1, and the ON voltage decreases. At this time, since the anode short region 12 exists only below the cathode 3, the hole injection area increases as compared with the related art. As a result, the hole injection efficiency is increased, and the on-state voltage can be suppressed lower than in the related art. Also, the anode short interval d is set to be approximately twice or less than the diffusion length L of the carrier (the conventional d = 3L to 10L).
With this arrangement, most of the electrons flowing from the cathode side at the time of turn-off can be extracted to the anode electrode more quickly without stagnation on the front surface of the anode. In addition, since the area of the entire anode does not decrease even in this case, the hole injection efficiency is maintained, and therefore, the ON voltage does not increase. Therefore, according to the present embodiment,
The switching speed can be increased without increasing the on-voltage.
なお、本発明はSIサイリスタに限らず、GTO（Gate Tu
rn−Off Thyristor）,IGBT（In sulated Gate Bipolar
Transistor;商品名）,GATT（Gate Associated Turn−Of
f Thyristor;商品名），あるいは一般のサイリスタ等、
アノードショート構造を有する各種のスイッチング素子
に適用できる。例えば、上記実施例と同様なアノードシ
ョート構造を、npnp構成の一般のGTOに適用した例を第
４図に示す。具体的には、ベース層（n-層）30、ゲート
（ｐ層）31、カソード（n+領域）32、ゲート電極33、カ
ソード電極34、アノード電極35等から構成されるGTOの
アノード側であって、カソード32の下方位置にのみ、ア
ノード（p+領域）36およびアノードショート領域（n+領
域）37を交互に配設してなるアノードショート構造を形
成したものである。このように構成したGTOにおいて
も、前述したと同様な作用により、オン電圧を増加させ
ることなく、高速スイッチングが可能になる。It should be noted that the present invention is not limited to the SI thyristor, but may be a GTO (Gate Tu
rn-Off Thyristor), IGBT (Insulated Gate Bipolar)
Transistor; trade name), GATT (Gate Associated Turn-Of)
f Thyristor; trade name) or general thyristor
The present invention can be applied to various switching elements having an anode short structure. For example, FIG. 4 shows an example in which an anode short structure similar to the above embodiment is applied to a general GTO having an npnp configuration. Specifically, on the anode side of the GTO composed of a base layer (n − layer) 30, a gate (p layer) 31, a cathode (n + region) 32, a gate electrode 33, a cathode electrode 34, an anode electrode 35, and the like. An anode short structure in which anodes (p + regions) 36 and anode short regions (n + regions) 37 are alternately arranged only below the cathode 32 is formed. Also in the GTO configured as described above, high-speed switching can be performed without increasing the on-voltage by the same operation as described above.
更に、アノードショート領域はn+領域に限定されるこ
とはなく、n-あるいはｎ領域としてもよい。アノードと
アノードショート領域の互いの深さの関係も任意であ
り、前記実施例で示した数値はほんの一例である。Further, the anode short region is not limited to the n + region, but may be the n − or n region. The relationship between the depth of the anode and the depth of the anode short region is also arbitrary, and the numerical values shown in the above embodiment are merely examples.
また、第１図に示した実施例ではアノード11およびア
ノードショート領域12の形成方向をゲート（埋込みゲー
ト）２の形成方向に対して垂直方向となるようにした
が、第３図のように互いに平行となるように形成しても
よい。また、製造工程においては、前述したような不純
物拡散の代りにイオン注入等を利用してもよい。In the embodiment shown in FIG. 1, the anode 11 and the anode short region 12 are formed in a direction perpendicular to the direction in which the gate (buried gate) 2 is formed. However, as shown in FIG. You may form so that it may become parallel. In the manufacturing process, ion implantation or the like may be used instead of the impurity diffusion as described above.
また、特にSIサイリスタにおいては、カソード領域の
下方位置にあって、かつゲート間のチャネルの下方位置
（もしくはその近傍を含む）にのみアノードショート領
域を設けてもよい。ターンオフ時には、カソード側から
チャネルを介してのみ電子が流れてくることを考えれ
ば、このような構成にしても電子を引抜く作用にはほと
んど変わりはない。一方、ホールの注入面積は一段と増
加することになるため、オン電圧をより低く抑えること
ができ、よって上記実施例以上の効果が期待できる。In particular, in the SI thyristor, the anode short region may be provided only at a position below the cathode region and below the channel between the gates (or in the vicinity thereof). Considering that electrons flow only from the cathode side through the channel at the time of turn-off, the operation of extracting electrons is almost the same even with such a configuration. On the other hand, the hole injection area is further increased, so that the on-voltage can be suppressed to a lower level, and therefore, an effect higher than that of the above embodiment can be expected.
また、ターンオフ時にカソード領域から出た電子の到
達するアノード側の位置はほとんどカソード領域下であ
るが、電子の一部には、横方向への拡散によりカソード
領域下よりも拡散長だけずれた位置に到達するものもあ
る。このことから、アノードショート構造をカソード領
域下の近傍（望ましくは拡散長Ｌだけ広い領域）まで広
く設けることも本発明の範疇であり、このようにするこ
とによりターンオフ時間を一層短縮することができる。At the turn-off, the position of the anode side where electrons emitted from the cathode region reach almost under the cathode region, but some of the electrons are shifted by a diffusion length from the bottom of the cathode region due to lateral diffusion. Some reach. From this, it is also within the scope of the present invention to provide the anode short structure as wide as possible under the cathode region (preferably, a region wider by the diffusion length L), and thus the turn-off time can be further reduced. .
なお、ｎ及びｐのいずれのチャネルを持つ半導体スイ
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。It is needless to say that the present invention can be applied to a semiconductor switching element having any of n and p channels.
以上説明したように本発明によれば、アノードショー
ト構造をカソード領域下（もしくはその近傍を含む）に
のみ設けて無駄なアノードショート領域をなくしたこと
により、オン電圧を増加させることなく、スイッチング
速度の高速化が実現される。As described above, according to the present invention, the anode short structure is provided only under (or in the vicinity of) the cathode region to eliminate a wasteful anode short region. Speedup is realized.
第１図は本発明の一実施例（SIサイリスタの場合）の要
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は本発明の他の実施例（GTOの場合）の概略構成
を示す模式断面図、 第５図は従来のSIサイリスタの概略構成を示す模式断面
図である。 ３……カソード、 ９……アノード電極、 11……アノード（アノード領域）、 12……アノードショート領域、 35……アノード電極、 36……アノード（アノード領域）、 37……アノードショート領域．FIG. 1 is a cross-sectional perspective view showing a main configuration of an embodiment (in the case of an SI thyristor) of the present invention, FIG. 2 is a schematic cross-sectional view showing a schematic configuration of the embodiment, and FIGS. g) is a manufacturing process diagram of the SI thyristor of the embodiment, FIG. 4 is a schematic sectional view showing a schematic configuration of another embodiment (in the case of GTO) of the present invention, and FIG. 5 is a schematic configuration of a conventional SI thyristor. FIG. 3 ... cathode, 9 ... anode electrode, 11 ... anode (anode region), 12 ... anode short region, 35 ... anode electrode, 36 ... anode (anode region), 37 ... anode short region.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉蟲 尚茂 宮城県仙台市川内（番地なし） 財団法 人半導体研究振興会内 (56)参考文献 特開 昭55−39667（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Naoshige Tamushi Kawauchi, Sendai City, Miyagi Prefecture (no address) Inside the Foundation for the Promotion of Semiconductor Research (56) References JP-A-55-39667 (JP, A)
Claims (3)
ショート領域とを交互に配設したアノードショート領域
を有する半導体スイッチング素子において、 前記アノードショート構造をカソード領域の上方位置の
み、あるいは該下方位置およびその近傍のみに設け、前
記アノードショート構造のアノードショート間隔がキャ
リアの拡散長の略２倍もしくはそれ以下であることを特
徴とする半導体スイッチング素子。1. A semiconductor switching element having an anode short region in which an anode region and an anode short region are alternately arranged on an anode electrode, wherein the anode short structure is provided only at a position above the cathode region, or at a position below the cathode region and at a position below the cathode region. A semiconductor switching element provided only in the vicinity, wherein an anode short interval of the anode short structure is approximately twice or less than a diffusion length of carriers.
拡散長だけ長い領域であることを特徴とする特許請求の
範囲第１項記載の半導体スイッチング素子。2. The semiconductor switching element according to claim 1, wherein said vicinity is a region longer than said lower position by a carrier diffusion length.
ノード領域の厚さよりも薄いことを特徴とする特許請求
の範囲第１項乃至第２項記載のいずれか１つに記載の半
導体スイッチング素子。3. The semiconductor switching device according to claim 1, wherein a thickness of said anode short region is smaller than a thickness of said anode region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249561A JP2604176B2 (en) | 1987-10-02 | 1987-10-02 | Semiconductor switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249561A JP2604176B2 (en) | 1987-10-02 | 1987-10-02 | Semiconductor switching element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191461A JPH0191461A (en) | 1989-04-11 |
| JP2604176B2 true JP2604176B2 (en) | 1997-04-30 |
Family
ID=17194830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249561A Expired - Lifetime JP2604176B2 (en) | 1987-10-02 | 1987-10-02 | Semiconductor switching element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604176B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539667A (en) * | 1978-09-14 | 1980-03-19 | Meidensha Electric Mfg Co Ltd | Turn off thyristor |
-
1987
- 1987-10-02 JP JP62249561A patent/JP2604176B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191461A (en) | 1989-04-11 |
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