JPH0546159A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPH0546159A JPH0546159A JP3208078A JP20807891A JPH0546159A JP H0546159 A JPH0546159 A JP H0546159A JP 3208078 A JP3208078 A JP 3208078A JP 20807891 A JP20807891 A JP 20807891A JP H0546159 A JPH0546159 A JP H0546159A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image display
- display device
- vram
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 走査形ディスプレイに表示する為に必要な画
像データアクセスの際、１ドット分のデータを１回のア
クセスで読むことを可能とする。 【構成】 画像表示装置のＶＲＡＭをバンクＡ、バンク
Ｂ、バンクＣ、バンクＤに分け、それぞれ個別あるいは
同時にアクセス可能な構成とし、１６ｂｉｔ幅のデータ
が必要な時には４バンクアクセス、８ｂｉｔ幅の時には
２バンクアクセス、４ｂｉｔ幅の時には１バンクアクセ
スをすることにより必要なだけのデータを１回のアクセ
スで読む。
像データアクセスの際、１ドット分のデータを１回のア
クセスで読むことを可能とする。 【構成】 画像表示装置のＶＲＡＭをバンクＡ、バンク
Ｂ、バンクＣ、バンクＤに分け、それぞれ個別あるいは
同時にアクセス可能な構成とし、１６ｂｉｔ幅のデータ
が必要な時には４バンクアクセス、８ｂｉｔ幅の時には
２バンクアクセス、４ｂｉｔ幅の時には１バンクアクセ
スをすることにより必要なだけのデータを１回のアクセ
スで読む。
Description
【０００１】
【産業上の利用分野】本発明は走査形ディスプレイの画
像表示装置に関する。
像表示装置に関する。
【０００２】
【従来の技術】従来、走査形ディスプレイの画像表示装
置として図３に示すような構成が知られている。中央演
算処理装置（ＣＰＵ１）は読み出し専用メモリ（ＲＯＭ
２）に記憶されているプログラムを読み出し実行する。
テレビへ表示するためにはビデオＲＡＭ（ＶＲＡＭ６）
へ表示の為のデータを転送し 画像表示制御装置（ＶＤ
Ｃ５）が表示タイミングでＶＲＡＭ６から表示に必要な
データを読み出し内部で処理を行いビデオカラーエンコ
ーダー（ＶＣＥ４）へデータを送り、テレビ表示可能な
信号として変換されインターフェース７または８を通っ
てテレビ信号となる。
置として図３に示すような構成が知られている。中央演
算処理装置（ＣＰＵ１）は読み出し専用メモリ（ＲＯＭ
２）に記憶されているプログラムを読み出し実行する。
テレビへ表示するためにはビデオＲＡＭ（ＶＲＡＭ６）
へ表示の為のデータを転送し 画像表示制御装置（ＶＤ
Ｃ５）が表示タイミングでＶＲＡＭ６から表示に必要な
データを読み出し内部で処理を行いビデオカラーエンコ
ーダー（ＶＣＥ４）へデータを送り、テレビ表示可能な
信号として変換されインターフェース７または８を通っ
てテレビ信号となる。
【０００３】図３中のＶＲＡＭ６の内部データ構成とし
て８×８のデータ構成を基本として考える場合 テレビ
の表示画面は図４（ａ）に示すように分解される。各分
解された８×８の単位をＢＡＴと称し０から始まる１６
進数で番号付けされる。前記各ＢＡＴのデータ構成とし
ては図４（ｃ）に示す１６ｂｉｔ幅のデータ構成が使わ
れている。このデータ構成の内 キャラクタコードは各
ＢＡＴに実際にはめ込まれる絵、文字（キャラクタジェ
ネレータと称する）の格納されているＶＲＡＭのアドレ
スの上位１２ｂｉｔを指している。このキャラクタコー
ドで示されるＶＲＡＭのアドレスには図５に示すような
構成のデータが記憶されている。８×８のマトリクスで
示される領域で一つの絵または文字を定義する。あるい
は複数の８×８のマトリクスを使用して絵または文字を
定義する。
て８×８のデータ構成を基本として考える場合 テレビ
の表示画面は図４（ａ）に示すように分解される。各分
解された８×８の単位をＢＡＴと称し０から始まる１６
進数で番号付けされる。前記各ＢＡＴのデータ構成とし
ては図４（ｃ）に示す１６ｂｉｔ幅のデータ構成が使わ
れている。このデータ構成の内 キャラクタコードは各
ＢＡＴに実際にはめ込まれる絵、文字（キャラクタジェ
ネレータと称する）の格納されているＶＲＡＭのアドレ
スの上位１２ｂｉｔを指している。このキャラクタコー
ドで示されるＶＲＡＭのアドレスには図５に示すような
構成のデータが記憶されている。８×８のマトリクスで
示される領域で一つの絵または文字を定義する。あるい
は複数の８×８のマトリクスを使用して絵または文字を
定義する。
【０００４】また１ドットあたり１６種類の違った色を
使用する場合には４ｂｉｔのデータが必要であるが、図
５のようにＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のように４
種類のデータの重ね合わせで実現している。従来のこの
ようなデータ構成の場合、１ドット４ｂｉｔのデータが
アドレス２ワード分に別れて配置されしかも同じアドレ
スでも図５中黒塗りつぶし部分のようにお互いに８ｂｉ
ｔ隔てて配置されていた。
使用する場合には４ｂｉｔのデータが必要であるが、図
５のようにＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のように４
種類のデータの重ね合わせで実現している。従来のこの
ようなデータ構成の場合、１ドット４ｂｉｔのデータが
アドレス２ワード分に別れて配置されしかも同じアドレ
スでも図５中黒塗りつぶし部分のようにお互いに８ｂｉ
ｔ隔てて配置されていた。
【０００５】
【発明が解決しようとする課題】上記のような従来の画
像表示装置は、以上のように構成されているため、以下
のような問題がある。
像表示装置は、以上のように構成されているため、以下
のような問題がある。
【０００６】１ドット分のデータを表示する場合でも２
ワードアクセスしなければ表示データが揃わない。また
１ドット分のデータを変更するためにも２ワードアクセ
スしなければならないという問題があった。
ワードアクセスしなければ表示データが揃わない。また
１ドット分のデータを変更するためにも２ワードアクセ
スしなければならないという問題があった。
【０００７】
【課題を解決するための手段】本発明の画像表示装置
は、走査形ディスプレイに表示を行う場合において、表
示情報を記憶する記憶手段をｂｉｔ幅方向に複数の部分
に分割可能とし、前記ｂｉｔ幅方向に分割されたそれぞ
れの記憶手段を個別もしくは複数同時にアクセスするこ
とが可能であり、前記記憶手段の各ワードがｂｉｔ幅方
向に分割された場合それぞれのｂｉｔ幅でデータとして
完結していることを特徴とする。
は、走査形ディスプレイに表示を行う場合において、表
示情報を記憶する記憶手段をｂｉｔ幅方向に複数の部分
に分割可能とし、前記ｂｉｔ幅方向に分割されたそれぞ
れの記憶手段を個別もしくは複数同時にアクセスするこ
とが可能であり、前記記憶手段の各ワードがｂｉｔ幅方
向に分割された場合それぞれのｂｉｔ幅でデータとして
完結していることを特徴とする。
【０００８】
【実施例】図１は本発明の画像表示装置に於けるＶＲＡ
Ｍの構成、特にキャラクタコードで指定されるキャラク
タジェネレータを示す図である。図１の例では１ワード
１６ｂｉｔを四つのバンクに分けそれぞれをバンクＡ、
バンクＢ，バンクＣ、バンクＤと称する。従って各バン
クは４ｂｉｔ幅で構成されている。
Ｍの構成、特にキャラクタコードで指定されるキャラク
タジェネレータを示す図である。図１の例では１ワード
１６ｂｉｔを四つのバンクに分けそれぞれをバンクＡ、
バンクＢ，バンクＣ、バンクＤと称する。従って各バン
クは４ｂｉｔ幅で構成されている。
【０００９】各バンクはチップセレクト信号等を制御す
ることにより、必要に応じて個別にもまた同時にもアク
セス可能な構成となっている。つまり１バンクアクセス
の場合には４ｂｉｔ幅であり、２バンクアクセスの場合
には８ｂｉｔ幅、４バンクアクセスの場合には１６ｂｉ
ｔ幅となる。
ることにより、必要に応じて個別にもまた同時にもアク
セス可能な構成となっている。つまり１バンクアクセス
の場合には４ｂｉｔ幅であり、２バンクアクセスの場合
には８ｂｉｔ幅、４バンクアクセスの場合には１６ｂｉ
ｔ幅となる。
【００１０】ＶＲＡＭ内部データ構成として８×８のデ
ータ構成を基本として考える場合テレビの表示画面は図
２（ａ）に示すように分解される。各分解された８×８
の単位をＢＡＴと称し０から始まる１６進数で番号付け
をする。通常家庭用テレビの場合横方向の表示範囲はド
ットレート５ＭＨｚで２５６ドット程度である。従って
８×８のデータ構成が３２個横方向に配列することにな
る。
ータ構成を基本として考える場合テレビの表示画面は図
２（ａ）に示すように分解される。各分解された８×８
の単位をＢＡＴと称し０から始まる１６進数で番号付け
をする。通常家庭用テレビの場合横方向の表示範囲はド
ットレート５ＭＨｚで２５６ドット程度である。従って
８×８のデータ構成が３２個横方向に配列することにな
る。
【００１１】前記各ＢＡＴのデータ構成はＶＲＡＭの４
バンクアクセスにより可能となる図２（ｃ）に示す１６
ｂｉｔ幅のデータ構成を使用する。このデータ構成の内
キャラクタコードは各ＢＡＴに実際にはめ込まれるキ
ャラクタジェネレータの格納されているＶＲＡＭのアド
レスの上位１２ｂｉｔを指している。このキャラクタコ
ードで示されるＶＲＡＭのアドレスには図１に示す構成
のデータが記憶されている。
バンクアクセスにより可能となる図２（ｃ）に示す１６
ｂｉｔ幅のデータ構成を使用する。このデータ構成の内
キャラクタコードは各ＢＡＴに実際にはめ込まれるキ
ャラクタジェネレータの格納されているＶＲＡＭのアド
レスの上位１２ｂｉｔを指している。このキャラクタコ
ードで示されるＶＲＡＭのアドレスには図１に示す構成
のデータが記憶されている。
【００１２】図１中バンクＤを例にとり内部データ構成
を説明する。１ワード４ｂｉｔで１ドットのデータを表
している。この場合４ｂｉｔ構成であるので１６種類の
違った色を使用することができる。８×８のキャラクタ
の場合１ライン表すのに８ワード、１キャラクタ全体で
は６４ワードとなる。
を説明する。１ワード４ｂｉｔで１ドットのデータを表
している。この場合４ｂｉｔ構成であるので１６種類の
違った色を使用することができる。８×８のキャラクタ
の場合１ライン表すのに８ワード、１キャラクタ全体で
は６４ワードとなる。
【００１３】また２バンク同時アクセスの場合には、１
ワード８ｂｉｔで１ドットのデータ構成となり２５６種
類の違った色を１ドット当たり使用することができるよ
うになる。
ワード８ｂｉｔで１ドットのデータ構成となり２５６種
類の違った色を１ドット当たり使用することができるよ
うになる。
【００１４】一方ＶＲＡＭへの書き込みに際して、１ド
ット分のデータ変更は１バンクの１ワードの書換で処理
することができる。また全体を書き換えるような場合に
は四つのバンクを同時にアクセスし１ワード１６ｂｉｔ
を変更する。
ット分のデータ変更は１バンクの１ワードの書換で処理
することができる。また全体を書き換えるような場合に
は四つのバンクを同時にアクセスし１ワード１６ｂｉｔ
を変更する。
【００１５】テレビに画像を表示する場合ビデオディス
プレイコントローラ（ＶＤＣ）は４バンクアクセスでＶ
ＲＡＭより１６ｂｉｔ幅のＢＡＴをまず読み、得られた
キャラクタコードよりキャラクタジェネレータのアドレ
ス及びバンク番号を生成し、再度ＶＲＡＭをアクセスし
表示するための各ドットのデータを得ることができる。
プレイコントローラ（ＶＤＣ）は４バンクアクセスでＶ
ＲＡＭより１６ｂｉｔ幅のＢＡＴをまず読み、得られた
キャラクタコードよりキャラクタジェネレータのアドレ
ス及びバンク番号を生成し、再度ＶＲＡＭをアクセスし
表示するための各ドットのデータを得ることができる。
【００１６】
【発明の効果】以上のように本発明によればＶＲＡＭを
バンク分けする事により、画像表示の際にはＶＲＡＭ中
の表示の為に必要なデータのみのアクセスが可能とな
り、不要なアクセス回数の減少が可能となる。またプロ
グラムＲＯＭ等からの初期データ転送などのように多量
のデータを書き込む際には並列にする事によりバンクを
１つにまとめてしまい １ワードの書き込みで１６ｂｉ
ｔ幅等のｂｉｔ幅と同等の扱いが可能となりデータ転送
時間の増加を防止できる。
バンク分けする事により、画像表示の際にはＶＲＡＭ中
の表示の為に必要なデータのみのアクセスが可能とな
り、不要なアクセス回数の減少が可能となる。またプロ
グラムＲＯＭ等からの初期データ転送などのように多量
のデータを書き込む際には並列にする事によりバンクを
１つにまとめてしまい １ワードの書き込みで１６ｂｉ
ｔ幅等のｂｉｔ幅と同等の扱いが可能となりデータ転送
時間の増加を防止できる。
【００１７】またバンク構成の変更により１ドット当た
りの色数を容易に変更する事が可能となる。
りの色数を容易に変更する事が可能となる。
【図１】本発明の画像表示装置のＶＲＡＭの構成図。
【図２】本発明の画像表示装置のＶＲＡＭの他の構成
図。
図。
【図３】従来の画像表示装置の構成図。
【図４】従来の画像表示装置のＶＲＡＭの構成図。
【図５】従来の画像表示装置のＶＲＡＭの他の構成図。
１ ＣＰＵ ２ プログラムＲＯＭ ３ ＲＡＭ ４ ビデオカラーエンコーダー（ＶＣＥ） ５ ビデオディスプレイコントローラ（ＶＤＣ） ６ ＶＲＡＭ ７ テレビジョンインターフェース ８ テレビジョンインターフェース ９ テレビ
Claims (1)
- 【請求項１】 走査形ディスプレイに表示を行う画像表
示装置に於いて、表示情報を記憶する記憶手段をｂｉｔ
幅方向に複数の部分に分割可能とし、前記ｂｉｔ幅方向
に分割されたそれぞれの記憶手段を個別もしくは複数同
時にアクセスすることが可能であり、前記記憶手段の各
ワードがｂｉｔ幅方向に分割された場合それぞれのｂｉ
ｔ幅でデータとして完結していることを特徴とする画像
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208078A JPH0546159A (ja) | 1991-08-20 | 1991-08-20 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208078A JPH0546159A (ja) | 1991-08-20 | 1991-08-20 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546159A true JPH0546159A (ja) | 1993-02-26 |
Family
ID=16550280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208078A Pending JPH0546159A (ja) | 1991-08-20 | 1991-08-20 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003244104A (ja) * | 2002-02-21 | 2003-08-29 | Ntt Advanced Technology Corp | 漏洩電磁波による情報再生の防止方法、及び情報機器 |
-
1991
- 1991-08-20 JP JP3208078A patent/JPH0546159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003244104A (ja) * | 2002-02-21 | 2003-08-29 | Ntt Advanced Technology Corp | 漏洩電磁波による情報再生の防止方法、及び情報機器 |
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