JPH0537256A - 半導体送信装置 - Google Patents
半導体送信装置Info
- Publication number
- JPH0537256A JPH0537256A JP19399391A JP19399391A JPH0537256A JP H0537256 A JPH0537256 A JP H0537256A JP 19399391 A JP19399391 A JP 19399391A JP 19399391 A JP19399391 A JP 19399391A JP H0537256 A JPH0537256 A JP H0537256A
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- JP
- Japan
- Prior art keywords
- bias voltage
- drain
- gate
- terminal
- drain bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＦＥＴのゲートバイアスが適性値範囲外とな
った場合、ＦＥＴのドレインに印加されるドレインバイ
アス電圧をしゃ断し、ＦＥＴの破壊を防止する。 【構成】 ＦＥＴのゲートにエミッタフォロワーを接続
し、ゲートバイアス電圧を検出しウィンドコンパレータ
に入力する。ゲートバイアス電圧が適正値範囲外の時は
ウィンドコンパレータから異常信号を発生する。ドレイ
ンバイアス電圧はしゃ断回路を経由してＦＥＴのドレイ
ンに印加されているが、ゲートバイアス電圧が適正値範
囲外になったことにより異常信号が発生するとしゃ断回
路はＦＥＴのドレインに対するドレインバイアス電圧の
印可をしゃ断する。
った場合、ＦＥＴのドレインに印加されるドレインバイ
アス電圧をしゃ断し、ＦＥＴの破壊を防止する。 【構成】 ＦＥＴのゲートにエミッタフォロワーを接続
し、ゲートバイアス電圧を検出しウィンドコンパレータ
に入力する。ゲートバイアス電圧が適正値範囲外の時は
ウィンドコンパレータから異常信号を発生する。ドレイ
ンバイアス電圧はしゃ断回路を経由してＦＥＴのドレイ
ンに印加されているが、ゲートバイアス電圧が適正値範
囲外になったことにより異常信号が発生するとしゃ断回
路はＦＥＴのドレインに対するドレインバイアス電圧の
印可をしゃ断する。
Description
【０００１】
【産業上の利用分野】この発明は半導体送信装置の電源
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は従来の半導体送信装置を示す図で
ある。図において１は電界効果型トランジスタ（Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；以下ＦＥ
Ｔと呼ぶ）、４はこのＦＥＴ１にゲートバイアス電圧を
供給するゲートバイアス回路、１３はＦＥＴ１にドレイ
ンバイアス電圧を供給するドレインバイアス回路であ
る。
ある。図において１は電界効果型トランジスタ（Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；以下ＦＥ
Ｔと呼ぶ）、４はこのＦＥＴ１にゲートバイアス電圧を
供給するゲートバイアス回路、１３はＦＥＴ１にドレイ
ンバイアス電圧を供給するドレインバイアス回路であ
る。
【０００３】従来の半導体送信装置は上記のように構成
され、ゲートバイアス回路４で発生された一定負電圧で
あるゲートバイアス電圧はＦＥＴ１のゲートに印加され
る。また、ドレインバイアス回路１３で発生された一定
電圧であるドレインバイアス電圧はＦＥＴ１のドレイン
に印加される。
され、ゲートバイアス回路４で発生された一定負電圧で
あるゲートバイアス電圧はＦＥＴ１のゲートに印加され
る。また、ドレインバイアス回路１３で発生された一定
電圧であるドレインバイアス電圧はＦＥＴ１のドレイン
に印加される。
【０００４】
【発明が解決しようとする課題】上記のような従来の半
導体送信装置では、ゲートバイアス回路４の故障により
ＦＥＴ１のゲートにゲートバイアス電圧の適正値が印加
されない状態特に正電圧に近い状態でＦＥＴ１のドレイ
ンにドレインバイアス電圧を印加した場合、ＦＥＴ１の
性質としてＦＥＴ１のドレインに過大電流が流れ、ＦＥ
Ｔ１を破壊するという問題点があった。
導体送信装置では、ゲートバイアス回路４の故障により
ＦＥＴ１のゲートにゲートバイアス電圧の適正値が印加
されない状態特に正電圧に近い状態でＦＥＴ１のドレイ
ンにドレインバイアス電圧を印加した場合、ＦＥＴ１の
性質としてＦＥＴ１のドレインに過大電流が流れ、ＦＥ
Ｔ１を破壊するという問題点があった。
【０００５】この発明は、かかる課題を解決するために
なされたものであり、ゲートバイアス回路に異常が発生
し、ゲートバイアス電圧が適正値の範囲外となった場
合、ドレインバイアス電圧をしゃ断しＦＥＴが破壊する
ことを防止する電源を得ることを目的とする。
なされたものであり、ゲートバイアス回路に異常が発生
し、ゲートバイアス電圧が適正値の範囲外となった場
合、ドレインバイアス電圧をしゃ断しＦＥＴが破壊する
ことを防止する電源を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体送
信装置においては、ゲートバイアス電圧を抵抗を介して
エミッタフォロワーを構成するｐｎｐトランジスタのベ
ースに接続し電流増幅をした後、その出力をウィンドコ
ンパレータに入力し、ゲートバイアス電圧が適正値の範
囲外にある時は異常信号を出力することによりしゃ断回
路を駆動し、ＦＥＴに印加されるドレインバイアス電圧
をしゃ断するものである。
信装置においては、ゲートバイアス電圧を抵抗を介して
エミッタフォロワーを構成するｐｎｐトランジスタのベ
ースに接続し電流増幅をした後、その出力をウィンドコ
ンパレータに入力し、ゲートバイアス電圧が適正値の範
囲外にある時は異常信号を出力することによりしゃ断回
路を駆動し、ＦＥＴに印加されるドレインバイアス電圧
をしゃ断するものである。
【０００７】また、しゃ断回路にてドレインバイアス電
圧をしゃ断する際、時間的にしゃ断を容易にするようゲ
ートバイアス電圧の変動時間を長くするようＦＥＴのゲ
ートにコンデンサを付加する。
圧をしゃ断する際、時間的にしゃ断を容易にするようゲ
ートバイアス電圧の変動時間を長くするようＦＥＴのゲ
ートにコンデンサを付加する。
【０００８】
【作用】上記のように構成された半導体送信装置におい
て、ＦＥＴに印加されるゲートバイアス電圧は抵抗を介
してエミッタフォロワーを構成するｐｎｐトランジスタ
のベースに接続される。エミッタフォロワーはその回路
的性質によりその出力電圧は入力電圧にほぼ等しくな
る。従ってゲートバイアス回路の故障等にてＦＥＴのゲ
ートに適正範囲外のゲートバイアス電圧が印加された場
合、そのゲートバイアス電圧はｐｎｐトランジスタより
構成されるエミッタフォロワーを介し、ウィンドコンパ
レータに入力され異常信号を発生し、しゃ断回路にてＦ
ＥＴのドレインバイアス電圧をしゃ断し、ＦＥＴのドレ
インにドレインバイアス電圧が印加されないように、Ｆ
ＥＴの破壊を防止する。
て、ＦＥＴに印加されるゲートバイアス電圧は抵抗を介
してエミッタフォロワーを構成するｐｎｐトランジスタ
のベースに接続される。エミッタフォロワーはその回路
的性質によりその出力電圧は入力電圧にほぼ等しくな
る。従ってゲートバイアス回路の故障等にてＦＥＴのゲ
ートに適正範囲外のゲートバイアス電圧が印加された場
合、そのゲートバイアス電圧はｐｎｐトランジスタより
構成されるエミッタフォロワーを介し、ウィンドコンパ
レータに入力され異常信号を発生し、しゃ断回路にてＦ
ＥＴのドレインバイアス電圧をしゃ断し、ＦＥＴのドレ
インにドレインバイアス電圧が印加されないように、Ｆ
ＥＴの破壊を防止する。
【０００９】また、ＦＥＴのゲートに大容量のコンデン
サを付加し、ゲートバイアス電圧が適正範囲外に変化す
る変動時間をゆるやかにすることにより、しゃ断回路に
よるドレインバイアス電圧のしゃ断を時間的に容易にす
る。
サを付加し、ゲートバイアス電圧が適正範囲外に変化す
る変動時間をゆるやかにすることにより、しゃ断回路に
よるドレインバイアス電圧のしゃ断を時間的に容易にす
る。
【００１０】
【実施例】実施例１．図１はこの発明の一実施例を示す
図であり、１、４、１３は上記従来装置と全く同一のも
のである。２はＦＥＴ１のドレインと接続されるドレイ
ンバイアス端子、３は接地されたドレインバイアス接地
端子、５は一方の電極をＦＥＴ１のゲートに接続された
抵抗、６は抵抗５の残り一方の電極が接続された異常検
出端子、７は接地された異常検出接地端子、８は異常検
出端子６と接続された異常入力端子、９は異常検出接地
端子７と接続され接地された異常入力リターン端子、１
０は異常入力端子８とベースが接地されコレクタがコレ
クタバイアス電圧−Ｖｃに接続されエミッタが負荷抵抗
を介して接地されエミッタフォロワーを構成するｐｎｐ
トランジスタ、１１はｐｎｐトランジスタ１０のエミッ
タに一方の電極が接続され他の一方の電極が接地されて
いる負荷抵抗、１２は入力される電圧がＦＥＴ１のゲー
トバイアス電圧の適正値の範囲外である時異常信号を出
すウィンドコンパレータ、１４はドレインバイアス接地
端子２と接続されるドレインバイアス出力端子、１５は
ドレインバイアス接地端子３と接続されるドレインバイ
アス出力リターン端子、１６はウィンドコンパレータ１
２の出力と、ドレインバイアス回路１３の発生するドレ
インバイアス電圧が入力されウィンドコンパレータ１２
の出力が異常信号を出力していない時ドレインバイアス
電圧を出し異常信号を出力した時はドレインバイアス電
圧をしゃ断するしゃ断回路、１７は送信機部、１８は電
源部である。
図であり、１、４、１３は上記従来装置と全く同一のも
のである。２はＦＥＴ１のドレインと接続されるドレイ
ンバイアス端子、３は接地されたドレインバイアス接地
端子、５は一方の電極をＦＥＴ１のゲートに接続された
抵抗、６は抵抗５の残り一方の電極が接続された異常検
出端子、７は接地された異常検出接地端子、８は異常検
出端子６と接続された異常入力端子、９は異常検出接地
端子７と接続され接地された異常入力リターン端子、１
０は異常入力端子８とベースが接地されコレクタがコレ
クタバイアス電圧−Ｖｃに接続されエミッタが負荷抵抗
を介して接地されエミッタフォロワーを構成するｐｎｐ
トランジスタ、１１はｐｎｐトランジスタ１０のエミッ
タに一方の電極が接続され他の一方の電極が接地されて
いる負荷抵抗、１２は入力される電圧がＦＥＴ１のゲー
トバイアス電圧の適正値の範囲外である時異常信号を出
すウィンドコンパレータ、１４はドレインバイアス接地
端子２と接続されるドレインバイアス出力端子、１５は
ドレインバイアス接地端子３と接続されるドレインバイ
アス出力リターン端子、１６はウィンドコンパレータ１
２の出力と、ドレインバイアス回路１３の発生するドレ
インバイアス電圧が入力されウィンドコンパレータ１２
の出力が異常信号を出力していない時ドレインバイアス
電圧を出し異常信号を出力した時はドレインバイアス電
圧をしゃ断するしゃ断回路、１７は送信機部、１８は電
源部である。
【００１１】前記のように構成された半導体送信装置に
おいてはＦＥＴ１のゲートに印加されているゲートバイ
アス電圧は抵抗５を介してｐｎｐトランジスタ１０と負
荷抵抗１１にて構成されるエミッタフォロワーに入力さ
れる。エミッタフォロワーはその回路的性質として入力
インピーダンスが高く電圧利得がほぼ１である。従って
エミッタフォロワーの出力電圧はＦＥＴ１に印加される
ゲートバイアス電圧と同値と考えることができる。ま
た、ウィンドコンパレータ１２は入力電圧がＦＥＴ１の
ゲートバイアス電圧の適正値の範囲外時、異常信号を出
力するように設定する。従ってゲートバイアス回路４の
異常等によりＦＥＴ１のゲートに印加されるゲートバイ
アス電圧が適正値範囲外となった時ウィンドコンパレー
タ１２は異常信号を出力し、しゃ断回路１６はドレイン
バイアス回路１３で発生しＦＥＴ１のドレインに印加さ
れているドレインバイアス電圧をしゃ断するためＦＥＴ
１に過大電流が流れ破壊することを防止する。
おいてはＦＥＴ１のゲートに印加されているゲートバイ
アス電圧は抵抗５を介してｐｎｐトランジスタ１０と負
荷抵抗１１にて構成されるエミッタフォロワーに入力さ
れる。エミッタフォロワーはその回路的性質として入力
インピーダンスが高く電圧利得がほぼ１である。従って
エミッタフォロワーの出力電圧はＦＥＴ１に印加される
ゲートバイアス電圧と同値と考えることができる。ま
た、ウィンドコンパレータ１２は入力電圧がＦＥＴ１の
ゲートバイアス電圧の適正値の範囲外時、異常信号を出
力するように設定する。従ってゲートバイアス回路４の
異常等によりＦＥＴ１のゲートに印加されるゲートバイ
アス電圧が適正値範囲外となった時ウィンドコンパレー
タ１２は異常信号を出力し、しゃ断回路１６はドレイン
バイアス回路１３で発生しＦＥＴ１のドレインに印加さ
れているドレインバイアス電圧をしゃ断するためＦＥＴ
１に過大電流が流れ破壊することを防止する。
【００１２】実施例２．図２は上記実施例１においてＦ
ＥＴ１のゲートに大容量のコンデンサ１９を付加したも
のであり、ゲートバイアス回路４の故障等にてゲートバ
イアス電圧が適正値範囲外となってもコンデンサ１９が
無い場合に比較してＦＥＴ１のゲートに印加されるゲー
トバイアス電圧の変動時間を長くし、しゃ断回路１６に
よるドレインバイアス電圧のしゃ断を時間的に容易にす
ることができる。
ＥＴ１のゲートに大容量のコンデンサ１９を付加したも
のであり、ゲートバイアス回路４の故障等にてゲートバ
イアス電圧が適正値範囲外となってもコンデンサ１９が
無い場合に比較してＦＥＴ１のゲートに印加されるゲー
トバイアス電圧の変動時間を長くし、しゃ断回路１６に
よるドレインバイアス電圧のしゃ断を時間的に容易にす
ることができる。
【００１３】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されたような効果を奏する。
れているので、以下に記載されたような効果を奏する。
【００１４】ＦＥＴのゲートバイアス電圧が適正値範囲
外になったのをエミッタフォロワーとウィンドコンパレ
ータにより検出し、しゃ断回路を駆動することによりＦ
ＥＴのドレインバイアス電圧をしゃ断し、ＦＥＴの破壊
を防止することができる。
外になったのをエミッタフォロワーとウィンドコンパレ
ータにより検出し、しゃ断回路を駆動することによりＦ
ＥＴのドレインバイアス電圧をしゃ断し、ＦＥＴの破壊
を防止することができる。
【図１】この発明の実施例１を示す図である。
【図２】この発明の実施例２を示す図である。
【図３】従来の半導体送信装置を示す図である。
１ ＦＥＴ
２ ドレインバイアス端子
３ ドレインバイアス接地端子
４ ゲートバイアス回路
５ 抵抗
６ 異常検出端子
７ 異常検出接地端子
８ 異常入力端子
９ 異常入力リターン端子
１０ ｐｎｐトランジスタ
１１ 負荷抵抗
１２ ウィンドコンパレータ
１３ ドレインバイアス回路
１４ ドレインバイアス出力端子
１５ ドレインバイアス出力リターン端子
１６ しゃ断回路
１７ 送信機部
１８ 電源部
１９ コンデンサ
Claims (2)
- 【請求項１】 高周波を増幅する電界効果型トランジス
タと、この電界効果型トランジスタのドレインと接続さ
れるドレインバイアス端子と、接地されたドレインバイ
アス接地端子と、上記電界効果型トランジスタのゲート
と接続されゲートバイアス電圧を発生するゲートバイア
ス回路と、このゲートバイアス電圧に一方の電極が接続
される抵抗と、この抵抗のもう一方の電極が接続される
異常検出端子と、接地された異常検出接地端子と、上記
異常検出端子と接続される異常入力端子と、上記異常検
出接地端子に接続される異常入力リターン端子と、上記
異常入力端子がベースに接続されエミッタが負荷抵抗を
介して接地されコレクタがコレクタバイヤス電圧に接続
され上記ゲートバイアス電圧を電流増幅しゲートバイア
ス検出信号として出力するｐｎｐトランジスタと、この
ゲートバイアス検出信号が入力され適正ゲートバイアス
電圧値の範囲外の時異常信号を出すウィンドコンパレー
タと、上記電界効果型トランジスタのドレインバイアス
電圧を発生するドレインバイアス回路と、上記ドレイン
バイアス端子と接続されるドレインバイアス出力端子
と、上記ドレインバイアス接地端子と接続されるドレイ
ンバイアス出力リターン端子と、上記ウィンドコンパレ
ータの出力とドレインバイアス電圧が入力されウィンド
コンパレータの出力が異常信号を出力してない時はドレ
インバイアス電圧を出力しウィンドコンパレータの出力
が上記異常信号となった時ドレインバイアス電圧をしゃ
断し上記ドレインバイアス出力端子と上記ドレインバイ
アス出力リターン端子に接続されるしゃ断回路とにより
構成されたことを特徴とする半導体送信装置。 - 【請求項２】 電界効果型トランジスタのゲートにコン
デンサを付加したことを特徴とする請求項第１項記載の
半導体送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19399391A JPH0537256A (ja) | 1991-08-02 | 1991-08-02 | 半導体送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19399391A JPH0537256A (ja) | 1991-08-02 | 1991-08-02 | 半導体送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537256A true JPH0537256A (ja) | 1993-02-12 |
Family
ID=16317189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19399391A Pending JPH0537256A (ja) | 1991-08-02 | 1991-08-02 | 半導体送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986005949A1 (en) * | 1985-04-17 | 1986-10-23 | Fmc Corporation | Photoactive bithienyl pesticides |
| US4939165A (en) * | 1985-04-17 | 1990-07-03 | Burkart Susan E | Photoactive bithienyl pesticides |
| US6566954B2 (en) | 2000-06-27 | 2003-05-20 | Fujitsu Quantum Devices Limited | High frequency amplifier bias circuit, high frequency power amplifier, and communication device |
| JP2013004149A (ja) * | 2011-06-17 | 2013-01-07 | Panasonic Corp | Ａｐｃ回路、及び光ディスク再生装置 |
-
1991
- 1991-08-02 JP JP19399391A patent/JPH0537256A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986005949A1 (en) * | 1985-04-17 | 1986-10-23 | Fmc Corporation | Photoactive bithienyl pesticides |
| US4939165A (en) * | 1985-04-17 | 1990-07-03 | Burkart Susan E | Photoactive bithienyl pesticides |
| US6566954B2 (en) | 2000-06-27 | 2003-05-20 | Fujitsu Quantum Devices Limited | High frequency amplifier bias circuit, high frequency power amplifier, and communication device |
| JP2013004149A (ja) * | 2011-06-17 | 2013-01-07 | Panasonic Corp | Ａｐｃ回路、及び光ディスク再生装置 |
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