JPH0535936B2 - - Google Patents
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- JPH0535936B2 JPH0535936B2 JP23686985A JP23686985A JPH0535936B2 JP H0535936 B2 JPH0535936 B2 JP H0535936B2 JP 23686985 A JP23686985 A JP 23686985A JP 23686985 A JP23686985 A JP 23686985A JP H0535936 B2 JPH0535936 B2 JP H0535936B2
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- running digital
- digital sum
- sum
- value
- error
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- 230000010354 integration Effects 0.000 claims description 11
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Landscapes
- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジテル伝送路に伝送された信号の
誤りを検出する方法として利用する。特に、
mBnB符号その他平衡性のよい符号則の伝送信号
について、受信側で受信信号のランニング・デイ
ジタル・サムを積算し、これが所定範囲を越えた
ことにより誤りであることを検出する方法の改良
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is used as a method for detecting errors in signals transmitted on a DIGITAL transmission line. especially,
This invention relates to an improvement in a method for integrating running digital sums of received signals on the receiving side for transmission signals of mBnB codes and other well-balanced code rules, and detecting errors when the running digital sum exceeds a predetermined range.
ここで、ランニング・デイジタル・サムとは、
到来するデイジタル符号の「１」または「０」の
一方に対応して定数ｐを、他方に対応して定数ｑ
を、連続的に積算した値をいう。平衡性のよい符
号則では誤りがない限り長い時間にわたりランニ
ング・デイジタル・サム（RDS）は，
nq≦RSD≦np
（但し、ｑ＜ｐとし、ｎは正の整数とする）
となる性質がある。ここではnqを最小値、npを
最大値という。 Here, what is Running Digital Sam?
A constant p is set corresponding to one of the incoming digital codes "1" or "0", and a constant q is set corresponding to the other.
is the value that is continuously integrated. With a well-balanced coding rule, the running digital sum (RDS) has the property that over a long period of time, as long as there are no errors, nq≦RSD≦np (where q<p, and n is a positive integer). . Here, nq is called the minimum value and np is called the maximum value.
本発明は、ランニング・デイジタル・サムを２
ビツト毎に積算して監視することにより伝送符号
の誤りを検出する方法において、
ランニング・デイジタル・サムが見掛け上最大
値と最小値との間にあつても誤りとすべき論理に
ついて別に誤りを検出することにより、
誤り検出の精度を向上するものである。
The present invention has two running digital sums.
In a method of detecting errors in transmission codes by integrating and monitoring bit by bit, errors are detected separately for logic that should be considered an error even if the running digital sum is apparently between the maximum and minimum values. This improves the accuracy of error detection.
第２図に従来例の誤り検出回路を示す。受信シ
リアル信号を直並列変換回路１で並列信号に変換
し、２ビツト積算器２で積算を行つた後にランニ
ング・デイジタル・サム積算回路３で積算を行
う。この積算回路３の積算値をランニング・デイ
ジタル・サム検出回路４で監視して、その値が最
大値および最小値を越えると、誤りとして誤り検
出回路５から検出出力を送出する。
FIG. 2 shows a conventional error detection circuit. A serial/parallel conversion circuit 1 converts the received serial signal into a parallel signal, a 2-bit integrator 2 performs integration, and a running digital sum integration circuit 3 performs integration. The integrated value of the integrating circuit 3 is monitored by the running digital sum detecting circuit 4, and when the value exceeds the maximum value and the minimum value, a detection output is sent from the error detecting circuit 5 as an error.
この２ビツト積算器２を用いる方法は、ランニ
ング・デイジタル・サムを積算するに回路構成が
簡単であり良い方法である。 The method using this 2-bit integrator 2 is a good method for integrating the running digital sum because the circuit configuration is simple.
ところが、この方法では２ビツトを単位として
ランニング・デイジタル・サムをとつているの
で、ランニング・デイジタル・サムが最大値にな
つた直後に、入力信号が「10」（または「01」）と
続いたとき、あるいはランニング・デイジタル・
サムが最小値になつた直後に入力信号が「01」
（または「10」）と続いたときには、誤りとして検
出できない欠点がある。
However, since this method calculates the running digital sum in units of 2 bits, the input signal continues to be "10" (or "01") immediately after the running digital sum reaches its maximum value. time or running digital
Immediately after the sum reaches the minimum value, the input signal becomes "01"
(or "10"), there is a drawback that it cannot be detected as an error.
本発明はこれを解決するもので、２ビツト毎の
積算を行つても、この２ビツト以内で発生した誤
りを正しく検出することができる検出方法を提供
することを目的とする。 The present invention is intended to solve this problem, and aims to provide a detection method that can correctly detect errors occurring within 2 bits even when integration is performed every 2 bits.
本発明は、ランニング・デイジタル・サムが所
定の最大値および最小値の間にあるべき符号則の
デイジタル受信信号をその到来順に２ビツト毎に
積算してランニング・デイジタル・サムを求め、
そのランニング・デイジタル・サムが上記所定範
囲を越えたときに誤りであることを検出するとと
もに、積算しているランニング・デイジタル・サ
ムが上記最大値を越えたときにはそのその最大値
に、上記最小値を越えたときにはその最小値にそ
のランニング・デイジタル・サムをそれぞれ設定
しなおしてランニング・デイジタル・サムの積算
および誤りの検出を継続するデイジタル伝送信号
の誤り検出方法において、
積算中のランニング・デイジタル・サムが上記
最大値になつた直後に受信信号が「XY」と続い
た場合（ＸおよびＹはそれぞれ１または０のいず
れか一方および他方）にランニング・デイジタ
ル・サムが最大値を越えなくとも誤りであるとす
るとともに、この場合の積算中のランニング・デ
イジタル・サムを上記最大値と「Ｙ」に対応する
値を積算した値に設定しなおし、積算中のランニ
ング・デイジタル・サムが上記最小値になつた直
後に受信信号が「YX」と続いた場合にランニン
グ・デイジタル・サムが最小値を越えなくとも誤
りであるとするとともに、この場合の積算中のラ
ンニング・デイジタル・サムを上記最小値と
「Ｘ」に対応する値を積算した値に設定しなおし、
それぞれランニング・デイジタル・サムの積算お
よび誤りの検出を継続することを特徴とする。
The present invention calculates a running digital sum by integrating digital received signals of a sign rule in which the running digital sum should be between a predetermined maximum value and a predetermined minimum value every 2 bits in the order in which they arrive.
When the running digital sum exceeds the above-mentioned predetermined range, an error is detected, and when the running digital sum that is being integrated exceeds the above-mentioned maximum value, the maximum value is set to the above-mentioned minimum value. In a method for detecting errors in digital transmission signals, the running digital sum is reset to its minimum value when the running digital sum exceeds the minimum value, and the running digital sum continues to be integrated and error detection is performed. If the received signal continues as "XY" immediately after the sum reaches the above maximum value (X and Y are either 1 or 0, and the other), an error occurs even if the running digital sum does not exceed the maximum value. In addition, the running digital sum being integrated in this case is reset to the value obtained by integrating the above maximum value and the value corresponding to "Y", and the running digital sum being integrated is the above minimum value. If the received signal continues as "YX" immediately after the signal becomes "YX", it is considered an error even if the running digital sum does not exceed the minimum value. and reset the value corresponding to "X" to the integrated value,
Each is characterized by continuing running digital sum accumulation and error detection.
２ビツト毎に積算を行つている場合には、本来
ランニング・デイジタル・サムの最大値または最
小値を越えているにもかかわらず検出することが
できなかつた、最大値直後の「10」または最小値
直後「01」についても、これを別に検出して誤り
とすることにより、誤り検出の精度を向上するこ
とができる。
When integrating every 2 bits, the value of "10" immediately after the maximum value or the minimum value that could not be detected even though it originally exceeded the maximum or minimum value of the running digital sum. The accuracy of error detection can be improved by separately detecting "01" immediately after the value and determining it as an error.
第１図は本発明実施例装置のブロツク構成図で
ある。受信信号６は直並列変換回路１に入力して
並列信号に変換され、２ビツト積算器２で２ビツ
ト毎に積算を行い、その出力をランニング・デイ
ジタル・サム積算回路３に与えて、ランニング・
デイジタル・サムの積算を行う。その積算値をラ
ンニング・デイジタル・サム検出回路４で監視し
て、その値が所定の最大値または最小値の範囲を
越えたときに、誤り検出回路５から誤り信号７を
送出するとともに、ランニング・デイジタル・サ
ムの積算値を、最大値を越えたときには最大値
に、最小値を越えたときには最小値に設定しなお
して、積算と検出の動作を継続する。
FIG. 1 is a block diagram of an apparatus according to an embodiment of the present invention. The received signal 6 is input to the serial/parallel conversion circuit 1 and converted into a parallel signal, and the 2-bit integrator 2 integrates every 2 bits, and the output is given to the running digital sum integrator circuit 3 for running
Performs digital sum integration. The running digital sum detection circuit 4 monitors the accumulated value, and when the value exceeds a predetermined maximum value or minimum value range, the error detection circuit 5 sends out an error signal 7, and the running digital sum detection circuit 4 outputs an error signal 7. When the integrated value of the digital sum exceeds the maximum value, it is reset to the maximum value, and when it exceeds the minimum value, it is reset to the minimum value, and the integration and detection operations are continued.
ここで本発明の特徴とするところは、この誤り
検出回路５で直並列変換回路１の出力信号を直接
に監視していて、ランニング・デイジタル・サム
が最大値または最小値になつた直後に、受信信号
が「01」または「10」となつて、本来最大値また
は最小値を越えるにもかかわらず、２ビツト積算
器２の作用により、これが検出できない場合につ
いても、誤りとして検出するところにある。 Here, the feature of the present invention is that the error detection circuit 5 directly monitors the output signal of the serial/parallel conversion circuit 1, and immediately after the running digital sum reaches the maximum value or the minimum value, Even if the received signal becomes "01" or "10" and exceeds the maximum or minimum value, it is detected as an error even if this cannot be detected due to the action of the 2-bit integrator 2. .
受信入力信号を9B10B符号とし、入力信号の
「１」について＋0.5、「０」に−0.5を積算してラ
ンニング・デイジタル・サムを得る場合を例にと
ると、信号が正しく到来しているときに、ランニ
ング・デイジタル・サムRSDのとり得る範囲は、
−2.5≦RSD≦＋2.5
である。上記実施例では、ランニング・デイジタ
ル・サム検出回路４が積算値について、−2.5を下
回るか、＋2.5を上回るかを検出していて、積算値
が越えたときに誤り検出出力を送出する。最大値
を越えて誤りを検出すると、ランニング・デイジ
タル・サムの積算値を＋2.5に設定して、その後
の検出を続ける。最小値を越えて誤りを検出する
と、ランニング・デイジタル・サムの積算値を−
2.5に設定してその後の検出を続ける。 For example, if the received input signal is a 9B10B code and the running digital sum is obtained by multiplying +0.5 for the input signal "1" and -0.5 for the "0" of the input signal, the signal has arrived correctly. Sometimes, the range of running digital sum RSD is −2.5≦RSD≦+2.5. In the above embodiment, the running digital sum detection circuit 4 detects whether the integrated value is less than -2.5 or exceeds +2.5, and sends out an error detection output when the integrated value exceeds. If an error is detected exceeding the maximum value, the cumulative value of the running digital sum is set to +2.5 and subsequent detection continues. If an error is detected exceeding the minimum value, the cumulative value of the running digital sum is -
Set it to 2.5 and continue with subsequent detections.
ここで、ランニング・デイジタル・サムの積算
値が最大値＋2.5となつた直後に、受信入力に
「10」が到来すると、見掛け上ランニング・デイ
ジタル・サムが最大値を越えなくとも誤りとして
検出し、ランニング・デイジタル・サムの積算値
を＋2.0に設定しなおして、その後の積算と検出
を続ける。また、ランニング・デイジタル・サム
の積算値が最小値−2.5となつた直後に、受信入
力に「01」が到来すると、このときにも、ランニ
ング・デイジタル・サムの積算値が最小値をこえ
なくとも、誤りを検出して、ランニング・デイジ
タル・サムの積算値を−2.0に設定してその後の
積算と検出を続ける。 Here, if "10" arrives at the receiving input immediately after the cumulative value of the running digital sum reaches the maximum value + 2.5, it will be detected as an error even if the running digital sum does not apparently exceed the maximum value. Then, reset the running digital sum integration value to +2.0 and continue integration and detection. In addition, if "01" arrives at the receiving input immediately after the running digital sum cumulative value reaches the minimum value -2.5, the running digital sum cumulative value will not exceed the minimum value at this time as well. In either case, an error is detected, the cumulative value of the running digital sum is set to -2.0, and subsequent integration and detection are continued.
このようにして、本発明の方法によれば、２ビ
ツト積算器を使用する場合にも、ランニング・デ
イジタル・サムを監視することにより伝送路の符
号誤りを正確に検出することができる効果があ
る。
In this way, according to the method of the present invention, even when a 2-bit integrator is used, code errors in the transmission path can be accurately detected by monitoring the running digital sum. .
第１図は本発明実施例のブロツク構成図。第２
図は従来例方法によるブロツク構成図。
１……直並列変換回路、２……２ビツト積算
器、３……ランニング・デイジタル・サム積算回
路、４……ランニング・デイジタル・サム検出回
路、５……誤り検出回路。
FIG. 1 is a block diagram of an embodiment of the present invention. Second
The figure is a block diagram of a conventional method. DESCRIPTION OF SYMBOLS 1...Serial-to-parallel conversion circuit, 2...2-bit integrator, 3...Running digital sum integration circuit, 4...Running digital sum detection circuit, 5...Error detection circuit.
Claims (1)
値および最小値の間にあるべき符号則のデイジタ
ル受信信号をその到来順に２ビツト毎に積算して
ランニング・デイジタル・サムを求め、 そのランニング・デイジタル・サムが上記所定
範囲を越えたときに誤りであることを検出すると
ともに、積算しているランニング・デイジタル・
サムが上記最大値を越えたときにはそのその最大
値に、上記最小値を越えたときにはその最小値に
そのランニング・デイジタル・サムをそれぞれ設
定しなおしてランニング・デイジタル・サムの積
算および誤りの検出を継続する デイジタル伝送信号の誤り検出方法において、
積算中のランニング・デイジタル・サムが上記最
大値になつた直後に受信信号が「XY」と続いた
場合（ＸおよびＹはそれぞれ１または０のいずれ
か一方および他方）にランニング・デイジタル・
サムが最大値を越えなくとも誤りであるとすると
ともに、この場合の積算中のランニング・デイジ
タル・サムを上記最大値と「Ｙ」に対応する値を
積算した値に設定しなおし、 積算中のランニング・デイジタル・サムが上記
最小値になつた直後に受信信号が「YX」と続い
た場合にランニング・デイジタル・サムが最小値
を越えなくとも誤りであるとするとともに、この
場合の積算中のランニング・デイジタル・サムを
上記最小値と「Ｘ」に対応する値を積算した値に
設定しなおし、 それぞれランニング・デイジタル・サムの積算
および誤りの検出を継続する ことを特徴とするデイジタル伝送信号の誤り検出
方法。[Claims] 1. A running digital sum is obtained by integrating digital received signals of a sign rule in which the running digital sum should be between a predetermined maximum value and a predetermined minimum value every 2 bits in the order of arrival; An error is detected when the running digital sum exceeds the predetermined range, and the running digital sum that is being integrated is detected as an error.
When the sum exceeds the maximum value, the running digital sum is reset to the maximum value, and when the sum exceeds the minimum value, the running digital sum is reset to the minimum value, and the running digital sum is integrated and errors are detected. Continuing In the method of detecting errors in digital transmission signals,
Immediately after the running digital sum being integrated reaches the maximum value above, if the received signal continues as "XY" (X and Y are either 1 or 0, and the other), the running digital sum is
Even if the sum does not exceed the maximum value, it is considered an error, and in this case, the running digital sum during integration is reset to the sum of the above maximum value and the value corresponding to "Y", and If the received signal continues as "YX" immediately after the running digital sum reaches the above minimum value, it is considered an error even if the running digital sum does not exceed the minimum value, and in this case, the A digital transmission signal characterized in that the running digital sum is reset to a value obtained by integrating the minimum value and the value corresponding to "X", and the running digital sum continues to be integrated and error detection is continued. Error detection method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686985A JPS6297441A (en) | 1985-10-22 | 1985-10-22 | Method for detecting error of digital transmission signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686985A JPS6297441A (en) | 1985-10-22 | 1985-10-22 | Method for detecting error of digital transmission signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297441A JPS6297441A (en) | 1987-05-06 |
| JPH0535936B2 true JPH0535936B2 (en) | 1993-05-27 |
Family
ID=17006998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23686985A Granted JPS6297441A (en) | 1985-10-22 | 1985-10-22 | Method for detecting error of digital transmission signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297441A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005012069A1 (en) * | 2005-03-16 | 2006-09-21 | Robert Bosch Gmbh | Method for error handling |
-
1985
- 1985-10-22 JP JP23686985A patent/JPS6297441A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297441A (en) | 1987-05-06 |
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