JPH0535451B2 - - Google Patents
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- JPH0535451B2 JPH0535451B2 JP60157191A JP15719185A JPH0535451B2 JP H0535451 B2 JPH0535451 B2 JP H0535451B2 JP 60157191 A JP60157191 A JP 60157191A JP 15719185 A JP15719185 A JP 15719185A JP H0535451 B2 JPH0535451 B2 JP H0535451B2
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- Japan
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- digital signal
- outputs
- data
- parallel digital
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- 238000006243 chemical reaction Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
Description
〔概要〕
本発明は、複数レンジ（変換範囲）のデイジタ
ルデータを出力するAD変換器と処理装置とが結
ばれたシステムにおいて、AD変換器からのデイ
ジタルデータを処理装置に入力する際、該デイジ
タルデータをレンジの範囲に応じたビツト数だけ
所定方向へシフトせしめたのち入力することによ
り、処理装置によるデータ処理の負荷の軽減を図
つたものである。
〔産業上の利用分野〕
本発明は、AD変換器の出力データを、その変
換単位に応じたデータに変換するデータ変換方式
の改良に関する。
複数レンジのデータを出力するAD変換器から
デイジタルデータを受けて処理する際の処理効率
の改善が望まれている。
〔従来の技術〕
従来例を図によつて説明する。第４図ａは従来
例を説明するブロツク図であり、また第４図ｂ
は、AD変換器３から出力される並列デイジタル
信号１１の構成を説明するデータブロツク図であ
る。
第４図ａにおいて、処理装置４の処理部１０か
ら変換単位指定情報５を送出すると、AD変換器
３は、この指定された単位でアナログ信号１を、
デイジタル信号１１に変換して、並列に出力す
る。なお、このときAD変換器３からは、同期用
の制御パルスＰが出力され、これにより並列デイ
ジタル信号１１は、レジスタ６にセツトされる。
並列デイジタル信号１１は、第４図ｂに示す如
く、８ビツトの信号であり、変換単位の種別を示
す単位情報Ｇ（２ビツト）、符号情報Ｓ（２ビツト）
及びデータＤ（４ビツト）で構成される。第４図
ｂに示す如く、桁位置f1〜f4からなるデータＤ、
即ち２値情報「1001」が示す値は、変換単位情報
Ｇの値によつて異なる。
即ちＧの値00〜11によつて、データの桁位置
（最下位の桁位置）f1の値（例えば電圧値）は、
下記の如く異なる。
〔Ｇ〕 〔電圧値〕
（ボルト）
00 ８
01 ４
10 ２
11 １
換言すればデータＤの値は、変換単位Ｇの値に
よつて定まる。
従つてこの並列デイジタル信号１１を処理部１
０で処理する場合、演算部１２は、判別部１３か
らの変換単位情報Ｇに基づいて、データＤの値を
換算、即ちデータＤに、変換単位情報Ｇの重みを
かけた値D′を算出して、これを処理部１０へ送
出する。
〔発明が解決しようとする問題点〕
以上で明らかなように、AD変換器３からの並
列デイジタル信号１１を、処理部１０に入力する
場合、従来方式では、データを換算するための演
算処理手段が必要となるという問題点があつた。
〔問題点を解決するための手段〕
第１図は本発明を説明する原理図である。本発
明は、
アナログ信号１を並列デイジタル信号２に変換
して出力するアナログデイジタル変換器３と、並
列デイジタル信号２を受けて処理する処理装置４
とが結ばれたシステムにおいて、
アナログ量がデイジタル量に変換される変換単
位を示す変換単位指定情報５を出力するアナログ
デイジタル変換器３または処理装置４と、
並列デイジタル信号２が格納されるシフトレジ
スタ６と、
変換単位指定情報５に応じた数のシフトパルス
７を出力するシフトパルス発生部８
とを備えている。
〔作用〕
アナログデイジタル変換器３からの並列デイジ
タル信号２がシフトレジスタ６に格納されたの
ち、シフトパルス発生部８から発生せられたシフ
トパルス７により、変換単位指定情報５に応じた
桁数だけ、シフトレジスタ６内のデイジタル情報
を所定方向へシフトせしめて、デイジタル情報９
に変換する。
〔実施例〕
以下、本発明を図面によつて説明する。第２図
は本発明の一実施例を説明するブロツク図、第３
図は本発明の一実施例を説明するデータブロツク
図である。
第２図において、AD変換器３は、アナログ信
号１を、並列デイジタル信号２へ変換し、並列デ
イジタル信号２と、変換単位情報５とを出力す
る。なお並列デイジタル信号２は、第３図ａに示
す如く、符号Ｃ（２ビツト）及びデータＤ（６ビツ
ト）で構成されるものとし、図は負の数値例を示
す。従つて符号Ｃの桁位置f7及びf8には、２値情
報「１」が出力される。なお第３図ａの桁位置f1
及びf2には２値情報「０」がセツトされる。
上記並列デイジタル信号２は、データ変換部１
４のレジスタ６にセツトされる。シフトパルス発
生部８は、変換単位情報５の内容により、下記の
パルス数のシフトパルスＰを出力する。
〔変換単位〕 〔シフトパルス〕
（ボルト） （個）
４ ０
２ １
１ ２
例えば変換単位情報５が２ボルト単位を指定す
るとき、シフトパルス発生部８は、パルスＰを１
個出力する。これによりレジスタ６内のデータ
は、第３図ｂに示す如く右方へ１ビツトシフトさ
れると共に、桁位置f8に、補数発生部１５からの
補数情報Ｆ、即ち２値情報「１」がセツトされ
る。
第３図ｃは、変換単位が１ボルトの場合の例を
示したものである。この場合には、シフトパルス
発生部８からは、パルスＰが２個連続して出力さ
れるのでこれによりレジスタ６内のデータは右方
へ２ビツトシフトされると共に、桁位置f7及びf8
に２値情報「１」がセツトされる。
処理装置４は、シフト後のデイジタル情報９
と、一定の値（本例の場合は１）との積により、
アナログ信号１の値を求めることができる。例え
ば
アナログ信号が−14ボルトで変換単位が２ボ
ルトの時、AD変換器３からの出力は
「11100100」となり、シフトレジスタ６の出力
は「11110010」（10進数で−14を意味する）と
なる。
アナログ信号が−７ボルトで変換単位が１ボ
ルトの時、AD変換器３からの出力は
「11100100」となり、シフトレジスタ６の出力
は「11111001」（10進数で−７を意味する）と
なる。
なお実施例は、AD変換器３が変換単位指定
情報５を出力する場合であるが、この変換単位
指定情報５を出力する手段を持たないAD変換
器の場合には、第２図に破線で示す如く、処理
装置４から、この変換単位指定情報５を出力さ
せることにより、全く同一の制御動作を行わし
めることができる。
以上のように本発明は、AD変換器３からの出
力（並列デイジタル）信号を、シフトレジスタ６
において変換単位に応じた桁数だけシフトし、こ
のシフト後の情報９を処理装置４へ送るように図
つたものである。これにより処理装置の負荷が軽
減される。
〔発明の効果〕
本発明は、処理装置における入力データの判別
処理を不要とし、処理効率を向上する効果をもた
らす利点を有する。
[Summary] The present invention provides a system in which an AD converter that outputs digital data of multiple ranges (conversion ranges) and a processing device are connected, and when inputting digital data from the AD converter to the processing device, the digital By inputting data after shifting it in a predetermined direction by the number of bits corresponding to the range, the data processing load on the processing device is reduced. [Industrial Application Field] The present invention relates to an improvement in a data conversion method for converting output data of an AD converter into data according to its conversion unit. It is desired to improve the processing efficiency when receiving and processing digital data from an AD converter that outputs data in multiple ranges. [Prior Art] A conventional example will be explained with reference to the drawings. FIG. 4a is a block diagram illustrating a conventional example, and FIG. 4b is a block diagram for explaining a conventional example.
1 is a data block diagram illustrating the configuration of a parallel digital signal 11 output from an AD converter 3. FIG. In FIG. 4a, when the conversion unit designation information 5 is sent from the processing unit 10 of the processing device 4, the AD converter 3 converts the analog signal 1 in the designated unit,
It is converted into a digital signal 11 and output in parallel. At this time, the AD converter 3 outputs a control pulse P for synchronization, and the parallel digital signal 11 is thereby set in the register 6. The parallel digital signal 11 is an 8-bit signal, as shown in FIG. 4b, and includes unit information G (2 bits) indicating the type of conversion unit and code information S (2 bits).
and data D (4 bits). As shown in FIG. 4b, data D consisting of digit positions f 1 to f 4 ,
That is, the value indicated by the binary information "1001" differs depending on the value of the conversion unit information G. That is, depending on the G value 00 to 11, the value of the data digit position (lowest digit position) f1 (for example, voltage value) is
They differ as shown below. [G] [Voltage value] (Volt) 00 8 01 4 10 2 11 1 In other words, the value of the data D is determined by the value of the conversion unit G. Therefore, this parallel digital signal 11 is processed by the processing section 1.
In the case of processing with 0, the calculation unit 12 converts the value of the data D based on the conversion unit information G from the determination unit 13, that is, calculates a value D′ obtained by multiplying the data D by the weight of the conversion unit information G. Then, it is sent to the processing section 10. [Problems to be Solved by the Invention] As is clear from the above, when the parallel digital signal 11 from the AD converter 3 is input to the processing unit 10, in the conventional method, an arithmetic processing means for converting the data is used. There was a problem that . [Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention. The present invention comprises an analog-to-digital converter 3 that converts an analog signal 1 into a parallel digital signal 2 and outputs the same, and a processing device 4 that receives and processes the parallel digital signal 2.
In a system in which: an analog-to-digital converter 3 or a processing device 4 that outputs conversion unit specification information 5 indicating a conversion unit in which an analog quantity is converted into a digital quantity; and a shift register in which the parallel digital signal 2 is stored. 6, and a shift pulse generating section 8 that outputs a number of shift pulses 7 according to the conversion unit designation information 5. [Operation] After the parallel digital signal 2 from the analog-to-digital converter 3 is stored in the shift register 6, the shift pulse 7 generated from the shift pulse generator 8 converts the parallel digital signal 2 by the number of digits corresponding to the conversion unit designation information 5. , shifts the digital information in the shift register 6 in a predetermined direction, and converts the digital information 9 into
Convert to [Example] The present invention will be explained below with reference to the drawings. FIG. 2 is a block diagram explaining one embodiment of the present invention, and FIG.
The figure is a data block diagram illustrating one embodiment of the present invention. In FIG. 2, an AD converter 3 converts an analog signal 1 into a parallel digital signal 2, and outputs the parallel digital signal 2 and conversion unit information 5. The parallel digital signal 2 is assumed to be composed of a code C (2 bits) and data D (6 bits), as shown in FIG. 3a, and the figure shows an example of a negative numerical value. Therefore, binary information "1" is output to digit positions f 7 and f 8 of code C. In addition, digit position f 1 in Figure 3 a
And binary information "0" is set in f2 . The parallel digital signal 2 is transmitted to the data converter 1
It is set in register 6 of 4. The shift pulse generator 8 outputs shift pulses P having the following number of pulses according to the contents of the conversion unit information 5. [Conversion unit] [Shift pulse] (Volt) (Pieces) 4 0 2 1 1 2 For example, when the conversion unit information 5 specifies a unit of 2 volts, the shift pulse generator 8 converts the pulse P into 1
Output. As a result, the data in the register 6 is shifted one bit to the right as shown in FIG . be done. FIG. 3c shows an example where the conversion unit is 1 volt. In this case, the shift pulse generator 8 outputs two pulses P in succession, so that the data in the register 6 is shifted to the right by 2 bits, and the digit positions f 7 and f 8 are shifted to the right.
Binary information ``1'' is set to ``1''. The processing device 4 processes the digital information 9 after the shift.
By multiplying by a constant value (1 in this example), we get
The value of analog signal 1 can be determined. For example, when the analog signal is -14 volts and the conversion unit is 2 volts, the output from AD converter 3 will be "11100100" and the output from shift register 6 will be "11110010" (meaning -14 in decimal). . When the analog signal is -7 volts and the conversion unit is 1 volt, the output from AD converter 3 is "11100100" and the output from shift register 6 is "11111001" (meaning -7 in decimal). In the example, the AD converter 3 outputs the conversion unit designation information 5, but in the case of an AD converter that does not have a means to output the conversion unit designation information 5, the broken line in FIG. As shown, by outputting this conversion unit designation information 5 from the processing device 4, exactly the same control operation can be performed. As described above, the present invention transfers the output (parallel digital) signal from the AD converter 3 to the shift register 6.
is shifted by the number of digits corresponding to the conversion unit, and the information 9 after this shift is sent to the processing device 4. This reduces the load on the processing device. [Effects of the Invention] The present invention has the advantage of eliminating the need for input data discrimination processing in a processing device and improving processing efficiency.
第１図は本発明を説明する原理図、第２図は本
発明の一実施例を説明するブロツク図、第３図は
本発明の一実施例を説明するデータブロツク図、
第４図は従来例を説明するブロツク図、
１はアナログ信号、２，１１は並列デイジタル
信号、３はアナログデイジタル（AD）変換器、
４は処理装置、５は変換単位指定情報、６はシフ
トレジスタ、７はシフトパルス、８はシフトパル
ス発生部、９はシフト後の情報、１０は処理部、
１２は演算部、１３は判別部、１４はデータ変換
部、１５は補数発生部を示す。
FIG. 1 is a principle diagram for explaining the present invention, FIG. 2 is a block diagram for explaining an embodiment of the present invention, and FIG. 3 is a data block diagram for explaining an embodiment of the present invention.
FIG. 4 is a block diagram explaining a conventional example. 1 is an analog signal, 2 and 11 are parallel digital signals, 3 is an analog-digital (AD) converter,
4 is a processing device, 5 is conversion unit designation information, 6 is a shift register, 7 is a shift pulse, 8 is a shift pulse generation section, 9 is information after shifting, 10 is a processing section,
12 is an arithmetic unit, 13 is a discrimination unit, 14 is a data conversion unit, and 15 is a complement generation unit.
Claims (1)
換して出力するアナログデイジタル変換器３と、
並列デイジタル信号２を受けて処理する処理装置
４とが結ばれたデータ変換装置において、 アナログ量がデイジタル量に変換される変換単
位を指定する変換単位指定情報５を出力する前記
アナログデイジタル変換器３と、 前記並列デイジタル信号２が格納されるシフト
レジスタ６と、 前記変換単位指定情報５に応じた数のシフトパ
ルス７を出力するシフトパルス発生部８とを備
え、 前記アナログデイジタル変換器３からの前記並
列デイジタル信号２が前記シフトレジスタ６に格
納された後、前記シフトパルス発生部８から発せ
られた前記シフトパルス７により前記変換単位指
定情報５に応じた桁数だけ前記シフトレジスタ６
内において前記並列デイジタル信号を所定方向へ
桁シフトせしめて、デイジタル情報１０に変換せ
しめることを特徴とするデータ変換装置。 ２ 前記変換単位指定情報５を出力する前記処理
装置４と、前記並列デイジタル信号２のみを出力
する前記アナログデイジタル変換器３とを備えた
ことを特徴とする特許請求の範囲第１項記載のデ
ータ変換装置。[Claims] 1. An analog-to-digital converter 3 that converts an analog signal 1 into a parallel digital signal 2 and outputs the parallel digital signal 2;
In a data conversion device connected to a processing device 4 that receives and processes parallel digital signals 2, the analog-to-digital converter 3 outputs conversion unit specification information 5 that specifies a conversion unit in which an analog quantity is converted into a digital quantity. a shift register 6 in which the parallel digital signal 2 is stored; and a shift pulse generator 8 that outputs a number of shift pulses 7 according to the conversion unit designation information 5, After the parallel digital signal 2 is stored in the shift register 6, the shift pulse 7 generated from the shift pulse generator 8 causes the shift register 6 to be stored in the shift register 6 by the number of digits corresponding to the conversion unit designation information 5.
A data conversion device characterized in that the parallel digital signal is converted into digital information 10 by shifting the digits in a predetermined direction. 2. The data according to claim 1, comprising the processing device 4 that outputs the conversion unit designation information 5 and the analog-digital converter 3 that outputs only the parallel digital signal 2. conversion device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157191A JPS6217828A (en) | 1985-07-17 | 1985-07-17 | Data conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157191A JPS6217828A (en) | 1985-07-17 | 1985-07-17 | Data conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6217828A JPS6217828A (en) | 1987-01-26 |
| JPH0535451B2 true JPH0535451B2 (en) | 1993-05-26 |
Family
ID=15644191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157191A Granted JPS6217828A (en) | 1985-07-17 | 1985-07-17 | Data conversion system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6217828A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60184277U (en) * | 1984-05-16 | 1985-12-06 | 日本電気株式会社 | coaxial connector |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140415A (en) * | 1980-04-02 | 1981-11-02 | Mitsubishi Electric Corp | Accident analyzing device |
-
1985
- 1985-07-17 JP JP60157191A patent/JPS6217828A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140415A (en) * | 1980-04-02 | 1981-11-02 | Mitsubishi Electric Corp | Accident analyzing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217828A (en) | 1987-01-26 |
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