JPH05342339A - 画像処理方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像に歪を発生せずに、高速に画像処理を実
行し、低コストな画像処理方法及び装置を提供する。 【構成】 各画素単位の画像データをシリアル−パラレ
ル変換部１７１にてブロック単位に変換して画像メモリ
１７２に格納する。メモリ制御部１７４にて画像メモリ
１７２からの読み出し順序を制御することで、ブロック
単位での画像の変換処理（鏡像、画像回転等）が実行さ
れる。このようにして読み出されたブロック単位の画像
データをパラレル−シリアル変換部１７４にて１画素ず
つのシリアルデータに変換する際に、ブロック内からの
画素データの取り出し順序を制御してブロック内でも画
素単位で画像の変換処理（鏡像、画像回転等）を実行す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の画素データを１
つのブロックとして記憶し、このブロック単位で画像処
理を実行する画像処理装置に関するものである。

【０００２】

【従来の技術】従来より、画像データを画像メモリに格
納する画像処理装置においては、鏡像や画像回転などの
画像処理を行うことが可能である。そして、従来のこの
種の画像処理装置において上述のような画像処理を実行
する場合は、主走査カウンタのアップダウンの切換，副
操作カウンタのアップダウンの切換，主副のカウンタの
入れ替えを実行し、画像メモリに格納された画像データ
の読みだし順序を制御することにより、鏡像や画像回転
などの画像処理を行っている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
従来例においては、画像メモリからの画像データの読み
出し、または画像メモリへの画像データの書き込みを１
画素ずつ実行するので、画像メモリのアクセススピード
よりも速い画素クロックによる画像処理は出来ない。こ
のため、近年の画像処理速度の高速化に伴い、メモリの
アクセススピードが問題となってきている。

【０００４】上述の問題点に対する対策の１つとして、
高速アクセスが可能なメモリの利用が挙げられるが、膨
大なメモリ容量を扱う場合にはそのコストが莫大なもの
となってしまい、実用的ではない。更に、別の対策とし
て、複数の画素データを１つのブロックとして、画像デ
ータをブロック単位でメモリに書き込むことにより画像
メモリへのアクセス回数を減らし、要求されるアクセス
スピードを遅くする方法がある。しかしながらこの場合
は、鏡像や画像回転などの画像処理を実施するときに、
ブロック単位で鏡像、画像回転の処理を実行してしまう
ので、画像に歪みが生じてしまうという欠点がある。

【０００５】本発明は上述の問題点に鑑みてなされたも
のであり、画像に歪を発生せずに、高速に画像処理を実
行し、低コストな画像処理方法及び装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】上述の問題点を解決する
ための本発明による画像処理方法は以下の構成を備え
る。即ち、複数の画素データを１つのブロックとし、ブ
ロック単位で画像データを格納する記憶工程を有する画
像処理方法であって、前記記憶部に格納された前記画像
データを前記ブロック単位で読み出すブロック読出工程
と、前記ブロック読出工程の読み出し順序を制御して前
記ブロック単位で画像の変換処理を実行する画像変換工
程と、前記読み出し工程により読み出されたブロック内
での前記画素データを読み出す画素読出工程と、前記画
素読出工程の前記画素データの読み出し順序を制御し、
前記ブロック内の各画素に対して変換処理を実行するブ
ロック画像変換工程とを備える。

【０００７】また、上述の問題点を解決する本発明によ
る画像処理装置は以下の構成を備える。即ち、複数の画
素データを１つのブロックとし、ブロック単位で画像デ
ータを格納する記憶手段を有する画像処理装置であっ
て、前記記憶部に格納された前記画像データを前記ブロ
ック単位で読み出すブロック読出手段と、前記ブロック
読出手段の読み出し順序を制御して前記ブロック単位で
画像の変換処理を実行する画像変換手段と、前記読み出
し手段により読み出されたブロック内での前記画素デー
タを読み出す画素読出手段と、前記画素読出手段の前記
画素データの読み出し順序を制御し、前記ブロック内の
各画素に対して変換処理を実行するブロック画像変換手
段とを備える。

【０００８】

【作用】以上の構成により、画像データをブロック単位
で画像メモリに格納し、鏡像，画像回転等の画像の変換
処理を施す際に、ブロック単位でメモリ制御を行う。そ
して、ブロック内の各画素データに対しても同様に鏡
像，回転等の画像の変換処理が施されるようにブロック
内の画素データの読出し順序を入れ替える。

【０００９】このようにして、ブロック単位で画像変換
を実行し、更にブロック内の画素単位でも画像の変換を
実行するので、変換された画像の歪が解消される。更
に、メモリへのアクセスはブロック単位で実行されるの
で、高速な画像処理が可能である。

【００１０】

【実施例】以下に添付の図面を参照して、本発明の実施
例を説明する。

【００１１】［実施例１］ ＜リーダ部構成＞図１は実施例１によるカラー画像記録
装置のリーダ部の機能構成を表す機能ブロック図であ
る。原稿を読取り、記録紙に記録する本カラー画像記録
装置において、ＲＧＢ３色のフィルタを設けたＣＣＤ１
５１により原稿画像を読み取る。次に、Ａ／Ｄ＆Ｓ／Ｈ
部１５２において、ＣＣＤ１５１による読み取り画像信
号をデジタル化して画像データとする。そして、シェー
ディング補正部１５３と入力マスキング部１５４により
この画像データを補正する。更に、変倍動作を行う場合
は、変倍処理部１５５で画像データの変倍処理を行う。
次に、ＬＯＧ変換部１５６で画像データに対してＬＯＧ
変換を実行することにより、ＲＧＢの画像データはＭＣ
Ｙの画像データに変換される。そして、メモリ部１５８
に画像データが格納される。メモリ部１５８に格納され
た画像データは順次読み出され、読み出された画像デー
タはマスキングＵＣＲ部１６０にてマスキング処理され
る。このマスキング処理によりＭＣＹの画像データは、
ＭＣＹＫの画像データとなる。更にγ補正部１６１とエ
ッジ強調部１６２によりＭＣＹＫの出力画像データを作
り、ビデオ処理部１６３を通してプリンタ部１０３で記
録紙に画像を記録する。

【００１２】＜プリンタ構成＞図２はプリンタ部１０３
の構成を表す図である。

【００１３】図２において、３０１はビデオ処理部１６
３において生成されたレーザ光を感光ドラム上に走査さ
せるポリゴンスキャナであり、３０２は初段のマゼンタ
（Ｍ）の画像形成部であり、３０３，３０４，３０５は
同様の構成のシアン（Ｃ），イエロー（Ｙ），ブラック
（Ｋ）の各色についての画像形成部を示す。

【００１４】画像形成部３０２において、３１８はレー
ザ光の露光により潜像を形成する感光ドラムである。３
１３はドラム３１８上にトナー現像を行う現像器であ
り、現像器３１３内の３１４は現像バイアスを印加し、
トナー現像を行うスリーブである。３１５は感光ドラム
３１８を所望の電位に帯電させる１次帯電器であり、３
１７は転写後の感光ドラム３１８の表面を清掃するクリ
ーナである。３１６は補助帯電器であり、クリーナ３１
７で清掃されたドラム３１８の表面を除電し、１次帯電
器３１５において良好な帯電を得られるようにするもの
である。３３０はドラム３１８上の残留電荷を消去する
前露光ランプであり、３１９は転写ベルト３０６の背面
から放電を行い、ドラム３１８上のトナー画像を転写部
材に転写する転写帯電器である。

【００１５】３０９，３１０は転写部材を収納するカセ
ットであり、３０８はカセット３０９，３１０から転写
部材を供給する給紙部である。３１１は給紙部３０８に
より給紙された転写部材を転写ベルト３０６に吸着させ
る吸着帯電器である。３１２は転写ベルトローラであ
り、転写ベルト３０６の回転に用いられると同時に吸着
帯電器３１１と対になって転写ベルト３０６に転写部材
を吸着帯電させる。

【００１６】３２４は転写部材を転写ベルト３０６から
分離しやすくするための除電帯電器であり、３２５は転
写部材が転写ベルトから分離する際の剥離放電による画
像乱れを防止する剥離帯電器である。３２６，３２７は
分離後の転写部材上のトナーの吸着力を補い、画像乱れ
を防止する定着前帯電器である。３２２，３２３は転写
ベルト３０６を除電し、転写ベルト３０６を静電的に初
期化するための転写ベルト除電帯電器であり、３２８は
転写ベルト３０６の汚れを除去するベルトクリーナであ
る。

【００１７】３０７は転写ベルト３０６から分離され、
定着前帯電器３２６，３２７で再帯電された転写部上の
トナー画像を転写部材上に熱定着させる定着器である。

【００１８】３２９は給紙部３０８により転写ベルト上
に給紙された転写部材の先端を検知する紙先端センサで
ある。紙先端センサ３２９からの検出信号はプリンタ部
１０３からリーダ部１０１に送られ、リーダ部１０１か
らプリンタ部１０３にビデオ信号を送る際の副走査同期
信号として用いられる。

【００１９】＜プリンタ主要ブロック構成＞１６３は原
稿読取装置１０１を介して送られてきたＭ，Ｃ，Ｙ，Ｋ
のビデオ信号を処理し、ＰＷＭ変調されたレーザ光信号
を生成するビデオ処理部である。

【００２０】上述の構成において、図１のリーダ部１０
１におけるメモリ部１５８に画像データが格納される。
このとき、コピースピードを上げようとすると、画素ク
ロック（ＶＣＫ）の周期が速くなるので、そのスピード
で画像メモリ（例えばＤＲＡＭ）に１画素ずつ格納しよ
うとすると、どうしても画像メモリのアクセスタイムが
問題となってしまう。この問題を解決するため、以下に
説明するように、画像データに対してシリアル−パラレ
ル変換を実行する。

【００２１】図３はメモリ部１５８の詳細ブロック図で
ある。シリアル−パラレル変換部１７１により、例えば
８ｂｉｔのシリアルデータを８ｎｂｉｔのパラレルデー
タに変換して格納する。このようにすると、画像データ
の１回の格納に要求されるアクセスタイムはｖ（ｓｅ
ｃ）からｎｖ（ｓｅｃ）となる。従って、画素クロック
（ＶＣＫ）の周期が速くなってもｎを大きくすることに
よりメモリに書き込むことが出来るようになる。

【００２２】また、読み出すときには、画像メモリ１７
２内の画像データを８ｎｂｉｔのパラレルデータとして
読み出し、パラレル−シリアル変換部１７３により、８
ｂｉｔのシリアルデータに戻す。このようにして、画像
メモリ１７２より画像データを読み出すアクセスタイム
はｎｖ（ｓｅｃ）であり、シリアルデータとなった画像
データを処理する為の画素クロックはｖ（ｓｅｃ）に戻
すことが可能となる。

【００２３】ところが、上述のように、シリアル−パラ
レル変換部１７１にてシリアル−パラレル変換を行っ
て、メモリに格納してしまうと、図４のような鏡像や画
像回転を行う際に不具合が生じる。以下にこの不具合に
ついて説明する。

【００２４】図５はメモリ制御部１７４の詳細ブロック
図である。図５に示すように、メモリ制御部１７４から
画像メモリ１７２に読み出しのアドレスを与える際に、
ＲＯＴ０，ＲＯＴ１，ＲＯＴ２の３ｂｉｔの信号を設定
することにより、図４の８種類の画像が出来上がる。例
えば、ＲＯＴ０＝０，ＲＯＴ１＝１，ＲＯＴ２＝０に設
定すると（ＲＯＴ＝０１０）、Ｘ方向カウンタ１８２は
アップカウンタに、Ｙ方向カウンタ１８３がダウンカウ
ンタにそれぞれ設定され、セレクタ１８４では入力Ａが
選択される。この結果として、Ｘ座標については逆方向
に、Ｙ座標については順方向に座標が設定される。そし
て、座標−アドレス変換器１８５により前述のＸ座標，
Ｙ座標に対応する画像メモリのアドレスが生成される。
このアドレスに従ってブロック単位で画像メモリより画
像データが読み出されるので、図４の（２）に示すよう
にＸ方向反転の画像が得られる。

【００２５】しかしながら、上述のＸ方向反転はブロッ
ク単位での処理であるため、パラレル−シリアル変換部
１７３により、これら各ブロックに対して、通常のパラ
レル−シリアル変換を施してしまうと、パラレル−シリ
アル変換したブロック内では、鏡像，画像回転がされな
い。つまり、ブロック単位では鏡像，回転がなされて
も、画素単位では鏡像，回転がなされないため、画像と
しては歪んだものとなってしまう。

【００２６】上述の歪に対する解決方法を以下に説明す
る。図６は２画素×２ラインを１ブロックとした場合
の、ブロック内における画素のＸ反転，Ｙ反転，ＸＹ反
転を表す図である。このように、２画素×２ラインを１
ブロックとして考え、画像メモリ１７２より読み出され
たブロックに対してパラレル−シリアル変換を実行する
ときに、メモリ内に格納されていたオリジナル画像６０
をＸ反転６１，Ｙ反転６２，ＸＹ反転６３，左回転６４
のように読み出しの順序を入れ替えてパラレル−シリア
ル変換すれば、ブロック単位だけでなく、画素単位でも
鏡像，回転した画像が得られるので、全体として歪の無
い画像となる。

【００２７】次に、上述のパラレル−シリアル変換を実
行する方法について説明する。図７は、パラレル−シリ
アル変換部１７３の回路図である。画像メモリ１７２に
格納されている２画素×２ラインの３２ｂｉｔデータ
（オリジナル画像６０の「０」，「１」，「２」，
「３」の各８ｂｉｔ）を１ブロックとして読み出すと、
この３２ｂｉｔデータがＤinに出力される。この３２ｂ
ｉｔデータは不図示のラッチ回路により２画素クロック
（ＶＣＫ）の間保持されるものとする。Ｄinに出力され
ている３２ｂｉｔデータはラインメモリ（ＦＩＦＯ）１
９１にて１ライン分保持しておく。そして、２to１セレ
クタ１９２にて、ＹPHS がLow の間はＤin上に出力され
ているデータを採用し、ＹPHS がHighの間はＦＩＦＯ１
９１より出力されるデータを採用するようにする。この
２to１セレクタ１９２にて採用された３２ｂｉｔデータ
は各画素（８ｂｉｔ）ずつに分けて、４to１セレクタ１
９３の各入力Ａ，Ｂ，Ｃ，Ｄに入力される。

【００２８】４to１セレクタ１９３では、セレクト信号
Ｓ0 ，Ｓ1 により、シリアルデータとしての出力順序の
入れ替えを実行し、Ｄout に出力される。このときのセ
レクト信号Ｓ0 ，Ｓ1 は、ＸPHS ，ＹPHS ，ＲＯＴ０，
ＲＯＴ１，ＲＯＴ２の各信号によって決定される。これ
によって図６のように順序を入れ替えたパラレル−シリ
アル変換が可能となる。

【００２９】図８は、画素クロック（ＶＣＫ），ＸPHS
，ＹPHS ，Ｈ_SYNC，Ｄinの各タイミングを表すタイミ
ングチャートである。ここで、Ｈ_SYNCは主走査同期信号
である。３２ｂｉｔの画像データはＤinに２画素クロッ
ク毎に出力される。即ち画像メモリ１７２のアクセスタ
イムは２画素クロックとなる。そして次のラインのシリ
アルデータ生成時（ＹPHS がHighの間）には、ＦＩＦＯ
１９１に格納されたデータを使用するので画像メモリ１
７２からの読み出しは実行されない。

【００３０】ここで、例えば、ＲＯＴ＝０１１（ＲＯＴ
２＝０，ＲＯＴ１＝１，ＲＯＴ０＝１）とセットする
と、“０”，“１”，“２”，“３”の順で格納されて
いたデータは１回目のライン走査時（ＹPHS がLow のと
き）に“１”，“３”の順で出力され、次のライン走査
時（ＹPHS がHighのとき）に“０”，“２”の順で出力
されることになる。このようにして、オリジナル画像６
０は左回転画像６４となる（図６）。

【００３１】そして、このＲＯＴ＝０１１を図５のＲＯ
Ｔ０，ＲＯＴ１，ＲＯＴ２信号にもセットすれば、図４
の（０）のように格納された画像が（３）のように回転
された形で出力される。

【００３２】以上説明してきたように、実施例１によれ
ばブロック単位で画像メモリより画像データの読み書き
を実行するので高速な画素クロックに対応でき画像処理
速度を向上することが出来る。さらにブロック単位で回
転、鏡像等の画像処理を実行した場合でも、各ブロック
内の各画素に対しても回転、鏡像等の処理が実行される
ので、画像の歪が発生しない。即ち、画像メモリのアク
セススピードに制限されずに、画像歪を発生すること無
く、高速な画像処理が実行可能となる。

【００３３】［実施例２］また、図８の回路の変形とし
て、図９のような回路構成をとることもできる。これ
は、４to１セレクタ１９３に入力されるセレクト信号Ｓ
0 ，Ｓ1 の制御方法を変形した例である。

【００３４】即ち、ＲＥＧ０，ＲＥＧ１，ＲＥＧ２，Ｒ
ＥＧ３にそれぞれのＲＯＴ信号に合わせた順に２ｂｉｔ
のデータ（０，１，２，３のいずれか）を不図示のＣＰ
Ｕからあらかじめセットしておき、ＸPHS ，ＹPHS 信号
に合わせてそれを４to１セレクタ１９８で選んでセレク
ト信号（Ｓ0 ，Ｓ1 ）とすることにより、４to１セレク
タ１９３による画素データの出力順序を制御すること
で、上述の実施例１と同様の効果を得ることが出来る。

【００３５】また、実施例１では不可能だった“０”，
“１”，“２”，“３”→“３”，“２”，“０”，
“１”や“２”，“３”，“１”，“０”のパラレル−
シリアル変換が可能となる。

【００３６】［実施例３］実施例１では、１ブロックが
２画素×２ラインでの実施例であったが、ｎ画素×ｎラ
インであっても同様に鏡像や画像回転をすることが可能
である。実施例３においてはこのｎ画素×ｎラインを１
ブロックとして実施する場合について説明する。

【００３７】図１０はｎ画素×ｎラインを１ブロックと
した場合の、各ブロック内における画素データＸ反転、
Ｙ反転、ＸＹ反転を表す図である。図１０に示すように
オリジナル１０１をＸ反転１０２，Ｙ反転１０３，ＸＹ
反転１０４し、画素データを入れ替えて出力するのであ
る。

【００３８】この場合のパラレル−シリアル変換部１７
３は図１１のようになる。画像メモリ１７２に格納され
ているｎ画素×ｎラインの（８×ｎ×ｎ）ｂｉｔデータ
（オリジナル画像１０１の「０」，「１」〜「ｎ×ｎ−
１」の各８ｂｉｔ）を１ブロックとして読み出すと、こ
の（８×ｎ×ｎ）ｂｉｔデータがＤinに出力される。こ
の（８×ｎ×ｎ）ｂｉｔデータは不図示のラッチ回路に
よりｎ画素クロック（ＶＣＫ）の間保持されるものとす
る。Ｄinに出力されている（８×ｎ×ｎ）ｂｉｔデータ
はラインメモリ（ＦＩＦＯ）２０１にて１ライン分保持
しておく。そして、ＹPHS₁〜ＹPHS_mにより、ｎto１セレ
クタ２０２にてセレクトされた画像データは各画素（８
ｂｉｔ）ずつに分けて、ｎ×ｎto１セレクタ１９９の各
入力Ａ_{0, 0} ，Ａ_0,1 ，〜Ａ_n-1,n-1 に入力される。ここ
で、ｍはｎto１セレクタ２０２のｎ個の入力信号を選択
するのに必要な数である。

【００３９】ｎ×ｎto１セレクタ１９９では、セレクト
信号Ｓにより、シリアルデータとしての出力順序の入れ
替えを実行し、Ｄout に出力される。このときのセレク
ト信号Ｓは、ｎ×ｎto１セレクタ２００により出力され
るものである。ｎ×ｎto１セレクタ２００にはＲＥＧ
_0,0 〜ＲＥＧ_n-1,n-1 が入力されており、その選択は複
数のＸPHS₁〜ＸPHS_m，ＹPHS₁〜ＹPHS_m，の各信号によっ
て決定される。これによって図１０のように順序を入れ
替えたパラレル−シリアル変換が可能となる。

【００４０】以上のようにして、ｎ画素×ｎラインを１
ブロックとしても歪みのない鏡像や画像回転が可能とな
る。

【００４１】尚、上述の各実施例においては２画素×２
ラインもしくは、ｎ画素×ｎラインを１ブロックとして
いるがこれらに限られるものではなく、例えば、４画素
×１ラインや、ｉ画素×ｊラインなどを１ブロックとし
ても実施可能である。

【００４２】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
画像の変換処理を画像の歪みを発生せずに高速かつ低コ
ストにて実現することが出来る。

【００４４】

【図面の簡単な説明】

【図１】本実施例のカラー画像記録装置のリーダ部の機
能構成を表す機能ブロック図である。

【図２】本実施例のプリンタ部の構成を表す図である。

【図３】本実施例のメモリ部の詳細ブロック図である。

【図４】鏡像，回転処理を行った画像の出力例を表す図
である。

【図５】本実施例のメモリ制御部の詳細ブロック図であ
る。

【図６】２画素×２ラインのブロック内回転を表す図で
ある。

【図７】実施例１によるパラレル・シリアル変換部の詳
細ブロック図である。

【図８】画素クロック（ＶＣＫ），ＸPHS ，ＹPHS ，Ｈ
_SYNC，Ｄinの各タイミングを表すタイミングチャートで
ある。

【図９】実施例２によるパラレル・シリアル変換部の詳
細ブロック図である。

【図１０】ｎ画素×ｎラインのブロック内回転を表す図
である。

【図１１】実施例３によるパラレル・シリアル変換部の
詳細ブロック図である。

【符号の簡単な説明】

１５８ メモリ部 １７１ シリアル−パラレル変換部 １７２ 画像メモリ １７３ パラレル−シリアル変換部 １７４ メモリ制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の画素データを１つのブロックと
   し、ブロック単位で画像データを格納する記憶工程を有
   する画像処理方法であって、 前記記憶部に格納された前記画像データを前記ブロック
   単位で読み出すブロック読出工程と、 前記ブロック読出工程の読み出し順序を制御して前記ブ
   ロック単位で画像の変換処理を実行する画像変換工程
   と、 前記読み出し工程により読み出されたブロック内での前
   記画素データを読み出す画素読出工程と、 前記画素読出工程の前記画素データの読み出し順序を制
   御し、前記ブロック内の各画素に対して変換処理を実行
   するブロック内画像変換工程とを備えることを特徴とす
   る画像処理方法。
2. 【請求項２】 複数の画素データを１つのブロックと
   し、ブロック単位で画像データを格納する記憶手段を有
   する画像処理装置であって、 前記記憶部に格納された前記画像データを前記ブロック
   単位で読み出すブロック読出手段と、 前記ブロック読出手段の読み出し順序を制御して前記ブ
   ロック単位で画像の変換処理を実行する画像変換手段
   と、 前記読み出し手段により読み出されたブロック内での前
   記画素データを読み出す画素読出手段と、 前記画素読出手段の前記画素データの読み出し順序を制
   御し、前記ブロック内の各画素に対して変換処理を実行
   するブロック内画像変換手段とを備えることを特徴とす
   る画像処理装置。