JPH05341322A - Thin-film transistor substrate, liquid crystal display panel and liquid crystal display device - Google Patents
Thin-film transistor substrate, liquid crystal display panel and liquid crystal display deviceInfo
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- JPH05341322A JPH05341322A JP15350692A JP15350692A JPH05341322A JP H05341322 A JPH05341322 A JP H05341322A JP 15350692 A JP15350692 A JP 15350692A JP 15350692 A JP15350692 A JP 15350692A JP H05341322 A JPH05341322 A JP H05341322A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は薄膜トランジスタ基
板、特に薄膜トランジスタを使用したアクティブ・マト
リクス方式の液晶表示装置等の薄膜トランジスタ基板、
液晶表示パネルおよび液晶表示装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate, and more particularly to a thin film transistor substrate for an active matrix type liquid crystal display device using thin film transistors,
The present invention relates to a liquid crystal display panel and a liquid crystal display device.
【0002】[0002]
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比1.0)されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ(TFT)がある。2. Description of the Related Art An active matrix type liquid crystal display device is provided with a non-linear element (switching element) corresponding to each of a plurality of pixel electrodes arranged in a matrix. Since the liquid crystal in each pixel is theoretically always driven (duty ratio 1.0), the active system has better contrast than the so-called simple matrix system, which employs the time-division driving system, and especially the color liquid crystal. It is becoming an indispensable technology for display devices. A typical example of the switching element is a thin film transistor (TFT).
【0003】図17は従来のアクティブ・マトリクス方
式の液晶表示装置の薄膜トランジスタ基板の一部を示す
図である。この薄膜トランジスタ基板においては、複数
の走査信号線GLと複数の映像信号線DLとが直角に設
けられ、走査信号線GL、映像信号線DLの間に透明画
素電極ITO1が設けられ、走査信号線GLに接続され
たゲート電極GT上にi型半導体層ASが設けられ、i
型半導体層ASと透明画素電極ITO1とがソース電極
SD1によって接続され、映像信号線DLは走査信号線
GLと交差する部分で分岐映像信号線DL1と分岐映像
信号線DL2とに分岐しており、分岐映像信号線DL2
の一部がi型半導体層AS上に位置し、この部分がドレ
イン電極SD2となっており、ゲート電極GT、i型半
導体層AS、ソース電極SD1、ドレイン電極SD2等
で薄膜トランジスタTFTが構成されている。FIG. 17 is a view showing a part of a thin film transistor substrate of a conventional active matrix type liquid crystal display device. In this thin film transistor substrate, the plurality of scanning signal lines GL and the plurality of video signal lines DL are provided at right angles, the transparent pixel electrode ITO1 is provided between the scanning signal lines GL and the video signal lines DL, and the scanning signal lines GL are provided. An i-type semiconductor layer AS is provided on the gate electrode GT connected to
The type semiconductor layer AS and the transparent pixel electrode ITO1 are connected by the source electrode SD1, and the video signal line DL is branched into a branch video signal line DL1 and a branch video signal line DL2 at a portion intersecting the scanning signal line GL. Branch video signal line DL2
Of the gate electrode GT, the i-type semiconductor layer AS, the source electrode SD1, the drain electrode SD2 and the like form a thin film transistor TFT. There is.
【0004】このような薄膜トランジスタ基板において
は、走査信号線GLと分岐映像信号線DL1とが短絡し
たときには、個所a、bで分岐映像信号線DL1を切断
すれば、十字形の線欠陥が発生するのを防止することが
でき、また走査信号線GLと分岐映像信号線DL2とが
短絡したときには、個所c、dで分岐映像信号線DL2
を切断すれば、十字形の線欠陥が発生するのを防止する
ことができる。In such a thin film transistor substrate, when the scanning signal line GL and the branch video signal line DL1 are short-circuited, if the branch video signal line DL1 is cut at points a and b, a cross-shaped line defect occurs. Can be prevented, and when the scanning signal line GL and the branch video signal line DL2 are short-circuited, the branch video signal line DL2 is located at points c and d.
By cutting, it is possible to prevent the generation of cruciform line defects.
【0005】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した12.5型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁193〜210、1986年12月15日、日経マグ
ロウヒル社発行、特開平2−85826号公報、特開平
3−50731号公報で知られている。An active matrix type liquid crystal display device using a thin film transistor is, for example, "12.5 type active matrix type color liquid crystal display employing a redundant structure", Nikkei Electronics,
Pp. 193-210, Dec. 15, 1986, published by Nikkei McGraw-Hill, JP-A-2-85826, JP-A-3-50731.
【0006】[0006]
【発明が解決しようとする課題】しかし、このような薄
膜トランジスタ基板においては、走査信号線GLと映像
信号線DLとが2個所で交差するから、走査信号線GL
と映像信号線DLとの交差面積が増加するので、走査信
号線GLと映像信号線DLとの短絡が発生しやすい。However, in such a thin film transistor substrate, since the scanning signal line GL and the video signal line DL intersect at two points, the scanning signal line GL is formed.
Since the intersecting area between the scanning signal line GL and the video signal line DL increases, a short circuit between the scanning signal line GL and the video signal line DL easily occurs.
【0007】この発明は上述の課題を解決するためにな
されたもので、十字形の線欠陥が発生するのを防止する
ことができ、しかも走査信号線と映像信号線との短絡が
発生しにくい薄膜トランジスタ基板、液晶表示パネルお
よび液晶表示装置を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems, and it is possible to prevent the generation of cross-shaped line defects, and moreover, it is hard to cause a short circuit between the scanning signal line and the video signal line. An object is to provide a thin film transistor substrate, a liquid crystal display panel, and a liquid crystal display device.
【0008】[0008]
【課題を解決するための手段】この目的を達成するた
め、この発明においては、複数本の走査信号線、上記走
査信号線と交差して設けられた映像信号線および上記走
査信号線と上記映像信号線との交点に配置された薄膜ト
ランジスタを具備する薄膜トランジス基板において、上
記映像信号線を分岐させ、第1の分岐映像信号線を上記
走査信号線と交差させ、第2の分岐映像信号線のゲート
電極上に位置する部分をほぼ全長にわたってソース電極
と対向させる。In order to achieve this object, according to the present invention, a plurality of scanning signal lines, video signal lines provided to intersect the scanning signal lines, and the scanning signal lines and the video are provided. In a thin film transistor substrate including a thin film transistor arranged at an intersection with a signal line, the video signal line is branched, the first branch video signal line is crossed with the scanning signal line, and the second branch video signal line is crossed. The portion located on the gate electrode is opposed to the source electrode over almost the entire length.
【0009】また、複数本の走査信号線、上記走査信号
線と交差して設けられた映像信号線および上記走査信号
線と上記映像信号線との交点に配置された薄膜トランジ
スタを具備する薄膜トランジス基板を有する液晶表示パ
ネルにおいて、上記映像信号線を分岐させ、第1の分岐
映像信号線を上記走査信号線と交差させ、第2の分岐映
像信号線のゲート電極上に位置する部分をほぼ全長にわ
たってソース電極と対向させる。Further, a thin film transistor substrate having a plurality of scanning signal lines, a video signal line provided so as to intersect the scanning signal line, and a thin film transistor arranged at an intersection of the scanning signal line and the video signal line. In the liquid crystal display panel having, the video signal line is branched, the first branch video signal line is intersected with the scanning signal line, and the portion of the second branch video signal line located on the gate electrode is provided over substantially the entire length. Face the source electrode.
【0010】また、複数本の走査信号線、上記走査信号
線と交差して設けられた映像信号線および上記走査信号
線と上記映像信号線との交点に配置された薄膜トランジ
スタを具備する薄膜トランジス基板を有し、上記映像信
号線が分岐し、第1の分岐映像信号線が上記走査信号線
と交差し、第2の分岐映像信号線のゲート電極上に位置
する部分がほぼ全長にわたってソース電極と対向してい
る液晶表示パネルと、上記液晶表示パネルに映像信号を
与えるための映像信号駆動回路と、上記液晶表示パネル
に走査信号を与えるための走査回路と、上記映像信号駆
動回路、上記走査回路に上記液晶表示パネル用の情報を
与えるための制御回路とを設ける。Further, a thin film transistor substrate having a plurality of scanning signal lines, a video signal line provided to intersect with the scanning signal line, and a thin film transistor arranged at an intersection of the scanning signal line and the video signal line. The video signal line is branched, the first branch video signal line intersects the scanning signal line, and the portion of the second branch video signal line located on the gate electrode is the source electrode over substantially the entire length. A liquid crystal display panel facing each other, a video signal drive circuit for giving a video signal to the liquid crystal display panel, a scanning circuit for giving a scanning signal to the liquid crystal display panel, the video signal drive circuit, and the scanning circuit And a control circuit for giving information for the liquid crystal display panel.
【0011】[0011]
【作用】この薄膜トランジスタ基板、液晶表示パネル、
液晶表示装置においては、走査信号線と第1、第2の分
岐映像信号線とが短絡したときには、第1、第2の分岐
映像信号線を切断すれば、十字形の線欠陥が発生するの
を防止することができ、しかも第2の分岐映像信号線と
走査信号線との交差面積が非常に小さいから、走査信号
線と映像信号線との交差面積がほとんど増加することが
ないので、走査信号線と映像信号線との短絡が発生しに
くい。[Function] This thin film transistor substrate, liquid crystal display panel,
In the liquid crystal display device, when the scanning signal line and the first and second branch video signal lines are short-circuited, if the first and second branch video signal lines are cut, a cross-shaped line defect occurs. Since the crossing area between the second branch video signal line and the scanning signal line is very small, the crossing area between the scanning signal line and the video signal line hardly increases. A short circuit between the signal line and the video signal line hardly occurs.
【0012】[0012]
(アクティブ・マトリクス液晶表示装置)以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置の薄膜トラ
ンジスタ基板、液晶表示パネルにこの発明を適用した実
施例を説明する。なお、以下説明する図面で、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。(Active Matrix Liquid Crystal Display Device) An embodiment in which the present invention is applied to a thin film transistor substrate and a liquid crystal display panel of an active matrix color liquid crystal display device will be described below. In the drawings described below, components having the same function are designated by the same reference numeral, and repeated description thereof will be omitted.
【0013】図2はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図3は図2の3−3切断線における断面
を示す図、図4は図2の4−4切断線における断面図で
ある。また、図5には図2に示す画素を複数配置したと
きの平面図を示す。FIG. 2 shows an active system to which the present invention is applied.
FIG. 3 is a plan view showing one pixel of the matrix type color liquid crystal display device and its periphery, FIG. 3 is a sectional view taken along line 3-3 of FIG. 2, and FIG. 4 is a sectional view taken along line 4-4 of FIG. .. Further, FIG. 5 shows a plan view when a plurality of pixels shown in FIG. 2 are arranged.
【0014】(画素配置)図2に示すように、各画素は
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Caddを含む。走査信号線GLは列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は行方向に延在し、列方向に複数本配置されている。(Pixel Arrangement) As shown in FIG. 2, each pixel has two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or drain signal lines). The signal line is arranged in an area intersecting with the vertical signal line DL (in an area surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a transparent pixel electrode ITO1 and a storage capacitor element Cadd. The scanning signal lines GL extend in the column direction, and a plurality of scanning signal lines GL are arranged in the row direction. Video signal line DL
Extend in the row direction and are arranged in the column direction.
【0015】(表示部断面全体構造)図3に示すよう
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1はた
とえば1.1mm程度の厚さで構成されている。また、透
明ガラス基板SUB1、SUB2の両面にはディップ処
理等によって形成された酸化シリコン膜SIOが設けら
れている。このため、透明ガラス基板SUB1、SUB
2の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜SIOで覆うことができるので、その上にデポジ
ットされる走査信号線GL、遮光膜BM等の膜質を均質
に保つことができる。(Overall Structure of Display Section) As shown in FIG. 3, a thin film transistor TFT and a transparent pixel electrode ITO1 are provided on the lower transparent glass substrate SUB1 side based on the liquid crystal LC.
On the upper transparent glass substrate SUB2 side, a color filter FIL and a light-shielding black matrix pattern B are formed.
M is formed. The lower transparent glass substrate SUB1 has a thickness of, for example, about 1.1 mm. Further, a silicon oxide film SIO formed by dipping or the like is provided on both surfaces of the transparent glass substrates SUB1 and SUB2. Therefore, the transparent glass substrates SUB1 and SUB
Even if there are sharp scratches on the surface of No. 2, since the sharp scratches can be covered with the silicon oxide film SIO, the film quality of the scanning signal lines GL, the light shielding film BM, etc. deposited thereon can be kept uniform. ..
【0016】図示していないが、液晶封入口を除く透明
ガラス基板SUB1、SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成され、シール材
はたとえばエポキシ樹脂からなる。上部透明ガラス基板
SUB2側の共通透明画素電極ITO2は、少なくとも
一個所において、銀ペースト材によって下部透明ガラス
基板SUB1側に形成された外部引出配線に接続されて
いる。この外部引出配線は後述するゲート端子GTM、
ドレイン端子DTMと同一製造工程で形成される。Although not shown, a sealing material is formed along the entire periphery of the transparent glass substrates SUB1 and SUB2 excluding the liquid crystal sealing port so as to seal the liquid crystal LC, and the sealing material is made of epoxy resin, for example. The common transparent pixel electrode ITO2 on the upper transparent glass substrate SUB2 side is connected to an external lead wire formed on the lower transparent glass substrate SUB1 side by a silver paste material at least at one place. The external lead-out wiring is a gate terminal GTM, which will be described later,
It is formed in the same manufacturing process as the drain terminal DTM.
【0017】配向膜ORI1、ORI2、透明画素電極
ITO1、共通透明画素電極ITO2のそれぞれの層
は、シール材の内側に形成される。偏光板POL1、P
OL2はそれぞれ下部透明ガラス基板SUB1、上部透
明ガラス基板SUB2の外側の表面に形成されている。
液晶LCは液晶分子の向きを設定する下部配向膜ORI
1と上部配向膜ORI2との間に封入され、シール材に
よってシールされている。下部配向膜ORI1は下部透
明ガラス基板SUB1側の保護膜PSV1の上部に形成
される。The respective layers of the alignment films ORI1 and ORI2, the transparent pixel electrode ITO1 and the common transparent pixel electrode ITO2 are formed inside the sealing material. Polarizing plates POL1, P
The OL2 is formed on the outer surfaces of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2, respectively.
The liquid crystal LC is a lower alignment film ORI that sets the orientation of liquid crystal molecules.
1 and the upper orientation film ORI2, and is sealed by a sealing material. The lower alignment film ORI1 is formed on the protective film PSV1 on the lower transparent glass substrate SUB1 side.
【0018】上部透明ガラス基板SUB2の内側(液晶
LC側)の表面には、遮光膜BM、カラーフィルタFI
L、保護膜PSV2、共通透明画素電極ITO2(CO
M)および上部配向膜ORI2が順次積層して設けられ
ている。A light-shielding film BM and a color filter FI are formed on the inner surface (liquid crystal LC side) of the upper transparent glass substrate SUB2.
L, protective film PSV2, common transparent pixel electrode ITO2 (CO
M) and the upper alignment film ORI2 are sequentially stacked.
【0019】この液晶表示装置は、下部透明ガラス基板
SUB1側、上部透明ガラス基板SUB2側で別個に種
々の層を積み重ね、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。In this liquid crystal display device, various layers are separately stacked on the lower transparent glass substrate SUB1 side and the upper transparent glass substrate SUB2 side, and then the lower transparent glass substrate SUB1.
And the upper transparent glass substrate SUB2 are overlapped with each other, and the liquid crystal LC is sealed between the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2.
【0020】(薄膜トランジスタTFT)薄膜トランジ
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。(Thin Film Transistor TFT) The thin film transistor TFT operates so that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain becomes small, and when the bias is zero, the channel resistance becomes large.
【0021】各画素の薄膜トランジスタTFTは、ゲー
ト電極GT、ゲート絶縁膜GI、i型(真性、intrinsi
c、導電型決定不純物がドープされていない)非晶質S
iからなるi型半導体層AS、一対のソース電極SD
1、ドレイン電極SD2を有す。なお、ソース、ドレイ
ンは本来その間のバイアス極性によって決まるもので、
この液晶表示装置の回路ではその極性は動作中反転する
ので、ソース、ドレインは動作中入れ替わると理解され
たい。しかし、以下の説明では、便宜上一方をソース、
他方をドレインと固定して表現する。The thin film transistor TFT of each pixel includes a gate electrode GT, a gate insulating film GI, an i type (intrinsic, intrinsic
c, Conductivity determining impurities are not doped) Amorphous S
i-type semiconductor layer AS made of i, pair of source electrodes SD
1 and has a drain electrode SD2. The source and drain are originally determined by the bias polarity between them,
In the circuit of this liquid crystal display device, the polarities are inverted during operation, so it should be understood that the source and drain are switched during operation. However, in the following explanation, one is the source for convenience,
The other is fixed and expressed as a drain.
【0022】(ゲート電極GT)ゲート電極GTは図6
(図2の第2導電膜g2およびi型半導体層ASのみを
描いた平面図)に示すように、走査信号線GLから垂直
方向(図2および図6において上下方向)に突出する形
状で構成されている。ゲート電極GTは薄膜トランジス
タTFTの能動領域を越えてるよう突出している。この
実施例では、ゲート電極GTは、単層の第2導電膜g2
で形成されている。第2導電膜g2はたとえばスパッタ
で形成されたAl膜を用い、1000〜5500Å程度
の膜厚で形成する。また、ゲート電極GT上にはAlの
陽極酸化膜AOFが設けられている。(Gate Electrode GT) The gate electrode GT is shown in FIG.
As shown in (a plan view in which only the second conductive film g2 and the i-type semiconductor layer AS of FIG. 2 are drawn), it is formed in a shape protruding in the vertical direction (vertical direction in FIGS. 2 and 6) from the scanning signal line GL. Has been done. The gate electrode GT projects so as to extend beyond the active region of the thin film transistor TFT. In this embodiment, the gate electrode GT is a single-layer second conductive film g2.
Is formed by. The second conductive film g2 is, for example, an Al film formed by sputtering, and is formed with a film thickness of about 1000 to 5500Å. An Al anodic oxide film AOF is provided on the gate electrode GT.
【0023】このゲート電極GTは図2、図3および図
6に示されているように、i型半導体層ASを完全に覆
うよう(下方からみて)それより大き目に形成される。
したがって、下部透明ガラス基板SUB1の下方に蛍光
灯等のバックライトを取り付けた場合、この不透明なA
lからなるゲート電極GTが影となって、i型半導体層
ASにはバックライト光が当たらず、光照射による導電
現象すなわち薄膜トランジスタTFTのオフ特性劣化は
起きにくくなる。なお、ゲート電極GTの本来の大きさ
は、ソース電極SD1とドレイン電極SD2との間をま
たがるに最低限必要な(ゲート電極GTとソース電極S
D1、ドレイン電極SD2との位置合わせ余裕分も含め
て)幅を持ち、チャネル幅Wを決めるその奥行き長さは
ソース電極SD1とドレイン電極SD2との間の距離
(チャネル長)Lとの比、すなわち相互コンダクタンス
gmを決定するファクタW/Lをいくつにするかによって
決められる。この液晶表示装置におけるゲート電極GT
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。As shown in FIGS. 2, 3 and 6, this gate electrode GT is formed larger than it so as to completely cover the i-type semiconductor layer AS (as viewed from below).
Therefore, when a backlight such as a fluorescent lamp is attached below the lower transparent glass substrate SUB1, this opaque A
The i-type semiconductor layer AS is not exposed to backlight light due to the shadow of the gate electrode GT made of l, and the conduction phenomenon due to light irradiation, that is, the off-characteristic deterioration of the thin film transistor TFT is less likely to occur. The original size of the gate electrode GT is the minimum required to extend between the source electrode SD1 and the drain electrode SD2 (the gate electrode GT and the source electrode S).
D1 has a width (including an alignment margin with the drain electrode SD2), and its depth length that determines the channel width W is a ratio of the distance (channel length) L between the source electrode SD1 and the drain electrode SD2, Ie mutual conductance
It is determined by the factor W / L that determines gm. Gate electrode GT in this liquid crystal display device
Of course is made larger than the original size described above.
【0024】(走査信号線GL)走査信号線GLは第2
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にもAlの陽極酸化膜AOFが設
けられている。(Scanning Signal Line GL) The scanning signal line GL is the second
It is composed of a conductive film g2. The second conductive film g2 of the scanning signal line GL is formed in the same manufacturing process as the second conductive film g2 of the gate electrode GT, and is integrally formed. Further, an Al anodic oxide film AOF is also provided on the scanning signal line GL.
【0025】(絶縁膜GI)絶縁膜GIは薄膜トランジ
スタTFTのゲート絶縁膜として使用される。絶縁膜G
Iはゲート電極GTおよび走査信号線GLの上層に形成
されている。絶縁膜GIはたとえばプラズマCVDで形
成された窒化シリコン膜を用い、1200〜2700Å
の膜厚(この液晶表示装置では、2000Å程度の膜
厚)で形成する。(Insulating Film GI) The insulating film GI is used as a gate insulating film of the thin film transistor TFT. Insulation film G
I is formed in the upper layer of the gate electrode GT and the scanning signal line GL. As the insulating film GI, for example, a silicon nitride film formed by plasma CVD is used, and 1200 to 2700Å
Film thickness (in this liquid crystal display device, a film thickness of about 2000 Å).
【0026】(i型半導体層AS)i型半導体層AS
は、図6に示すように、薄膜トランジスタTFTのチャ
ネル形成領域として使用される。i型半導体層ASは非
晶質Si膜または多結晶Si膜で形成し、200〜22
00Åの膜厚(この液晶表示装置では、2000Å程度
の膜厚)で形成する。(I-type semiconductor layer AS) i-type semiconductor layer AS
Is used as a channel forming region of the thin film transistor TFT, as shown in FIG. The i-type semiconductor layer AS is formed of an amorphous Si film or a polycrystalline Si film and has a thickness of 200 to 22.
It is formed with a film thickness of 00Å (in this liquid crystal display device, a film thickness of about 2000Å).
【0027】このi型半導体層ASは、供給ガスの成分
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN(+)型半導体層d
0(図3)も同様に連続して200〜500Åの膜厚
(この液晶表示装置では、300Å程度の膜厚)で形成
される。しかる後、下部透明ガラス基板SUB1はCV
D装置から外に取り出され、写真処理技術によりN(+)
型半導体層d0およびi型半導体層ASは図2、図3お
よび図6に示すように独立した島状にパターニングされ
る。The i-type semiconductor layer AS is continuously formed by the same plasma CVD apparatus and plasma in the same manner as the formation of the insulating film GI used as a gate insulating film made of Si 3 N 4 by changing the composition of the supply gas. It is formed without being exposed to the outside from the CVD device. Further, phosphorus (P) for ohmic contact is doped with 2.5% of N (+) type semiconductor layer d.
0 (FIG. 3) is similarly continuously formed with a film thickness of 200 to 500 Å (in this liquid crystal display device, a film thickness of about 300 Å). After that, the lower transparent glass substrate SUB1 is CV
It is taken out from the D device and is N (+) by the photo processing technology.
The type semiconductor layer d0 and the i-type semiconductor layer AS are patterned into independent islands as shown in FIGS. 2, 3 and 6.
【0028】i型半導体層ASは、図2および図6に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部のi型半導体層ASは交差部における走査信号線
GLと映像信号線DLとの短絡を低減する。As shown in FIGS. 2 and 6, the i-type semiconductor layer AS is also provided between both the intersections (crossover portions) of the scanning signal lines GL and the video signal lines DL. The i-type semiconductor layer AS at the intersection reduces the short circuit between the scanning signal line GL and the video signal line DL at the intersection.
【0029】(透明画素電極ITO1)透明画素電極I
TO1は液晶表示部の画素電極の一方を構成する。(Transparent Pixel Electrode ITO1) Transparent Pixel Electrode I
TO1 constitutes one of the pixel electrodes of the liquid crystal display section.
【0030】透明画素電極ITO1は第1導電膜d1に
よって構成されており、この第1導電膜d1はスパッタ
リングで形成された透明導電膜(Indium-Tin-Oxide I
TO:ネサ膜)からなり、1000〜2000Åの膜厚
(この液晶表示装置では、1400Å程度の膜厚)で形
成される。The transparent pixel electrode ITO1 is composed of a first conductive film d1, and the first conductive film d1 is a transparent conductive film (Indium-Tin-Oxide I) formed by sputtering.
(TO: Nesa film), and is formed with a film thickness of 1000 to 2000Å (in this liquid crystal display device, a film thickness of about 1400Å).
【0031】(映像信号線DL)図1にも示されるよう
に、映像信号線DLが第1の分岐映像信号線DL1と第
2の分岐映像信号線DL2とに分岐され、第1の分岐映
像信号線DL1は走査信号線GLと交差しており、第2
の分岐映像信号線DL2のゲート電極GT上に位置する
部分はほぼ全長にわたってソース電極SD1と対向して
おり、ドレイン電極SD2となっている。(Video Signal Line DL) As shown in FIG. 1, the video signal line DL is branched into a first branch video signal line DL1 and a second branch video signal line DL2, and a first branch video signal is obtained. The signal line DL1 intersects with the scanning signal line GL, and the second
The portion of the branched video signal line DL2 located on the gate electrode GT faces the source electrode SD1 over almost the entire length and serves as the drain electrode SD2.
【0032】そして、走査信号線GLと第1の分岐映像
信号線DL1とが短絡したときには、第1の分岐映像信
号線DL1を個所a、bで切断すれば、十字形の線欠陥
が発生するのを防止することができ、またゲート電極G
Tとドレイン電極SD2とが短絡したときには、第2の
分岐映像信号線DL2を個所c、dで切断すれば、十字
形の線欠陥が発生するのを防止することができ、しかも
第2の分岐映像信号線DL2と走査信号線GLとの交差
面積が非常に小さいから、走査信号線GLと映像信号線
DLとの交差面積がほとんど増加することがないので、
走査信号線GLと映像信号線DLとの短絡が発生しにく
い。When the scanning signal line GL and the first branch video signal line DL1 are short-circuited, if the first branch video signal line DL1 is cut at the points a and b, a cross-shaped line defect occurs. Of the gate electrode G
When T and the drain electrode SD2 are short-circuited, by cutting the second branch video signal line DL2 at the points c and d, it is possible to prevent the generation of a cruciform line defect, and further, the second branch. Since the crossing area between the video signal line DL2 and the scanning signal line GL is very small, the crossing area between the scanning signal line GL and the video signal line DL hardly increases.
A short circuit between the scanning signal line GL and the video signal line DL is unlikely to occur.
【0033】(ソース電極SD1、ドレイン電極SD
2)薄膜トランジスタTFTのソース電極SD1とドレ
イン電極SD2とは、図2、図3および図7(図2の第
1〜第3導電膜d1〜d3のみを描いた平面図)に示す
ように、i型半導体層AS上に設けられている。(Source electrode SD1, drain electrode SD
2) The source electrode SD1 and the drain electrode SD2 of the thin film transistor TFT are, as shown in FIG. 2, FIG. 3 and FIG. 7 (a plan view showing only the first to third conductive films d1 to d3 of FIG. 2), i It is provided on the type semiconductor layer AS.
【0034】ソース電極SD1、ドレイン電極SD2の
それぞれは、N(+)型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。Each of the source electrode SD1 and the drain electrode SD2 is formed by sequentially stacking a second conductive film d2 and a third conductive film d3 from the lower layer side in contact with the N (+) type semiconductor layer d0. Second conductive film d2 of the source electrode SD1
The third conductive film d3 is formed in the same manufacturing process as the second conductive film d2 and the third conductive film d3 of the drain electrode SD2.
【0035】第2導電膜d2はスパッタで形成したCr
膜を用い、500〜1000Åの膜厚(この液晶表示装
置では、600Å程度の膜厚)で形成する。Cr膜は膜
厚を厚く形成するとストレスが大きくなるので、200
0Å程度の膜厚を越えない範囲で形成する。Cr膜はN
(+)型半導体層d0との接触が良好である。Cr膜は後
述する第3導電膜d3のAlがN(+)型半導体層d0に
拡散することを防止するいわゆるバリア層を構成する。
第2導電膜d2として、Cr膜の他に高融点金属(M
o、Ti、Ta、W)膜、高融点金属シリサイド(Mo
Si2、TiSi2、TaSi2、WSi2)膜を用いても
よい。The second conductive film d2 is Cr formed by sputtering.
The film is formed with a film thickness of 500 to 1000 Å (in this liquid crystal display device, a film thickness of about 600 Å). If the Cr film is formed thick, the stress increases, so 200
It is formed within a range not exceeding the film thickness of about 0Å. Cr film is N
Good contact with the (+) type semiconductor layer d0. The Cr film constitutes a so-called barrier layer that prevents Al of the third conductive film d3 described later from diffusing into the N (+) type semiconductor layer d0.
As the second conductive film d2, a refractory metal (M
o, Ti, Ta, W) film, refractory metal silicide (Mo
A Si 2 , TiSi 2 , TaSi 2 , WSi 2 ) film may be used.
【0036】第3導電膜d3はAlのスパッタリングで
3000〜5000Åの膜厚(この液晶表示装置では、
4000Å程度の膜厚)に形成される。Al膜はCr膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極SD1、ドレイン電極SD2および
映像信号線DLの抵抗値を低減するように構成されてい
る。第3導電膜d3として純Al膜の他にSiやCuを
添加物として含有させたAl膜を用いてもよい。The third conductive film d3 is formed by sputtering Al and has a thickness of 3000 to 5000 Å (in this liquid crystal display device,
The film thickness is about 4000 Å). The Al film has less stress than the Cr film, can be formed to have a thick film thickness, and is configured to reduce the resistance values of the source electrode SD1, the drain electrode SD2, and the video signal line DL. As the third conductive film d3, an Al film containing Si or Cu as an additive may be used instead of the pure Al film.
【0037】第2導電膜d2、第3導電膜d3を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第2導電膜d2、第3導電膜d3をマスク
として、N(+)型半導体層d0が除去される。つまり、
i型半導体層AS上に残っていたN(+)型半導体層d0
は第2導電膜d2、第3導電膜d3以外の部分がセルフ
アラインで除去される。このとき、N(+)型半導体層d
0はその厚さ分は全て除去されるようエッチングされる
ので、i型半導体層ASも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。After patterning the second conductive film d2 and the third conductive film d3 with the same mask pattern, an N (+) type film is formed by using the same mask or by using the second conductive film d2 and the third conductive film d3 as a mask. The semiconductor layer d0 is removed. That is,
The N (+) type semiconductor layer d0 remaining on the i type semiconductor layer AS
The portions other than the second conductive film d2 and the third conductive film d3 are removed by self-alignment. At this time, the N (+) type semiconductor layer d
Since 0 is etched so that the entire thickness thereof is removed, the surface portion of the i-type semiconductor layer AS is also slightly etched, but the degree may be controlled by the etching time.
【0038】ソース電極SD1は透明画素電極ITO1
に接続されている。ソース電極SD1は、i型半導体層
AS段差(第2導電膜g2の膜厚、陽極酸化膜AOFの
膜厚、i型半導体層ASの膜厚およびN(+)型半導体層
d0の膜厚を加算した膜厚に相当する段差)に沿って構
成されている。具体的には、ソース電極SD1は、i型
半導体層ASの段差に沿って形成された第2導電膜d2
と、この第2導電膜d2の上部に形成した第3導電膜d
3とで構成されている。ソース電極SD1の第3導電膜
d3は第2導電膜d2のCr膜がストレスの増大から厚
く形成できず、i型半導体層ASの段差形状を乗り越え
られないので、このi型半導体層ASを乗り越えるため
に構成されている。つまり、第3導電膜d3は厚く形成
することでステップカバレッジを向上している。第3導
電膜d3は厚く形成できるので、ソース電極SD1の抵
抗値(ドレイン電極SD2や映像信号線DLについても
同様)の低減に大きく寄与している。The source electrode SD1 is the transparent pixel electrode ITO1.
It is connected to the. The source electrode SD1 has the i-type semiconductor layer AS step (thickness of the second conductive film g2, thickness of the anodic oxide film AOF, thickness of the i-type semiconductor layer AS, and thickness of the N (+)-type semiconductor layer d0. It is configured along a step corresponding to the added film thickness). Specifically, the source electrode SD1 is the second conductive film d2 formed along the step of the i-type semiconductor layer AS.
And the third conductive film d formed on the second conductive film d2.
3 and 3. The third conductive film d3 of the source electrode SD1 cannot be formed thick due to the increased stress of the Cr film of the second conductive film d2, and cannot overcome the step shape of the i-type semiconductor layer AS. Is configured for. That is, the step coverage is improved by forming the third conductive film d3 thick. Since the third conductive film d3 can be formed thick, it greatly contributes to the reduction of the resistance value of the source electrode SD1 (the same applies to the drain electrode SD2 and the video signal line DL).
【0039】(保護膜PSV1)薄膜トランジスタTF
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。(Protective film PSV1) Thin film transistor TF
A protective film PSV1 is provided on the T and the transparent pixel electrode ITO1. The protective film PSV1 is formed mainly for protecting the thin film transistor TFT from moisture and the like,
Use one with high transparency and good moisture resistance. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by a plasma CVD apparatus, and has a thickness of 1 μm.
It is formed with a film thickness of about m.
【0040】(遮光膜BM)上部透明ガラス基板SUB
2側には、外部光(図3では上方からの光)がチャネル
形成領域として使用されるi型半導体層ASに入射され
ないように、遮光膜BMが設けられ、遮光膜BMは図8
のハッチングに示すようなパターンとされている。な
お、図8は図2におけるITO膜からなる第1導電膜d
1、カラーフィルタFILおよび遮光膜BMのみを描い
た平面図である。遮光膜BMは光に対する遮蔽性が高い
たとえばAl膜やCr膜等で形成されており、この液晶
表示装置ではCr膜がスパッタリングで1300Å程度
の膜厚に形成される。(Light-shielding film BM) Upper transparent glass substrate SUB
A light-shielding film BM is provided on the second side so that external light (light from above in FIG. 3) does not enter the i-type semiconductor layer AS used as a channel formation region.
The pattern is as shown by the hatching. Note that FIG. 8 shows the first conductive film d made of the ITO film in FIG.
FIG. 1 is a plan view illustrating only a color filter FIL and a light shielding film BM. The light-shielding film BM is formed of, for example, an Al film or a Cr film having a high light-shielding property. In this liquid crystal display device, the Cr film is formed by sputtering to have a film thickness of about 1300 Å.
【0041】したがって、薄膜トランジスタTFTのi
型半導体層ASは上下にある遮光膜BMおよび大き目の
ゲート電極GTによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜BMは図8のハッチング部分で示すように、画素の
周囲に形成され、つまり遮光膜BMは格子状に形成され
(ブラックマトリクス)、この格子で1画素の有効表示
領域が仕切られている。したがって、各画素の輪郭が遮
光膜BMによってはっきりとし、コントラストが向上す
る。つまり、遮光膜BMはi型半導体層ASに対する遮
光とブラックマトリクスとの2つの機能をもつ。Therefore, i of the thin film transistor TFT
The type semiconductor layer AS is sandwiched by the upper and lower light-shielding films BM and the large gate electrode GT, and that portion is not exposed to external natural light or backlight light. The light-shielding film BM is formed around the pixel as shown by the hatched portion in FIG. 8, that is, the light-shielding film BM is formed in a grid shape (black matrix), and the effective display area of one pixel is partitioned by this grid. .. Therefore, the contour of each pixel is made clear by the light shielding film BM, and the contrast is improved. That is, the light blocking film BM has two functions of blocking the i-type semiconductor layer AS and serving as a black matrix.
【0042】また、透明画素電極ITO1のラビング方
向の根本側のエッジ部に対向する部分(図2右下部分)
が遮光膜BMによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。A portion facing the edge portion of the transparent pixel electrode ITO1 on the base side in the rubbing direction (the lower right portion in FIG. 2).
Since the light is shielded by the light shielding film BM, even if a domain is generated in the above portion, the domain cannot be seen, so that the display characteristics are not deteriorated.
【0043】なお、バックライトを上部透明ガラス基板
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。The backlight may be attached to the upper transparent glass substrate SUB2 side and the lower transparent glass substrate SUB1 may be the observation side (externally exposed side).
【0044】(カラーフィルタFIL)カラーフィルタ
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置にストライプ状に形成され
(図9)、染め分けられている(図9は図5の第1導電
膜膜d1、遮光膜BMおよびカラーフィルタFILのみ
を描いたもので、B、R、Gの各カラーフィルターFI
Lはそれぞれ、45°、135°、クロスのハッチを施
してある)。カラーフィルタFILは図8、図9に示す
ように透明画素電極ITO1の全てを覆うように大き目
に形成され、遮光膜BMはカラーフィルタFILおよび
透明画素電極ITO1のエッジ部分と重なるよう透明画
素電極ITO1の周縁部より内側に形成されている。(Color Filter FIL) The color filter FIL is constructed by coloring a dye base material made of a resin material such as acrylic resin with a dye. Color filter F
ILs are formed in stripes at positions facing the pixels (FIG. 9) and are dyed separately (FIG. 9 shows only the first conductive film d1, the light shielding film BM and the color filter FIL in FIG. B, R, G color filters FI
L is 45 °, 135 °, and has a cross hatch). As shown in FIGS. 8 and 9, the color filter FIL is formed to have a large size so as to cover all of the transparent pixel electrode ITO1, and the light-shielding film BM overlaps the edge portions of the color filter FIL and the transparent pixel electrode ITO1. Is formed inside the peripheral edge of the.
【0045】カラーフィルタFILは次のように形成す
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。The color filter FIL can be formed as follows. First, a dyeing base material is formed on the surface of the upper transparent glass substrate SUB2, and the dyeing base material other than the red filter forming region is removed by a photolithography technique. After that, the dyed substrate is dyed with a red dye and a fixing process is performed to form a red filter R. Next, the green filter G and the blue filter B are sequentially formed by performing the same process.
【0046】(保護膜PSV2)保護膜PSV2はカラ
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。(Protective Film PSV2) In the protective film PSV2, the liquid crystal L is a dye in which the color filter FIL is dyed in different colors.
It is provided to prevent leakage to C. The protective film PSV2 is formed of a transparent resin material such as acrylic resin or epoxy resin.
【0047】(共通透明画素電極ITO2)共通透明画
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。(Common Transparent Pixel Electrode ITO2) The common transparent pixel electrode ITO2 faces the transparent pixel electrode ITO1 provided for each pixel on the lower transparent glass substrate SUB1 side, and the optical state of the liquid crystal LC is the pixel electrode ITO1. And the common transparent pixel electrode ITO2 change in response to a potential difference (electric field). A common voltage Vcom is applied to the common transparent pixel electrode ITO2. The common voltage Vcom is an intermediate potential between the low level drive voltage Vdmin and the high level drive voltage Vdmax applied to the video signal line DL.
【0048】(ゲート端子GTM)図16は表示マトリ
クスの走査信号線GLからその外部接続端子であるゲー
ト端子GTMまでの接続構造を示す図であり、(A)は平
面であり、(B)は(A)のB−B切断線における断面を示
している。なお、同図は図5のマトリクスを基準にすれ
ば下部透明ガラス基板SUB1の左端付近を示すもので
ある。(Gate Terminal GTM) FIGS. 16A and 16B are views showing a connection structure from the scanning signal line GL of the display matrix to the gate terminal GTM which is an external connection terminal thereof. FIG. 16A is a plane and FIG. The cross section in the BB cutting line of (A) is shown. The figure shows the vicinity of the left end of the lower transparent glass substrate SUB1 based on the matrix of FIG.
【0049】AOは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。したがって、このホトレジストは陽極酸化後除去さ
れ、図に示すマスクパターンAOは完成品としては残ら
ないが、ゲート配線GLには断面図に示すように陽極酸
化膜AOFが選択的に形成されるので、その軌跡が残
る。平面図において、ホトレジストの境界線AOを基準
にして左側はレジストで覆い陽極酸化をしない領域、右
側はレジストから露出され陽極酸化される領域である。
陽極酸化された第2導電膜g2は表面にその酸化物Al
2O3膜すなわち陽極酸化膜AOFが形成され、下方の導
電部は体積が減少する。もちろん、陽極酸化はその導電
部が残るように適切な時間、電圧などを設定して行われ
る。マスクパターンAOは走査信号線GLに単一の直線
では交差せず、クランク状に折れ曲がって交差させてい
る。このため、走査信号線GLの段差部と交差するホト
レジスト部分から剥離が始まり、陽極酸化電圧により第
2導電膜g2の溶断が発生しても、その溶断はホトレジ
スト膜の端面に沿って進行するため、第2導電膜g2の
溶断はクランク状の部分で止まる。したがって、陽極酸
化時に走査信号線GLが断線するのを防止することがで
きる。AO is a mask pattern for photographic processing, in other words, a photoresist pattern for selective anodic oxidation. Therefore, this photoresist is removed after anodic oxidation, and although the mask pattern AO shown in the figure does not remain as a finished product, the anodic oxide film AOF is selectively formed on the gate line GL as shown in the cross-sectional view. The trail remains. In the plan view, with respect to the photoresist boundary line AO, the left side is a region covered with the resist and not anodized, and the right side is a region exposed from the resist and anodized.
The surface of the anodized second conductive film g2 is made of the oxide Al.
A 2 O 3 film, that is, an anodized film AOF is formed, and the volume of the conductive portion below is reduced. Of course, the anodic oxidation is performed by setting an appropriate time and voltage so that the conductive portion remains. The mask pattern AO does not intersect the scanning signal line GL with a single straight line, but is bent in a crank shape and intersects with it. For this reason, even if the second conductive film g2 is melted by the anodic oxidation voltage because the peeling starts from the photoresist portion that intersects the step portion of the scanning signal line GL, the melting progresses along the end surface of the photoresist film. The fusing of the second conductive film g2 stops at the crank-shaped portion. Therefore, it is possible to prevent the scanning signal line GL from being broken during anodization.
【0050】なお、この実施例では、第2導電膜g2上
のホトレジパタンを、クランク形状で構成したが、この
形状にとらわれるものではない。要はホトレジパタンに
剥離が発生し進行する時に、これを止める形状なら矩
形、三角形、円形、台形等の単独または組合せで構成し
てもよい。In this embodiment, the photoresist pattern on the second conductive film g2 has a crank shape, but the shape is not limited to this. In short, when peeling occurs in the hot pattern and progresses, it may be formed of a rectangle, a triangle, a circle, a trapezoid or the like alone or in combination so as to stop the peeling.
【0051】図(A)中第2導電膜g2は、判り易くする
ためハッチを施してあるが、陽極酸化されない領域は櫛
状にパターニングされている。これは、第2導電膜g2
の幅が広いと表面にホイスカが発生するので、1本1本
の幅は狭くし、それらを複数本並列に束ねた構成とする
ことにより、ホイスカの発生を防ぎつつ、断線の確率や
導電率の犠牲を最低限に押さえる狙いである。したがっ
て、この液晶表示装置では櫛の根本に相当する部分もマ
スクパターンAOに沿ってずらしている。The second conductive film g2 in FIG. 9A is hatched for easy understanding, but the region not anodized is patterned in a comb shape. This is the second conductive film g2
If the width is large, whiskers will be generated on the surface. Therefore, by narrowing the width of each one and bundling them in parallel, the probability of wire breakage and conductivity can be prevented while preventing whiskers from occurring. The aim is to minimize the sacrifice of. Therefore, in this liquid crystal display device, the portion corresponding to the root of the comb is also displaced along the mask pattern AO.
【0052】ゲート端子GTMは酸化シリコン膜SIO
と接着性の良いCr膜からなる第1導電膜g1と、さら
にその表面を保護し透明画素電極ITO1と同レベル
(同層、同時形成)の透明な第1導電層d1とで構成さ
れている。なお、ゲート絶縁膜GI上およびその側面部
に形成された第2導電膜d2および第3導電膜d3は、
第3導電膜d3や第2導電膜d2のエッチング時にピン
ホール等が原因で第2導電膜g2や第1導電膜g1が一
緒にエッチングされないようその領域をホトレジストで
覆っていた結果として残っているものである。また、ゲ
ート絶縁膜GIを乗り越えて右方向に延長された第1導
電膜d1は同様な対策を更に万全とさせたものである。The gate terminal GTM is a silicon oxide film SIO.
And a first conductive film g1 made of a Cr film having good adhesiveness, and a transparent first conductive layer d1 which protects the surface of the first conductive film g1 and has the same level (same layer, simultaneous formation) as the transparent pixel electrode ITO1. .. The second conductive film d2 and the third conductive film d3 formed on the gate insulating film GI and the side surface thereof are
It remains as a result of covering the region with the photoresist so that the second conductive film g2 and the first conductive film g1 are not etched together due to pinholes or the like during the etching of the third conductive film d3 and the second conductive film d2. It is a thing. In addition, the first conductive film d1 which extends over the gate insulating film GI and extends rightward is one in which the same measures are taken more thoroughly.
【0053】平面図において、ゲート絶縁膜GIはその
境界線よりも右側に、保護膜PSV1もその境界線より
も右側に形成されており、左端に位置するゲート端子G
TMはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、走査信号線GLとゲート
端子GTMの一つの対のみが示されているが、実際はこ
のような対が図で上下に複数本並べられ、図でゲート端
子GTMの左端は、製造過程では、下部透明ガラス基板
SUB1の切断領域を越えて延長され、短絡される。製
造過程におけるこのような短絡は陽極酸化時の給電と、
配向膜ORI1のラビング時等の静電破壊防止に役立
つ。In the plan view, the gate insulating film GI is formed on the right side of the boundary line and the protective film PSV1 is formed on the right side of the boundary line, and the gate terminal G located at the left end is formed.
The TMs are exposed from them so that they can make electrical contact with external circuits. In the figure, only one pair of the scanning signal line GL and the gate terminal GTM is shown, but in reality, a plurality of such pairs are arranged vertically in the figure, and the left end of the gate terminal GTM in the figure is the manufacturing process. , Extended beyond the cutting region of the lower transparent glass substrate SUB1 and short-circuited. Such a short circuit in the manufacturing process is due to power supply during anodization,
This helps prevent electrostatic damage during rubbing of the alignment film ORI1.
【0054】(ドレイン端子DTM)図10は映像信号
線DLからその外部接続端子であるドレイン端子DTM
までの接続を示す図であり、(A)はその平面を示し、
(B)は(A)のB−B切断線における断面を示す。同図
は、図5のマトリクスを基準にすれば下部透明ガラス基
板SUB1の上端部および下端部を示しており、便宜上
方向は変えてあるが左端方向が下部透明ガラス基板SU
B1の上端部または下端部に該当する。(Drain Terminal DTM) FIG. 10 shows a drain terminal DTM which is an external connection terminal of the video signal line DL.
Is a diagram showing the connection up to, (A) shows the plane,
(B) shows a cross section taken along the line BB of (A). This figure shows the upper and lower ends of the lower transparent glass substrate SUB1 based on the matrix of FIG. 5, and the direction is changed for convenience, but the left end direction is the lower transparent glass substrate SU.
It corresponds to the upper end or the lower end of B1.
【0055】TSTdは検査端子であり、検査端子TS
Tdには外部回路は接続されない。検査端子TSTdと
ドレイン端子DTMとは上下方向に千鳥状に複数交互に
配列され、検査端子TSTdは図に示すとおり下部透明
ガラス基板SUB1の端部に到達することなく終端して
いるが、ドレイン端子DTMは下部透明ガラス基板SU
B1の切断線を越えて更に延長され、製造過程中は静電
破壊防止のためその全てが互いに短絡される。図中検査
端子TSTdが存在する映像信号線DLのマトリクスを
挟んで反対側にはドレイン端子DTMが接続され、逆に
ドレイン端子DTMが存在する映像信号線DLのマトリ
クスを挟んで反対側には検査端子TSTdが接続され
る。TSTd is an inspection terminal, and inspection terminal TS
No external circuit is connected to Td. The inspection terminals TSTd and the drain terminals DTM are alternately arranged in a zigzag pattern in the vertical direction, and the inspection terminals TSTd terminate without reaching the end portion of the lower transparent glass substrate SUB1 as shown in the drawing. DTM is lower transparent glass substrate SU
It is further extended beyond the cutting line of B1 and all of them are short-circuited to each other to prevent electrostatic damage during the manufacturing process. In the drawing, the drain terminal DTM is connected to the opposite side of the matrix of the video signal lines DL having the inspection terminals TSTd, and conversely the inspection is performed to the opposite side of the matrix of the video signal lines DL having the drain terminals DTM. The terminal TSTd is connected.
【0056】ドレイン端子DTMは前述したゲート端子
GTMと同様な理由でCr膜からなる第1導電膜g1お
よびITO膜からなる第1導電膜d1の2層で形成され
ており、ゲート絶縁膜GIを除去した部分で映像信号線
DLと接続されている。ゲート絶縁膜GIの端部上に形
成された半導体層ASはゲート絶縁膜GIの縁をテーパ
状にエッチングするためのものである。ドレイン端子D
TM上では外部回路との接続を行なうため保護膜PSV
1はもちろんのこと取り除かれている。AOは前述した
陽極酸化マスクであり、その境界線はマトリクス全体を
を大きく囲むように形成され、図では陽極酸化マスクA
Oの境界線から左側がマスクで覆われるが、この図で覆
われない部分には第2導電膜g2が存在しないので、こ
のパターンは直接は関係しない。The drain terminal DTM is formed of two layers of the first conductive film g1 made of a Cr film and the first conductive film d1 made of an ITO film for the same reason as the gate terminal GTM described above. The removed portion is connected to the video signal line DL. The semiconductor layer AS formed on the end portion of the gate insulating film GI is for etching the edge of the gate insulating film GI in a tapered shape. Drain terminal D
Protective film PSV on TM to connect to external circuit
Of course, 1 has been removed. AO is the above-mentioned anodizing mask, and its boundary line is formed so as to largely surround the entire matrix.
The left side from the boundary line of O is covered with a mask, but since the second conductive film g2 does not exist in the portion not covered in this figure, this pattern is not directly related.
【0057】(保持容量素子Caddの構造)透明画素電
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図4か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iおよび陽極酸化膜AOFで構成されている。(Structure of Storage Capacitance Element Cadd) The transparent pixel electrode ITO1 is formed so as to overlap the adjacent scanning signal line GL at the end opposite to the end connected to the thin film transistor TFT. In this superposition, as is clear from FIG. 4, the transparent pixel electrode ITO1 is used as one electrode PL2 and the adjacent scanning signal line GL is used as the other electrode PL.
A holding capacitance element (electrostatic capacitance element) Cadd which is 1 is configured. The dielectric film of the storage capacitor Cadd is an insulating film G used as a gate insulating film of the thin film transistor TFT.
I and the anodic oxide film AOF.
【0058】保持容量素子Caddは、図6からも明らか
なように、走査信号線GLの第2導電膜g2の幅を広げ
た部分に形成されている。なお、映像信号線DLと交差
する部分の第2導電膜g2は映像信号線DLとの短絡の
確率を小さくするため細くされている。保持容量素子C
addの電極PL1の段差部において透明画素電極ITO
1が断線しても、その段差をまたがるように形成された
第2導電膜d2および第3導電膜d3で構成された島領
域によってその不良は補償される。この島領域は、開口
率を低下しないように、できる限り小さく構成する。As is apparent from FIG. 6, the storage capacitor element Cadd is formed in a portion where the width of the second conductive film g2 of the scanning signal line GL is widened. The second conductive film g2 at the portion intersecting the video signal line DL is thinned in order to reduce the probability of short circuit with the video signal line DL. Storage capacitor C
In the step portion of the electrode PL1 of add, the transparent pixel electrode ITO
Even if 1 is broken, the defect is compensated by the island region formed by the second conductive film d2 and the third conductive film d3 formed so as to cross the step. This island region is made as small as possible so as not to reduce the aperture ratio.
【0059】(表示装置全体等価回路)表示マトリクス
部の等価回路とその周辺回路の結線図を図11に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ARは複数の画素を二次元状に配列し
たマトリクス・アレイである。(Equivalent Circuit of Entire Display Device) FIG. 11 shows a wiring diagram of an equivalent circuit of the display matrix portion and its peripheral circuits.
Although the figure is a circuit diagram, it is drawn corresponding to the actual geometrical arrangement. AR is a matrix array in which a plurality of pixels are two-dimensionally arranged.
【0060】図中、Xは映像信号線DLを意味し、添字
G、BおよびRがそれぞれ緑、青および赤画素に対応し
て付加されている。Yは走査信号線GLを意味し、添字
1,2,3,…,endは走査タイミングの順序にしたが
って付加されている。In the figure, X means a video signal line DL, and subscripts G, B and R are added corresponding to green, blue and red pixels, respectively. Y represents the scanning signal line GL, and subscripts 1, 2, 3, ..., End are added according to the order of scanning timing.
【0061】映像信号線X(添字省略)は交互に上側
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。The video signal lines X (subscripts omitted) are alternately connected to the upper (or odd) video signal drive circuit He and the lower (or even) video signal drive circuit Ho.
【0062】走査信号線Y(添字省略)は垂直走査回路
Vに接続されている。The scanning signal line Y (subscript omitted) is connected to the vertical scanning circuit V.
【0063】SUPは1つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。The SUP is a TFT liquid crystal display device for displaying information for a CRT (cathode ray tube) from a power supply circuit or a host (upper processing unit) for obtaining a stabilized voltage source obtained by dividing a plurality of voltages from one voltage source. It is a circuit including a circuit for exchanging information for use.
【0064】(保持容量素子Caddの等価回路とその動
作)図2に示される画素の等価回路を図12に示す。図
12において、Cgsは薄膜トランジスタTFTのゲート
電極GTとソース電極SD1との間に形成される寄生容
量である。寄生容量Cgsの誘電体膜は絶縁膜GIおよび
陽極酸化膜AOFである。Cpixは透明画素電極ITO
1(PIX)と共通透明画素電極ITO2(COM)と
の間に形成される液晶容量である。液晶容量Cpixの誘
電体膜は液晶LC、保護膜PSV1および配向膜ORI
1、ORI2である。Vlcは中点電位である。(Equivalent Circuit of Retaining Capacitance Element Cadd and Its Operation) FIG. 12 shows an equivalent circuit of the pixel shown in FIG. In FIG. 12, Cgs is a parasitic capacitance formed between the gate electrode GT and the source electrode SD1 of the thin film transistor TFT. The dielectric film having the parasitic capacitance Cgs is the insulating film GI and the anodic oxide film AOF. Cpix is a transparent pixel electrode ITO
A liquid crystal capacitor formed between 1 (PIX) and the common transparent pixel electrode ITO2 (COM). The dielectric film of the liquid crystal capacitance Cpix is the liquid crystal LC, the protective film PSV1 and the alignment film ORI.
1, ORI2. Vlc is the midpoint potential.
【0065】保持容量素子Caddは、薄膜トランジスタ
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。The storage capacitor element Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) Vlc when the thin film transistor TFT switches. This can be expressed by the following equation.
【0066】 ΔVlc={Cgs/(Cgs+Cadd+Cpix)}×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶LCに加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子C
addは放電時間を長くする作用もあり、薄膜トランジス
タTFTがオフした後の映像情報を長く蓄積する。液晶
LCに印加される直流成分の低減は、液晶LCの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。ΔVlc = {Cgs / (Cgs + Cadd + Cpix)} × ΔVg Here, ΔVlc represents a change amount of the midpoint potential due to ΔVg. This variation ΔVlc causes a direct current component applied to the liquid crystal LC, but the value can be reduced as the holding capacitance Cadd is increased. In addition, the storage capacitor element C
add also has the effect of lengthening the discharge time, and accumulates image information for a long time after the thin film transistor TFT is turned off. The reduction of the DC component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce so-called burn-in in which the previous image remains when the liquid crystal display screen is switched.
【0067】前述したように、ゲート電極GTはi型半
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。As described above, since the gate electrode GT is made large enough to completely cover the i-type semiconductor layer AS, the overlap area with the source electrode SD1 and the drain electrode SD2 is increased, and thus the parasitic capacitance Cgs is increased. The reverse effect is that the midpoint potential Vlc is easily affected by the gate (scanning) signal Vg. However, the storage capacitor Cadd
By providing the above, this demerit can be eliminated.
【0068】保持容量素子Caddの保持容量は、画素の
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。The storage capacitance of the storage capacitance element Cadd is 4 to 8 times (4.C
pix <Cadd <8 · Cpix), 8 to 3 for parasitic capacitance Cgs
Set to a value about twice (8 · Cgs <Cadd <32 · Cgs).
【0069】(保持容量素子Cadd電極線の結線方法)
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図11に示すように、共通透明画素電
極ITO2(Vcom)に接続する。上部透明ガラス基板
SUB2の共通透明画素電極ITO2は、前述したよう
に、液晶表示装置の周縁部において銀ペースト材によっ
て下部透明ガラス基板SUB1の外部引出配線に接続さ
れているので、初段の走査信号線GL(Y0)は下部透
明ガラス基板SUB1側でその外部引出配線に接続すれ
ば良い。あるいは、初段の保持容量電極線Y0は最終段
の走査信号線Yendに接続、Vcom以外の直流電位点(交
流接地点)に接続するかまたは垂直走査回路Vから1つ
余分に走査パルスY0を受けるように接続してもよい。(Method of Connecting Storage Capacitance Element Cadd Electrode Wire)
The first stage scanning signal line GL (Y 0 ) used only as the storage capacitor electrode line is connected to the common transparent pixel electrode ITO2 (Vcom) as shown in FIG. Since the common transparent pixel electrode ITO2 of the upper transparent glass substrate SUB2 is connected to the external lead wiring of the lower transparent glass substrate SUB1 by the silver paste material in the peripheral portion of the liquid crystal display device, as described above, the scanning signal line of the first stage. GL (Y 0 ) may be connected to the external lead wiring on the lower transparent glass substrate SUB1 side. Alternatively, the storage capacitor electrode line Y 0 in the first stage is connected to the scanning signal line Yend in the final stage and is connected to a DC potential point (AC ground point) other than Vcom, or one extra scanning pulse Y 0 from the vertical scanning circuit V. You may connect to receive.
【0070】(製造方法)つぎに、上述した液晶表示装
置の下部透明ガラス基板SUB1側の製造方法について
図13〜図15を参照して説明する。なお同図におい
て、中央の文字は工程名の略称であり、左側は図3に示
す画素部分、右側は図1に示すゲート端子付近の断面形
状でみた加工の流れを示す。工程Dを除き工程A〜工程
Iは各写真処理に対応して区分けしたもので、各工程の
いずれの断面図も写真処理後の加工が終わりフォトレジ
ストを除去した段階を示している。なお、写真処理とは
本説明ではフォトレジストの塗布からマスクを使用した
選択露光を経てそれを現像するまでの一連の作業を示す
ものとし、繰返しの説明は避ける。以下区分けした工程
に従って、説明する。(Manufacturing Method) Next, a manufacturing method of the lower transparent glass substrate SUB1 side of the above-mentioned liquid crystal display device will be described with reference to FIGS. In the figure, the letters in the center are abbreviations of process names, the left side shows the pixel portion shown in FIG. 3, and the right side shows the processing flow as seen in the sectional shape near the gate terminal shown in FIG. Except for the step D, steps A to I are divided corresponding to each photographic process, and all the cross-sectional views of each process show the stage where the processing after the photographic process is completed and the photoresist is removed. In this description, the photographic processing means a series of operations from the application of the photoresist to the selective exposure using the mask to the development thereof, and the repetitive description will be omitted. Description will be given below according to the divided steps.
【0071】工程A(図13) 7059ガラス(商品名)からなる下部透明ガラス基板
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けたのち、500℃、60分間のベークを行な
う。下部透明ガラス基板SUB1上に膜厚が約1000
ÅのCr膜からなる第1導電膜g1をスパッタリングに
より設け、写真処理後、エッチング液として硝酸第2セ
リウムアンモニウム溶液で第1導電膜g1を選択的にエ
ッチングする。それによって、ゲート端子GTM、ドレ
イン端子DTM、ゲート端子GTMを接続する陽極酸化
バスライン(図示せず)、ドレイン端子DTMを短絡す
るバスライン(図示せず)、陽極酸化バスラインに接続
された陽極酸化パッド(図示せず)を形成する。Step A (FIG. 13) After a silicon oxide film SIO is formed on both surfaces of a lower transparent glass substrate SUB1 made of 7059 glass (trade name) by dip processing, baking is performed at 500 ° C. for 60 minutes. The film thickness is about 1000 on the lower transparent glass substrate SUB1.
The first conductive film g1 made of a Cr film of Å is provided by sputtering, and after the photographic processing, the first conductive film g1 is selectively etched with a cerium ammonium nitrate solution as an etching solution. Thereby, the gate terminal GTM, the drain terminal DTM, the anodized bus line (not shown) connecting the gate terminal GTM, the bus line (not shown) short-circuiting the drain terminal DTM, and the anode connected to the anodized bus line. Form an oxide pad (not shown).
【0072】工程B(図13) 膜厚が約3000ÅのAl−Ta(Taの添加量は1.
5原子%)からなる第2導電膜g2をスパッタリングに
より設ける。写真処理後、リン酸と硝酸と氷酢酸との混
酸液で第2導電膜g2を選択的にエッチングする。Step B (FIG. 13) Al-Ta having a film thickness of about 3000Å (the addition amount of Ta is 1.
The second conductive film g2 composed of 5 atomic%) is provided by sputtering. After the photographic processing, the second conductive film g2 is selectively etched with a mixed acid solution of phosphoric acid, nitric acid and glacial acetic acid.
【0073】工程C(図13) 写真処理後(前述した陽極酸化マスクAO形成後)、3
%酒石酸をアンモニアによりPH7±0.5に調整した
溶液をエチレングリコール液で1:9に稀釈した液から
なる陽極酸化液中に下部透明ガラス基板SUB1を浸漬
し、陽極酸化電流密度が0.5mA/cm2になるように
調整する(定電流陽極酸化)。つぎに、所定のAl2O3
膜厚が得られるのに必要な陽極酸化電圧144Vに達す
るまで陽極酸化を行なう。その後、この状態で数分〜数
10分保持することが望ましい(定電圧陽極酸化)。こ
れは均一な陽極酸化膜AOFを得る上で大事なことであ
る。それによって、第2導電膜g2を陽極酸化され、走
査信号線GL、ゲート電極GTおよび電極PL1上に膜
厚が2000Åの陽極酸化膜AOFが形成される。Step C (FIG. 13) After photographic processing (after forming the above-described anodic oxidation mask AO), 3
The lower transparent glass substrate SUB1 is dipped in an anodizing solution consisting of a solution in which the pH of tartaric acid is adjusted to pH 7 ± 0.5 with ammonia and diluted 1: 9 with ethylene glycol solution, and the anodizing current density is 0.5 mA. / Cm 2 (constant current anodic oxidation). Next, a predetermined Al 2 O 3
Anodization is performed until the anodic oxidation voltage 144 V required to obtain the film thickness is reached. After that, it is desirable to hold this state for several minutes to several tens of minutes (constant voltage anodization). This is important in obtaining a uniform anodic oxide film AOF. As a result, the second conductive film g2 is anodized, and an anodized film AOF having a film thickness of 2000 Å is formed on the scanning signal line GL, the gate electrode GT and the electrode PL1.
【0074】工程D(図14) プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が2000Åの窒化シリコン膜
を設け、プラズマCVD装置にシランガス、水素ガスを
導入して、膜厚が2000Åのi型非晶質Si膜を設け
たのち、プラズマCVD装置に水素ガス、ホスフィンガ
スを導入して、膜厚が300ÅのN(+)型非晶質Si膜
を設ける。Step D (FIG. 14) Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a silicon nitride film having a film thickness of 2000Å, and silane gas and hydrogen gas are introduced into the plasma CVD apparatus to form the film. After forming an i-type amorphous Si film having a thickness of 2000 Å, hydrogen gas and phosphine gas are introduced into the plasma CVD apparatus to form an N (+) type amorphous Si film having a film thickness of 300 Å.
【0075】工程E(図14) 写真処理後、ドライエッチングガスとしてSF6、CC
l4を使用してN(+)型非晶質Si膜、i型非晶質Si
膜を選択的にエッチングすることにより、i型半導体層
ASの島を形成する。Step E (FIG. 14) After photoprocessing, SF 6 and CC are used as dry etching gas.
Use l 4 N (+) type amorphous Si film, i-type amorphous Si
The island of the i-type semiconductor layer AS is formed by selectively etching the film.
【0076】工程F(図14) 写真処理後、ドライエッチングガスとしてSF6を使用
して、窒化シリコン膜を選択的にエッチングする。Step F (FIG. 14) After photoprocessing, the silicon nitride film is selectively etched by using SF 6 as a dry etching gas.
【0077】工程G(図15) 膜厚が1000ÅのITO膜からなる第1導電膜d1を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第1導電膜d1を選択
的にエッチングすることにより、ゲート端子GTM、ド
レイン端子DTMの最上層および透明画素電極ITO1
を形成する。Step G (FIG. 15) A first conductive film d1 made of an ITO film having a film thickness of 1000 Å is provided by sputtering. After the photographic processing, the first conductive film d1 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution, whereby the uppermost layers of the gate terminal GTM and the drain terminal DTM and the transparent pixel electrode ITO1.
To form.
【0078】工程H(図15) 膜厚が1000ÅのCr膜からなる第2導電膜d2をス
パッタリングにより設け、さらに膜厚が4000ÅのA
l−Ta(Taの添加量は2原子%)からなる第3導電
膜d3をスパッタリングにより設ける。写真処理後、第
3導電膜d3を工程Bと同様な液でエッチングし、第2
導電膜d2を工程Aと同様な液でエッチングし、映像信
号線DL、ソース電極SD1、ドレイン電極SD2を形
成する。つぎに、ドライエッチング装置にCCl4、S
F6を導入して、N(+)型非晶質Si膜をエッチングす
ることにより、ソースとドレイン間のN(+)型半導体層
d0を選択的に除去する。Step H (FIG. 15) A second conductive film d2 made of a Cr film having a film thickness of 1000Å is provided by sputtering, and A having a film thickness of 4000Å is provided.
A third conductive film d3 made of 1-Ta (the added amount of Ta is 2 atomic%) is provided by sputtering. After the photographic processing, the third conductive film d3 is etched with the same liquid as in the process B,
The conductive film d2 is etched with the same liquid as in the process A to form the video signal line DL, the source electrode SD1 and the drain electrode SD2. Then, dry etching equipment is used for CCl 4 , S
By introducing F 6 and etching the N (+) type amorphous Si film, the N (+) type semiconductor layer d0 between the source and the drain is selectively removed.
【0079】工程I(図15) プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が1μmの窒化シリコン膜を設
ける。写真処理後、ドライエッチングガスとしてSF6
を使用した写真蝕刻技術で窒化シリコン膜を選択的にエ
ッチングすることによって、保護膜PSV1を形成す
る。Step I (FIG. 15) Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to form a silicon nitride film having a film thickness of 1 μm. After photo processing, SF 6 is used as a dry etching gas.
The protective film PSV1 is formed by selectively etching the silicon nitride film by a photo-etching technique using.
【0080】(応用範囲)以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
もちろんである。(Application Range) The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited to the embodiments and does not depart from the gist of the invention. Needless to say, various changes can be made in.
【0081】たとえば、上述実施例においては、最も大
きい量産効果が期待できる液晶表示装置の薄膜トランジ
スタ基板で説明したが、この発明はそれに限らず、密着
式フォトセンサ、エレクトロルミネセント表示装置等の
薄膜トランジスタ基板にも適用できる。また、上述実施
例においては、ゲート絶縁膜として陽極酸化膜AOFお
よび絶縁膜GIを用いたが、ゲート絶縁膜として陽極酸
化膜AOFのみを用いてもよい。また、上述実施例にお
いては、絶縁膜GIとして窒化シリコン膜を用いたが、
酸化シリコン膜を用いてもよい。また、上述実施例にお
いては、陽極酸化膜AOFの膜厚を2000Åとした
が、ゲート電極GTとソース電極SD1、ドレイン電極
SD2との間には約25V程度の最大電圧が印加される
から、陽極酸化膜AOFの膜厚を500Å以上にする必
要がある。また、上述実施例においては、各画素を列を
なすように配置したが、半ピッチずれた配置でもよい。
また、上述実施例においては、保持容量素子Caddを設
けたが、保持容量素子を設けなくともよい。また、上述
実施例においては、第1導電膜g1としてCr膜を用い
たが、Ta膜を用いてもよい。For example, in the above-mentioned embodiments, the thin film transistor substrate of the liquid crystal display device, which is expected to have the greatest mass production effect, has been described. Can also be applied to. Further, although the anodized film AOF and the insulating film GI are used as the gate insulating film in the above-described embodiments, only the anodized film AOF may be used as the gate insulating film. Further, in the above-mentioned embodiment, the silicon nitride film is used as the insulating film GI,
A silicon oxide film may be used. Further, in the above-mentioned embodiment, the thickness of the anodic oxide film AOF is 2000 Å, but a maximum voltage of about 25 V is applied between the gate electrode GT and the source electrode SD1 and the drain electrode SD2. The film thickness of the oxide film AOF must be 500 Å or more. Further, in the above-described embodiment, the pixels are arranged in rows, but they may be arranged with a half pitch shift.
Further, although the holding capacitor element Cadd is provided in the above-described embodiment, the holding capacitor element may not be provided. In addition, although the Cr film is used as the first conductive film g1 in the above-described embodiment, a Ta film may be used.
【0082】[0082]
【発明の効果】以上説明したように、この発明に係る薄
膜トランジスタ基板、液晶表示パネル、液晶表示装置に
おいては、十字形の線欠陥が発生するのを防止すること
ができ、しかも走査信号線と映像信号線との交差面積が
ほとんど増加することがないので、走査信号線と映像信
号線との短絡が発生しにくい。このように、この発明の
効果は顕著である。As described above, in the thin film transistor substrate, the liquid crystal display panel, and the liquid crystal display device according to the present invention, it is possible to prevent the generation of cross-shaped line defects, and moreover, the scanning signal line and the image. Since the area of intersection with the signal line hardly increases, a short circuit between the scanning signal line and the video signal line hardly occurs. As described above, the effect of the present invention is remarkable.
【図1】図2に示す画素の導電膜g2、d2、d3のみ
を描いた平面図である。FIG. 1 is a plan view showing only conductive films g2, d2, and d3 of the pixel shown in FIG.
【図2】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。FIG. 2 is a main-portion plan view showing one pixel and its periphery of a liquid crystal display portion of an active matrix type color liquid crystal display device to which the present invention is applied.
【図3】図2の3−3切断線における1画素とその周辺
を示す断面図である。FIG. 3 is a cross-sectional view showing one pixel and its periphery taken along the line 3-3 in FIG.
【図4】図2の4−4切断線における保持容量素子Cad
dの断面図である。FIG. 4 is a storage capacitor element Cad taken along section line 4-4 of FIG.
It is sectional drawing of d.
【図5】図2に示す画素を複数配置した液晶表示部の要
部平面図である。5 is a plan view of a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2 are arranged.
【図6】図2に示す画素の導電膜g2、i型半導体層A
Sのみを描いた平面図である。6 is a conductive film g2, i-type semiconductor layer A of the pixel shown in FIG.
It is a top view which drew only S.
【図7】図2に示す画素の導電膜d1、d2、d3のみ
を描いた平面図である。7 is a plan view illustrating only conductive films d1, d2, and d3 of the pixel shown in FIG.
【図8】図2に示す画素の画素電極層、遮光膜およびカ
ラーフィルタ層のみを描いた平面図である。8 is a plan view illustrating only a pixel electrode layer, a light shielding film, and a color filter layer of the pixel shown in FIG.
【図9】図5に示す画素配列の画素電極層、遮光膜およ
びカラーフィルタ層のみを描いた要部平面図である。FIG. 9 is a plan view of a principal part illustrating only a pixel electrode layer, a light shielding film, and a color filter layer of the pixel array shown in FIG.
【図10】ドレイン端子DTMと映像信号線DLとの接
続部付近を示す平面と断面の図である。FIG. 10 is a plan view and a cross-sectional view showing the vicinity of a connection between a drain terminal DTM and a video signal line DL.
【図11】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。FIG. 11 is an equivalent circuit diagram showing a liquid crystal display unit of an active matrix type color liquid crystal display device.
【図12】図2に示す画素の等価回路図である。FIG. 12 is an equivalent circuit diagram of the pixel shown in FIG.
【図13】下部透明ガラス基板SUB1側の工程A〜C
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。FIG. 13: Processes A to C on the lower transparent glass substrate SUB1 side
6 is a flowchart of a cross-sectional view of a pixel portion and a gate terminal portion showing the manufacturing process of FIG.
【図14】下部透明ガラス基板SUB1側の工程D〜F
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。FIG. 14: Processes D to F on the lower transparent glass substrate SUB1 side
6 is a flowchart of a cross-sectional view of a pixel portion and a gate terminal portion showing the manufacturing process of FIG.
【図15】下部透明ガラス基板SUB1側の工程G〜I
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。FIG. 15: Processes G to I on the lower transparent glass substrate SUB1 side
6 is a flowchart of a cross-sectional view of a pixel portion and a gate terminal portion showing the manufacturing process of FIG.
【図16】ゲート端子GTMと走査信号線GLとの接続
部近辺を示す平面と断面の図である。FIG. 16 is a plan view and a cross-sectional view showing the vicinity of a connecting portion between a gate terminal GTM and a scanning signal line GL.
【図17】従来の液晶表示装置の液晶表示部の要部平面
図である。FIG. 17 is a plan view of relevant parts of a liquid crystal display section of a conventional liquid crystal display device.
SUB…透明ガラス基板、GL…走査信号線、DL…映
像信号線 GI…絶縁膜、GT…ゲート電極、AS…i型半導体層 SD…ソース電極またはドレイン電極、PSV…保護
膜、BM…遮光膜 LC…液晶、TFT…薄膜トランジスタ、ITO…透明
画素電極 g、d…導電膜、Cadd…保持容量素子、AOF…陽極
酸化膜 AO…陽極酸化マスク、GTM…ゲート端子、DTM…
ドレイン端子SUB ... Transparent glass substrate, GL ... Scan signal line, DL ... Video signal line GI ... Insulating film, GT ... Gate electrode, AS ... i-type semiconductor layer SD ... Source electrode or drain electrode, PSV ... Protective film, BM ... Light-shielding film LC ... Liquid crystal, TFT ... Thin film transistor, ITO ... Transparent pixel electrode g, d ... Conductive film, Cadd ... Storage capacitor element, AOF ... Anodized film AO ... Anodized mask, GTM ... Gate terminal, DTM ...
Drain terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/784
Claims (3)
差して設けられた映像信号線および上記走査信号線と上
記映像信号線との交点に配置された薄膜トランジスタを
具備する薄膜トランジス基板において、上記映像信号線
を分岐させ、第1の分岐映像信号線を上記走査信号線と
交差させ、第2の分岐映像信号線のゲート電極上に位置
する部分をほぼ全長にわたってソース電極と対向させた
ことを特徴とする薄膜トランジスタ基板。1. A thin film transistor substrate comprising a plurality of scanning signal lines, a video signal line provided so as to intersect the scanning signal line, and a thin film transistor arranged at an intersection of the scanning signal line and the video signal line. , The video signal line is branched, the first branch video signal line is intersected with the scanning signal line, and the portion of the second branch video signal line located on the gate electrode is opposed to the source electrode over substantially the entire length. A thin film transistor substrate characterized by the above.
差して設けられた映像信号線および上記走査信号線と上
記映像信号線との交点に配置された薄膜トランジスタを
具備する薄膜トランジス基板を有する液晶表示パネルに
おいて、上記映像信号線を分岐させ、第1の分岐映像信
号線を上記走査信号線と交差させ、第2の分岐映像信号
線のゲート電極上に位置する部分をほぼ全長にわたって
ソース電極と対向させたことを特徴とする液晶表示パネ
ル。2. A thin film transistor substrate comprising a plurality of scanning signal lines, a video signal line provided so as to intersect the scanning signal line, and a thin film transistor arranged at an intersection of the scanning signal line and the video signal line. In the liquid crystal display panel having, the video signal line is branched, the first branch video signal line is intersected with the scanning signal line, and the portion of the second branch video signal line located on the gate electrode is provided over substantially the entire length. A liquid crystal display panel characterized by being opposed to a source electrode.
差して設けられた映像信号線および上記走査信号線と上
記映像信号線との交点に配置された薄膜トランジスタを
具備する薄膜トランジス基板を有し、上記映像信号線が
分岐し、第1の分岐映像信号線が上記走査信号線と交差
し、第2の分岐映像信号線のゲート電極上に位置する部
分がほぼ全長にわたってソース電極と対向している液晶
表示パネルと、上記液晶表示パネルに映像信号を与える
ための映像信号駆動回路と、上記液晶表示パネルに走査
信号を与えるための走査回路と、上記映像信号駆動回
路、上記走査回路に上記液晶表示パネル用の情報を与え
るための制御回路とを具備することを特徴とする液晶表
示装置。3. A thin film transistor substrate comprising a plurality of scanning signal lines, a video signal line provided so as to intersect the scanning signal line, and a thin film transistor arranged at an intersection of the scanning signal line and the video signal line. The video signal line is branched, the first branch video signal line intersects the scanning signal line, and the portion of the second branch video signal line located on the gate electrode is the source electrode over substantially the entire length. A liquid crystal display panel facing each other, a video signal drive circuit for giving a video signal to the liquid crystal display panel, a scanning circuit for giving a scanning signal to the liquid crystal display panel, the video signal drive circuit, and the scanning circuit And a control circuit for giving information for the liquid crystal display panel to the liquid crystal display device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15350692A JPH05341322A (en) | 1992-06-12 | 1992-06-12 | Thin-film transistor substrate, liquid crystal display panel and liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP15350692A JPH05341322A (en) | 1992-06-12 | 1992-06-12 | Thin-film transistor substrate, liquid crystal display panel and liquid crystal display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05341322A true JPH05341322A (en) | 1993-12-24 |
Family
ID=15564043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15350692A Pending JPH05341322A (en) | 1992-06-12 | 1992-06-12 | Thin-film transistor substrate, liquid crystal display panel and liquid crystal display device |
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Country | Link |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014112687A (en) * | 2005-02-03 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | Thin-film integrated circuit, module, and electronic apparatus |
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US10539839B2 (en) | 2015-02-12 | 2020-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1992
- 1992-06-12 JP JP15350692A patent/JPH05341322A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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