JPH05336440A - 映像混合装置 - Google Patents
映像混合装置Info
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- JPH05336440A JPH05336440A JP4143039A JP14303992A JPH05336440A JP H05336440 A JPH05336440 A JP H05336440A JP 4143039 A JP4143039 A JP 4143039A JP 14303992 A JP14303992 A JP 14303992A JP H05336440 A JPH05336440 A JP H05336440A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/272—Means for inserting a foreground image in a background image, i.e. inlay, outlay
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【目的】 １画面において複数の混合比にてグラフィッ
クス映像と演奏ビデオ映像とを混合する。 【構成】 演奏ビデオ信号とグラフィックスビデオ信号
との少なくとも１ライン分の混合比を示すフェ―ドデ―
タが所定の順次で発生され、そのフェ―ドデ―タが保持
手段に保持され水平同期信号に同期して保持手段から出
力され、その保持手段から出力されたフェ―ドデ―タに
応じて演奏ビデオ信号とグラフィックスビデオ信号とが
個別にレベル調整して加算される。 【効果】 １画面の１ライン毎に設定された混合比にて
演奏ビデオ信号とグラフィックスビデオ信号とが混合さ
れ、グラフィックス映像及び演奏ビデオ映像を用いるビ
デオ機器において背景、人物、文字等の映像毎のグラフ
ィックス映像と演奏ビデオ映像と混合して様々な効果映
像を作成することが容易に可能となる。
クス映像と演奏ビデオ映像とを混合する。 【構成】 演奏ビデオ信号とグラフィックスビデオ信号
との少なくとも１ライン分の混合比を示すフェ―ドデ―
タが所定の順次で発生され、そのフェ―ドデ―タが保持
手段に保持され水平同期信号に同期して保持手段から出
力され、その保持手段から出力されたフェ―ドデ―タに
応じて演奏ビデオ信号とグラフィックスビデオ信号とが
個別にレベル調整して加算される。 【効果】 １画面の１ライン毎に設定された混合比にて
演奏ビデオ信号とグラフィックスビデオ信号とが混合さ
れ、グラフィックス映像及び演奏ビデオ映像を用いるビ
デオ機器において背景、人物、文字等の映像毎のグラフ
ィックス映像と演奏ビデオ映像と混合して様々な効果映
像を作成することが容易に可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体の演奏により
得られた演奏ビデオ信号とデ―タ処理に基づいて得られ
たグラフィックスビデオ信号とを混合する映像混合装置
に関する。
得られた演奏ビデオ信号とデ―タ処理に基づいて得られ
たグラフィックスビデオ信号とを混合する映像混合装置
に関する。
【０００２】
【従来の技術】ビデオディスク等の記録媒体の演奏によ
り得られる動画又は静止画を示す演奏ビデオ信号と、サ
ブコ―ド信号として得られたグラフィックスデ―タに基
づいたグラフィックス映像を示すグラフィックスビデオ
信号とを混合する装置が例えば、特開平１−２５６０７
１号公報に開示されている。この映像混合装置において
は、演奏ビデオ信号とグラフィックスビデオ信号とが個
別に可変抵抗器を介して加算され、その可変抵抗器の抵
抗値が手動操作に応じて変化され、これにより演奏ビデ
オ信号とグラフィックスビデオ信号との混合比が任意に
定められるようになっている。
り得られる動画又は静止画を示す演奏ビデオ信号と、サ
ブコ―ド信号として得られたグラフィックスデ―タに基
づいたグラフィックス映像を示すグラフィックスビデオ
信号とを混合する装置が例えば、特開平１−２５６０７
１号公報に開示されている。この映像混合装置において
は、演奏ビデオ信号とグラフィックスビデオ信号とが個
別に可変抵抗器を介して加算され、その可変抵抗器の抵
抗値が手動操作に応じて変化され、これにより演奏ビデ
オ信号とグラフィックスビデオ信号との混合比が任意に
定められるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来の映像混合装置において、グラフィックス映像と演
奏ビデオ映像とを１画面全てにおいて同一の混合比にて
混合するものであった。すなわち、グラフィックス映像
の１画面のうちの１部分と他の部分とを異なる混合比で
演奏ビデオ映像に混合したり、逆に演奏ビデオ映像の１
画面のうちの１部分と他の部分とを異なる混合比でグラ
フィックス映像に混合するものではなかった。このこと
は、例えば、グラフィックス映像を用いたテレビゲ―ム
機器において背景、人物、文字等の映像毎のグラフィッ
クス映像と演奏ビデオ映像と混合して様々な効果映像を
作成することを不可能にしていた。
従来の映像混合装置において、グラフィックス映像と演
奏ビデオ映像とを１画面全てにおいて同一の混合比にて
混合するものであった。すなわち、グラフィックス映像
の１画面のうちの１部分と他の部分とを異なる混合比で
演奏ビデオ映像に混合したり、逆に演奏ビデオ映像の１
画面のうちの１部分と他の部分とを異なる混合比でグラ
フィックス映像に混合するものではなかった。このこと
は、例えば、グラフィックス映像を用いたテレビゲ―ム
機器において背景、人物、文字等の映像毎のグラフィッ
クス映像と演奏ビデオ映像と混合して様々な効果映像を
作成することを不可能にしていた。
【０００４】そこで、本発明の目的は、１画面において
複数の混合比にてグラフィックス映像と演奏ビデオ映像
とを混合することを可能にした映像混合装置を提供する
ことである。
複数の混合比にてグラフィックス映像と演奏ビデオ映像
とを混合することを可能にした映像混合装置を提供する
ことである。
【０００５】
【発明を解決するための手段】本発明の映像混合装置
は、記録媒体の演奏により得られた演奏ビデオ信号とデ
―タ処理手段の処理結果に基づいて得られたグラフィッ
クスビデオ信号とを混合する映像混合装置であって、演
奏ビデオ信号とグラフィックスビデオ信号との少なくと
も１ライン分の混合比を示すフェ―ドデ―タを所定の順
次で発生するフェ―ドデ―タ発生手段と、そのフェ―ド
デ―タ発生手段から発生されたフェ―ドデ―タを保持し
水平同期信号に同期して出力する保持手段と、保持手段
から出力されたフェ―ドデ―タに応じて演奏ビデオ信号
とグラフィックスビデオ信号とを個別にレベル調整して
加算する手段とを含むことを特徴としている。
は、記録媒体の演奏により得られた演奏ビデオ信号とデ
―タ処理手段の処理結果に基づいて得られたグラフィッ
クスビデオ信号とを混合する映像混合装置であって、演
奏ビデオ信号とグラフィックスビデオ信号との少なくと
も１ライン分の混合比を示すフェ―ドデ―タを所定の順
次で発生するフェ―ドデ―タ発生手段と、そのフェ―ド
デ―タ発生手段から発生されたフェ―ドデ―タを保持し
水平同期信号に同期して出力する保持手段と、保持手段
から出力されたフェ―ドデ―タに応じて演奏ビデオ信号
とグラフィックスビデオ信号とを個別にレベル調整して
加算する手段とを含むことを特徴としている。
【０００６】
【作用】本発明の映像混合装置においては、演奏ビデオ
信号とグラフィックスビデオ信号との少なくとも１ライ
ン分の混合比を示すフェ―ドデ―タが所定の順次で発生
され、そのフェ―ドデ―タが保持手段に保持され水平同
期信号に同期して保持手段から出力される。その保持手
段から出力されたフェ―ドデ―タに応じて演奏ビデオ信
号とグラフィックスビデオ信号とが個別にレベル調整し
て加算される。これにより、１画面の１ライン毎に設定
された混合比にて演奏ビデオ信号とグラフィックスビデ
オ信号とが混合される。
信号とグラフィックスビデオ信号との少なくとも１ライ
ン分の混合比を示すフェ―ドデ―タが所定の順次で発生
され、そのフェ―ドデ―タが保持手段に保持され水平同
期信号に同期して保持手段から出力される。その保持手
段から出力されたフェ―ドデ―タに応じて演奏ビデオ信
号とグラフィックスビデオ信号とが個別にレベル調整し
て加算される。これにより、１画面の１ライン毎に設定
された混合比にて演奏ビデオ信号とグラフィックスビデ
オ信号とが混合される。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１は本発明による映像混合装置を適用
したビデオ機器を示している。このビデオ機器において
は、共通のデ―タバスＢ１及びアドレスバスＢ２が設け
られ、そのバスＢ１，Ｂ２にはＣＰＵ１、ＲＯＭ２、Ｒ
ＡＭ３、ＶＤＣ（ビデオディスプレイコントロ―ラ）
４、ＶＣＥ（ビデオコントロ―ルエンコ―ダ）５及びデ
―タセレクタ６が接続されている。ＣＰＵ１は本ビデオ
機器全体を制御するものであり、ＲＯＭ２に予め書き込
まれたプログラムに従って命令及びデ―タをバスＢ１，
Ｂ２に出力する。ＲＯＭ２は本ビデオ機器に着脱自在に
設けられ、ＲＯＭ２には１又は複数プログラムの他、そ
のプログラムに必要なキャラクタデ―タ、フェ―ドデ―
タ等のデ―タが予め書き込まれている。ＲＡＭ３にはＲ
ＯＭ２から読み出されたデ―タや処理されたデ―タが一
時的に記憶される。ＶＤＣ４はＣＰＵ１からの命令に従
ってＶ（ビデオ）−ＲＡＭ１２にデ―タを書き込んだ
り、またＶ−ＲＡＭ１２から必要な画像デ―タを読み出
して出力する。
細に説明する。図１は本発明による映像混合装置を適用
したビデオ機器を示している。このビデオ機器において
は、共通のデ―タバスＢ１及びアドレスバスＢ２が設け
られ、そのバスＢ１，Ｂ２にはＣＰＵ１、ＲＯＭ２、Ｒ
ＡＭ３、ＶＤＣ（ビデオディスプレイコントロ―ラ）
４、ＶＣＥ（ビデオコントロ―ルエンコ―ダ）５及びデ
―タセレクタ６が接続されている。ＣＰＵ１は本ビデオ
機器全体を制御するものであり、ＲＯＭ２に予め書き込
まれたプログラムに従って命令及びデ―タをバスＢ１，
Ｂ２に出力する。ＲＯＭ２は本ビデオ機器に着脱自在に
設けられ、ＲＯＭ２には１又は複数プログラムの他、そ
のプログラムに必要なキャラクタデ―タ、フェ―ドデ―
タ等のデ―タが予め書き込まれている。ＲＡＭ３にはＲ
ＯＭ２から読み出されたデ―タや処理されたデ―タが一
時的に記憶される。ＶＤＣ４はＣＰＵ１からの命令に従
ってＶ（ビデオ）−ＲＡＭ１２にデ―タを書き込んだ
り、またＶ−ＲＡＭ１２から必要な画像デ―タを読み出
して出力する。
【０００８】ＶＤＣ４にはスプライトレジスタ４１、バ
ックグラウンドレジスタ４２及びプライオリティ回路４
３が設けられている。スプライトレジスタ４１には人
物、文字等のキャラクタ映像を示す８ビットの画像デ―
タがＶ−ＲＡＭ１２から読み出されて１ドット単位で保
持される。バックグラウンドレジスタ４２には背景映像
を示す８ビットの画像デ―タがＶ−ＲＡＭ１２から読み
出されて１ドット単位で保持される。プライオリティ回
路４３はＣＰＵ１から供給されるプライオリティ信号が
示す優先順位でレジスタ４１，４２に保持された画像デ
―タのいずれか１を選択的に出力するものである。スプ
ライトレジスタ４１が保持する画像デ―タは３つのスク
リ―ンからなるグラフィックス映像のうちのキャラクタ
映像のスクリ―ンＡのものであり、バックグラウンドレ
ジスタ４２が保持した画像デ―タは背景画像についての
２つのスクリ―ンＢ、Ｃのいずれか１である。表１に示
すようにスクリ―ンＣの画像デ―タＶＤ０〜ＶＤ７は全
て０であり、スクリ―ンＡ，Ｂの画像デ―タＶＤ０〜Ｖ
Ｄ７はＸで示されたように各々異なり全て０ということ
はなく一定していない。最上位ビットＶＤ８はキャラク
タ映像のスクリ―ンＡでは１、背景画像のスクリ―ン
Ｂ，Ｃでは０とされる。このＶＤ８は各レジスタ４１，
４２でデ―タ出力の際に付加されるものであり、結果と
して画像デ―タはＶＤＣ４から９ビットとなってＶＣＥ
５及び画像判別回路７に出力される。なお、ＶＤＣ４の
具体的な構成については特開昭６４−７８３１９号公報
に開示されている。
ックグラウンドレジスタ４２及びプライオリティ回路４
３が設けられている。スプライトレジスタ４１には人
物、文字等のキャラクタ映像を示す８ビットの画像デ―
タがＶ−ＲＡＭ１２から読み出されて１ドット単位で保
持される。バックグラウンドレジスタ４２には背景映像
を示す８ビットの画像デ―タがＶ−ＲＡＭ１２から読み
出されて１ドット単位で保持される。プライオリティ回
路４３はＣＰＵ１から供給されるプライオリティ信号が
示す優先順位でレジスタ４１，４２に保持された画像デ
―タのいずれか１を選択的に出力するものである。スプ
ライトレジスタ４１が保持する画像デ―タは３つのスク
リ―ンからなるグラフィックス映像のうちのキャラクタ
映像のスクリ―ンＡのものであり、バックグラウンドレ
ジスタ４２が保持した画像デ―タは背景画像についての
２つのスクリ―ンＢ、Ｃのいずれか１である。表１に示
すようにスクリ―ンＣの画像デ―タＶＤ０〜ＶＤ７は全
て０であり、スクリ―ンＡ，Ｂの画像デ―タＶＤ０〜Ｖ
Ｄ７はＸで示されたように各々異なり全て０ということ
はなく一定していない。最上位ビットＶＤ８はキャラク
タ映像のスクリ―ンＡでは１、背景画像のスクリ―ン
Ｂ，Ｃでは０とされる。このＶＤ８は各レジスタ４１，
４２でデ―タ出力の際に付加されるものであり、結果と
して画像デ―タはＶＤＣ４から９ビットとなってＶＣＥ
５及び画像判別回路７に出力される。なお、ＶＤＣ４の
具体的な構成については特開昭６４−７８３１９号公報
に開示されている。
【０００９】
【表１】
【００１０】ＶＣＥ５はカラ―テ―ブルメモリ５１、Ｒ
ＧＢ−Ｄ／Ａ変換回路５２及び同期信号発生回路５３を
備えいている。カラ―テ―ブルメモリ５１は画像デ―タ
に対応する色調を示すＲＧＢデ―タを例えば、２５６色
分記憶したカラ―テ―ブルを形成したＲＯＭからなり、
ＶＤＣ４から出力された画像デ―タに対応するＲＧＢデ
―タをＲＧＢ−Ｄ／Ａ変換回路５２に対して出力する。
ＲＧＢ−Ｄ／Ａ変換回路５２はＲＧＢデ―タをアナログ
ＲＧＢ信号に変換する。同期信号発生回路５３は分周器
から構成され基準クロック信号ＣＬＫを分周して水平同
期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及び１画素
単位のドットクロック信号ＤＣＬＫを発生する。これら
の信号はＶＤＣ４にタイミング信号として供給される。
また、同期信号発生回路５３からは水平同期信号ＨＳＹ
ＮＣがデ―タセレクタ６及びＲＧＢエンコ―ダ８に供給
され、更に、ビデオ信号源１０に垂直同期信号に応じた
リセット信号Ｖ−ＲＥＳＥＴが供給される。
ＧＢ−Ｄ／Ａ変換回路５２及び同期信号発生回路５３を
備えいている。カラ―テ―ブルメモリ５１は画像デ―タ
に対応する色調を示すＲＧＢデ―タを例えば、２５６色
分記憶したカラ―テ―ブルを形成したＲＯＭからなり、
ＶＤＣ４から出力された画像デ―タに対応するＲＧＢデ
―タをＲＧＢ−Ｄ／Ａ変換回路５２に対して出力する。
ＲＧＢ−Ｄ／Ａ変換回路５２はＲＧＢデ―タをアナログ
ＲＧＢ信号に変換する。同期信号発生回路５３は分周器
から構成され基準クロック信号ＣＬＫを分周して水平同
期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及び１画素
単位のドットクロック信号ＤＣＬＫを発生する。これら
の信号はＶＤＣ４にタイミング信号として供給される。
また、同期信号発生回路５３からは水平同期信号ＨＳＹ
ＮＣがデ―タセレクタ６及びＲＧＢエンコ―ダ８に供給
され、更に、ビデオ信号源１０に垂直同期信号に応じた
リセット信号Ｖ−ＲＥＳＥＴが供給される。
【００１１】ＲＧＢ−Ｄ／Ａ変換回路５２から出力され
たアナログＲＧＢ信号はＲＧＢエンコ―ダ８に供給され
る。ＲＧＢエンコ―ダ８はアナログＲＧＢ信号を水平同
期信号ＨＳＹＮＣに応じて複合（コンポジット）ビデオ
信号に変換する。この変換後のビデオ信号はグラフィッ
クスビデオ信号として混合回路９に供給される。混合回
路９はビデオディスクプレ―ヤ等のビデオ信号源１０か
らの演奏ビデオ信号を減衰させるＡＴＴ９１と、エンコ
ーダ８からのグラフィックスビデオ信号を減衰させるＡ
ＴＴ９２と、後述する切替スイッチ１１によって中継さ
れたフェ―ドデ―タを反転させるインバータ９３と、Ａ
ＴＴ９１，９２の出力ビデオ信号を加算する加算器９４
とからなる。ＡＴＴ９１の減衰度は供給されたフェ―ド
デ―タに応じて変化し、ＡＴＴ９２の減衰度はインバー
タ９３による反転データに応じて変化する。ＡＴＴ９
１，９２の出力信号が加算器９４を介してＣＲＴディス
プレイ（図示せず）に供給される。なお、ＡＴＴ９１，
９２各々は例えば、ビデオ信号ラインに設けられたＶＣ
Ａ（電圧制御増幅器）と、フェ―ドデ―タ等をアナログ
信号に変換して制御電圧としてＶＣＡに供給するＤ／Ａ
変換器とからなる。
たアナログＲＧＢ信号はＲＧＢエンコ―ダ８に供給され
る。ＲＧＢエンコ―ダ８はアナログＲＧＢ信号を水平同
期信号ＨＳＹＮＣに応じて複合（コンポジット）ビデオ
信号に変換する。この変換後のビデオ信号はグラフィッ
クスビデオ信号として混合回路９に供給される。混合回
路９はビデオディスクプレ―ヤ等のビデオ信号源１０か
らの演奏ビデオ信号を減衰させるＡＴＴ９１と、エンコ
ーダ８からのグラフィックスビデオ信号を減衰させるＡ
ＴＴ９２と、後述する切替スイッチ１１によって中継さ
れたフェ―ドデ―タを反転させるインバータ９３と、Ａ
ＴＴ９１，９２の出力ビデオ信号を加算する加算器９４
とからなる。ＡＴＴ９１の減衰度は供給されたフェ―ド
デ―タに応じて変化し、ＡＴＴ９２の減衰度はインバー
タ９３による反転データに応じて変化する。ＡＴＴ９
１，９２の出力信号が加算器９４を介してＣＲＴディス
プレイ（図示せず）に供給される。なお、ＡＴＴ９１，
９２各々は例えば、ビデオ信号ラインに設けられたＶＣ
Ａ（電圧制御増幅器）と、フェ―ドデ―タ等をアナログ
信号に変換して制御電圧としてＶＣＡに供給するＤ／Ａ
変換器とからなる。
【００１２】デ―タセレクタ６はスクリ―ンＡ〜Ｃに対
応する３つのレジスタ６１〜６３と、そのレジスタ６１
〜６３に接続されたラッチ回路６４〜６６を備えてい
る。レジスタ６１〜６３にＣＰＵ１からデ―タバスＢ１
及びアドレスバスＢ２を介してフェ―ドデ―タ及びアド
レスデ―タが供給される。アドレスデ―タによって指定
されるレジスタにフェ―ドデ―タは保持される。レジス
タ６１〜６３の保持フェ―ドデ―タは水平同期信号ＨＳ
ＹＮＣに応じて対応するラッチ回路６４〜６６に更に保
持される。ラッチ回路６４〜６６の出力には切替スイッ
チ１１が接続され、切替スイッチ１１はラッチ回路６４
〜６６のいずれか１の保持フェ―ドデ―タを混合回路９
に中継出力する。
応する３つのレジスタ６１〜６３と、そのレジスタ６１
〜６３に接続されたラッチ回路６４〜６６を備えてい
る。レジスタ６１〜６３にＣＰＵ１からデ―タバスＢ１
及びアドレスバスＢ２を介してフェ―ドデ―タ及びアド
レスデ―タが供給される。アドレスデ―タによって指定
されるレジスタにフェ―ドデ―タは保持される。レジス
タ６１〜６３の保持フェ―ドデ―タは水平同期信号ＨＳ
ＹＮＣに応じて対応するラッチ回路６４〜６６に更に保
持される。ラッチ回路６４〜６６の出力には切替スイッ
チ１１が接続され、切替スイッチ１１はラッチ回路６４
〜６６のいずれか１の保持フェ―ドデ―タを混合回路９
に中継出力する。
【００１３】画像判別回路７は供給される９ビットの画
像デ―タが上記したスクリ―ンＡ，Ｂ，Ｃのいずれに対
応するものであるかを判別するものである。例えば、画
像デ―タＶＤ０〜ＶＤ８のうちのＶＤ０〜ＶＤ７のビッ
トの論理和をとるＯＲ回路からなり、そのＯＲ回路の出
力とＶＤ８との２ビットが出力信号となる。その出力信
号が切替スイッチ１１の制御信号となる。
像デ―タが上記したスクリ―ンＡ，Ｂ，Ｃのいずれに対
応するものであるかを判別するものである。例えば、画
像デ―タＶＤ０〜ＶＤ８のうちのＶＤ０〜ＶＤ７のビッ
トの論理和をとるＯＲ回路からなり、そのＯＲ回路の出
力とＶＤ８との２ビットが出力信号となる。その出力信
号が切替スイッチ１１の制御信号となる。
【００１４】かかる構成において、ＣＰＵ１は先ず、Ｒ
ＯＭ２から得られたプログラムデ―タに従ってＲＯＭ２
から表示色を示すカラ―デ―タ及び人物等のキャラクタ
デ―タを読み出してアドレスデ―タと共にＶＤＣ４に供
給する。ＶＤＣ４は供給されたデ―タ毎にデ―タをそれ
に対応するアドレスデ―タで指定されるＶ−ＲＡＭ１２
の記憶位置に記憶させる。
ＯＭ２から得られたプログラムデ―タに従ってＲＯＭ２
から表示色を示すカラ―デ―タ及び人物等のキャラクタ
デ―タを読み出してアドレスデ―タと共にＶＤＣ４に供
給する。ＶＤＣ４は供給されたデ―タ毎にデ―タをそれ
に対応するアドレスデ―タで指定されるＶ−ＲＡＭ１２
の記憶位置に記憶させる。
【００１５】ＶＤＣ４において、図示しないスプライト
アトリビュ―トテ―ブルバッファに記憶されたパタ―ン
番号及びスプライトカラ―が読み出され、それに基づい
てＶ−ＲＡＭ１２の記憶位置からカラ―デ―タ及びキャ
ラクタデ―タが読み出されてスプライトレジスタ４１に
１ドットの画像デ―タとして保持される。また、ラスタ
位置からアドレスデ―タが得られ、そのアドレスデ―タ
に応じたＶ−ＲＡＭ１２のカラ―デ―タ及びキャラクタ
デ―タが得られ、更にキャラクタデ―タによって定まる
アドレス位置からデ―タを得てカラ―デ―タと共にバッ
クグラウンドレジスタ４２に１ドットの画像デ―タとし
て保持される。スプライトレジスタ４１及びバックグラ
ウンドレジスタ４２の保持画像デ―タＶＤ０〜ＶＤ７は
随時、例えば、ドットクロック毎に更新されて変化す
る。このＶＤＣ４とＶ−ＲＡＭ１２との間におけるデ―
タ転送についての具体的な動作は上記した特開昭６４−
７８３１９号公報に開示されているので、ここでの詳細
な動作説明は省略する。
アトリビュ―トテ―ブルバッファに記憶されたパタ―ン
番号及びスプライトカラ―が読み出され、それに基づい
てＶ−ＲＡＭ１２の記憶位置からカラ―デ―タ及びキャ
ラクタデ―タが読み出されてスプライトレジスタ４１に
１ドットの画像デ―タとして保持される。また、ラスタ
位置からアドレスデ―タが得られ、そのアドレスデ―タ
に応じたＶ−ＲＡＭ１２のカラ―デ―タ及びキャラクタ
デ―タが得られ、更にキャラクタデ―タによって定まる
アドレス位置からデ―タを得てカラ―デ―タと共にバッ
クグラウンドレジスタ４２に１ドットの画像デ―タとし
て保持される。スプライトレジスタ４１及びバックグラ
ウンドレジスタ４２の保持画像デ―タＶＤ０〜ＶＤ７は
随時、例えば、ドットクロック毎に更新されて変化す
る。このＶＤＣ４とＶ−ＲＡＭ１２との間におけるデ―
タ転送についての具体的な動作は上記した特開昭６４−
７８３１９号公報に開示されているので、ここでの詳細
な動作説明は省略する。
【００１６】ＣＰＵ１はＲＯＭ２に記憶されたプログラ
ムに従ってドットクロック信号ＤＣＬＫ毎にプライオリ
ティ信号を発生し、プライオリティ回路４３はプライオ
リティ信号が示す優先順位でレジスタ４１，４２に保持
された画像デ―タのいずれか１を選択的に出力する。画
像デ―タには上記したようにスクリ―ンＡ，Ｂ，Ｃに対
し予め定められた１ビットＶＤ８が各レジスタ４１，４
２でデ―タ出力の際に付加されるので、選択された画像
デ―タはＶＤ０〜ＶＤ８の９ビットとなってプライオリ
ティ回路４３から出力される。
ムに従ってドットクロック信号ＤＣＬＫ毎にプライオリ
ティ信号を発生し、プライオリティ回路４３はプライオ
リティ信号が示す優先順位でレジスタ４１，４２に保持
された画像デ―タのいずれか１を選択的に出力する。画
像デ―タには上記したようにスクリ―ンＡ，Ｂ，Ｃに対
し予め定められた１ビットＶＤ８が各レジスタ４１，４
２でデ―タ出力の際に付加されるので、選択された画像
デ―タはＶＤ０〜ＶＤ８の９ビットとなってプライオリ
ティ回路４３から出力される。
【００１７】図２(a) に示すように水平同期信号ＨＳＹ
ＮＣが発生している場合において、図２(b) はカラ―バ
―スト信号の発生を示している。図２(c) は実際にＣＲ
Ｔディスプレイの画面に表示される期間Ｔを示してい
る。図３は図２における期間Ｔ１の部分における１ドッ
ト毎の画像デ―タの変化を示している。具体的には図３
(a) はドットクロック信号ＤＣＬＫであり、図３(b) は
図２(c) と同様にＣＲＴディスプレイの画面に表示され
る期間である。図３(c) はプライオリティ回路４３から
出力される画像デ―タの最上位ビットＶＤ８の変化、図
３(d) はプライオリティ回路４３から出力される画像デ
―タのビットＶＤ０〜ＶＤ７の変化を示している。すな
わち、プライオリティ回路４３から１ドット毎に新たな
画像デ―タＶＤ０〜ＶＤ８が出力されるのである。
ＮＣが発生している場合において、図２(b) はカラ―バ
―スト信号の発生を示している。図２(c) は実際にＣＲ
Ｔディスプレイの画面に表示される期間Ｔを示してい
る。図３は図２における期間Ｔ１の部分における１ドッ
ト毎の画像デ―タの変化を示している。具体的には図３
(a) はドットクロック信号ＤＣＬＫであり、図３(b) は
図２(c) と同様にＣＲＴディスプレイの画面に表示され
る期間である。図３(c) はプライオリティ回路４３から
出力される画像デ―タの最上位ビットＶＤ８の変化、図
３(d) はプライオリティ回路４３から出力される画像デ
―タのビットＶＤ０〜ＶＤ７の変化を示している。すな
わち、プライオリティ回路４３から１ドット毎に新たな
画像デ―タＶＤ０〜ＶＤ８が出力されるのである。
【００１８】ＶＤＣ４から出力された画像デ―タはカラ
―テ―ブルメモリ５１のカラ―テ―ブルによって対応す
るＲＧＢデ―タに変換された後、更にＲＧＢ−Ｄ／Ａ変
換回路５２によってアナログのＲＧＢ信号に変換され
る。このＲＧＢ信号はＲＧＢエンコ―ダ８を介してグラ
フィックスビデオ信号として混合回路９に供給される。
また、ＶＤＣ４から出力された画像デ―タに応じて画像
判別回路７においてスクリ―ンＡ，Ｂ，Ｃが判別され、
この判別結果がスイッチ切替信号として切替スイッチ１
１に供給される。切替スイッチ１１は画像デ―タがスク
リ―ンＡを示すものであるならば、選択位置ａに切替ら
れ、スクリ―ンＢを示すものであるならば、選択位置ｂ
に切替られ、スクリ―ンＣを示すものであるならば、選
択位置ｃに切替られる。
―テ―ブルメモリ５１のカラ―テ―ブルによって対応す
るＲＧＢデ―タに変換された後、更にＲＧＢ−Ｄ／Ａ変
換回路５２によってアナログのＲＧＢ信号に変換され
る。このＲＧＢ信号はＲＧＢエンコ―ダ８を介してグラ
フィックスビデオ信号として混合回路９に供給される。
また、ＶＤＣ４から出力された画像デ―タに応じて画像
判別回路７においてスクリ―ンＡ，Ｂ，Ｃが判別され、
この判別結果がスイッチ切替信号として切替スイッチ１
１に供給される。切替スイッチ１１は画像デ―タがスク
リ―ンＡを示すものであるならば、選択位置ａに切替ら
れ、スクリ―ンＢを示すものであるならば、選択位置ｂ
に切替られ、スクリ―ンＣを示すものであるならば、選
択位置ｃに切替られる。
【００１９】一方、ＣＰＵ１はＲＯＭ２に記憶されたプ
ログラムに従ってフェ―ドデ―タ及びアドレスデ―タを
デ―タセレクタ６に適宜供給する。よって、アドレスデ
―タで指定されるレジスタ６１〜６３のうちの１のレジ
スタにフェ―ドデ―タは保持され、そのレジスタに既に
フェ―ドデ―タが保持されていた場合には供給されたフ
ェ―ドデ―タによって更新される。レジスタ６１〜６３
には通常、図４(b) 〜図４(d) に示すように、１Ｈ期間
において水平同期信号ＨＳＹＮＣ（図４(a) ）の立上り
後にフェ―ドデ―タＦＡ〜ＦＣが供給され、その保持内
容が変化する。ラッチ回路６４〜６６には水平同期信号
ＨＳＹＮＣが供給されるので、水平同期信号ＨＳＹＮＣ
の立上りに応じてラッチ回路６４〜６６各々は対応する
レジスタ６１〜６３の保持フェ―ドデ―タＦＡ〜ＦＣを
受け入れ、図４(e) 〜図４(g) に示すように水平同期信
号ＨＳＹＮＣの立上り時に更新保持する。よって、図４
(b) 〜図４(d) のハッチング部分におけるデ―タが矢印
で示したように図４(e) 〜図４(g) のハッチング部分の
デ―タとして移行することになる。この更新により例え
ば、ＶＤＣ４から出力された画像デ―タの最上位ビット
ＶＤ８が図５(a) に示すように、また、そのビットＶＤ
０〜ＶＤ７のＯＲ出力が図５(b) に示すように１ドット
毎に変化する場合においては、図５(c) に示す如くフェ
―ドデ―タがＦＡ〜ＦＣのいずれか１に変化することに
なる。ただし、対応するレジスタ６１〜６３の保持フェ
―ドデ―タに変化がなければ、ラッチ回路６４〜６６が
新たに保持したフェ―ドデ―タの内容は変化しない。
ログラムに従ってフェ―ドデ―タ及びアドレスデ―タを
デ―タセレクタ６に適宜供給する。よって、アドレスデ
―タで指定されるレジスタ６１〜６３のうちの１のレジ
スタにフェ―ドデ―タは保持され、そのレジスタに既に
フェ―ドデ―タが保持されていた場合には供給されたフ
ェ―ドデ―タによって更新される。レジスタ６１〜６３
には通常、図４(b) 〜図４(d) に示すように、１Ｈ期間
において水平同期信号ＨＳＹＮＣ（図４(a) ）の立上り
後にフェ―ドデ―タＦＡ〜ＦＣが供給され、その保持内
容が変化する。ラッチ回路６４〜６６には水平同期信号
ＨＳＹＮＣが供給されるので、水平同期信号ＨＳＹＮＣ
の立上りに応じてラッチ回路６４〜６６各々は対応する
レジスタ６１〜６３の保持フェ―ドデ―タＦＡ〜ＦＣを
受け入れ、図４(e) 〜図４(g) に示すように水平同期信
号ＨＳＹＮＣの立上り時に更新保持する。よって、図４
(b) 〜図４(d) のハッチング部分におけるデ―タが矢印
で示したように図４(e) 〜図４(g) のハッチング部分の
デ―タとして移行することになる。この更新により例え
ば、ＶＤＣ４から出力された画像デ―タの最上位ビット
ＶＤ８が図５(a) に示すように、また、そのビットＶＤ
０〜ＶＤ７のＯＲ出力が図５(b) に示すように１ドット
毎に変化する場合においては、図５(c) に示す如くフェ
―ドデ―タがＦＡ〜ＦＣのいずれか１に変化することに
なる。ただし、対応するレジスタ６１〜６３の保持フェ
―ドデ―タに変化がなければ、ラッチ回路６４〜６６が
新たに保持したフェ―ドデ―タの内容は変化しない。
【００２０】この３つのフェ―ドデ―タＦＡ〜ＦＣのう
ちの１デ―タが切替スイッチ１１によって選択されて混
合回路９に供給される。混合回路９にはグラフィックス
ビデオ信号及びフェ―ドデ―タＦＡ〜ＦＣのうちの１デ
―タの他に、ビデオ信号源１０から演奏ビデオ信号が供
給される。混合回路９においては、演奏ビデオ信号を減
衰させるＡＴＴ９１の減衰度は選択されたフェ―ドデ―
タに応じて変化し、グラフィックスビデオ信号を減衰さ
せるＡＴＴ９２の減衰度はインバ―タ９３による反転デ
―タに応じて変化する。フェ―ドデ―タが４ビットとす
ると、そのフェ―ドデ―タが不透明状態の“００００”
を示すならば、ＡＴＴ９２の減衰度が最低となりＡＴＴ
９１の減衰度が最高となり、グラフィックスビデオ信号
がそのまま混合回路９から出力され、フェ―ドデ―タが
完全透明状態“１１１１”を示すならば、ＡＴＴ９２の
減衰度が最高となりＡＴＴ９１の減衰度が最低となり、
演奏ビデオ信号がそのまま混合回路９から出力される。
よって、フェ―ドデ―タが透明度を増したデ―タである
ほど、ＡＴＴ９２の減衰度が上昇し、ＡＴＴ９１の減衰
度が低下する。透明度が大きくなるほど演奏ビデオ画像
のグラフィックス画像に対する重ね合せ具合が大きくな
る。ＡＴＴ９１，９２の出力信号が加算器９４を介して
ＣＲＴディスプレイに供給され、ＣＲＴディスプレイの
画面には例えば、動画等の演奏ビデオ画像にグラフィッ
クス画像が加えられた映像が表示され、その映像は１画
面において最大で１ライン毎に演奏ビデオ画像とグラフ
ィックス画像との混合具合が変化する。更に、画面の１
ラインのうちでもグラフィックス画像は画面の１ドット
毎にスクリ―ンＡ，Ｂ，Ｃのうちの１が選択されるの
で、１ドット毎にフェ―ドデ―タが異なるように設定で
き、その場合には１ドット毎に演奏ビデオ画像とグラフ
ィックス画像との混合具合が変化する。
ちの１デ―タが切替スイッチ１１によって選択されて混
合回路９に供給される。混合回路９にはグラフィックス
ビデオ信号及びフェ―ドデ―タＦＡ〜ＦＣのうちの１デ
―タの他に、ビデオ信号源１０から演奏ビデオ信号が供
給される。混合回路９においては、演奏ビデオ信号を減
衰させるＡＴＴ９１の減衰度は選択されたフェ―ドデ―
タに応じて変化し、グラフィックスビデオ信号を減衰さ
せるＡＴＴ９２の減衰度はインバ―タ９３による反転デ
―タに応じて変化する。フェ―ドデ―タが４ビットとす
ると、そのフェ―ドデ―タが不透明状態の“００００”
を示すならば、ＡＴＴ９２の減衰度が最低となりＡＴＴ
９１の減衰度が最高となり、グラフィックスビデオ信号
がそのまま混合回路９から出力され、フェ―ドデ―タが
完全透明状態“１１１１”を示すならば、ＡＴＴ９２の
減衰度が最高となりＡＴＴ９１の減衰度が最低となり、
演奏ビデオ信号がそのまま混合回路９から出力される。
よって、フェ―ドデ―タが透明度を増したデ―タである
ほど、ＡＴＴ９２の減衰度が上昇し、ＡＴＴ９１の減衰
度が低下する。透明度が大きくなるほど演奏ビデオ画像
のグラフィックス画像に対する重ね合せ具合が大きくな
る。ＡＴＴ９１，９２の出力信号が加算器９４を介して
ＣＲＴディスプレイに供給され、ＣＲＴディスプレイの
画面には例えば、動画等の演奏ビデオ画像にグラフィッ
クス画像が加えられた映像が表示され、その映像は１画
面において最大で１ライン毎に演奏ビデオ画像とグラフ
ィックス画像との混合具合が変化する。更に、画面の１
ラインのうちでもグラフィックス画像は画面の１ドット
毎にスクリ―ンＡ，Ｂ，Ｃのうちの１が選択されるの
で、１ドット毎にフェ―ドデ―タが異なるように設定で
き、その場合には１ドット毎に演奏ビデオ画像とグラフ
ィックス画像との混合具合が変化する。
【００２１】図６は本発明の他の実施例を示している。
この映像混合装置においては、デ―タセレクタ６にはレ
ジスタ６１〜６３及びラッチ回路６４〜６６の他に、レ
ジスタ６７及びラッチ回路６８が設けられている。レジ
スタ６１〜６３及びラッチ回路６４〜６６はグラフィッ
クスビデオ信号のためのフェ―ドデ―タを保持するもの
であり、レジスタ６７及びラッチ回路６８は演奏ビデオ
信号のためのフェ―ドデ―タを保持するものである。切
替スイッチ１１による中継出力はＡＴＴ９２に直接供給
され、またラッチ回路６８の出力はＡＴＴ９１に直接供
給される。よって、この混合回路９には図１の装置のイ
ンバ―タ９３は設けられていない。ＣＰＵ１はＲＯＭ２
に記憶されたプログラムに従ってフェ―ドデ―タ及びア
ドレスデ―タをデ―タセレクタ６に適宜供給する。よっ
て、アドレスデ―タで指定されるレジスタ６１〜６３，
６７のうちの１のレジスタにフェ―ドデ―タは保持さ
れ、そのレジスタに既にフェ―ドデ―タが保持されてい
た場合には供給されたフェ―ドデ―タによって更新され
る。水平同期信号ＨＳＹＮＣの立上りに応じてラッチ回
路６４〜６６，６８各々は対応するレジスタ６１〜６
３，６７の保持フェ―ドデ―タを受け入れて更新保持す
る。その他の動作は図１に示した装置と同様である。な
お、同一時点においてＡＴＴ９１に供給されるフェ―ド
デ―タとＡＴＴ９２に供給されるフェ―ドデ―タとの関
係は図１に示した装置と同様に反転関係にある。これは
ＲＯＭ２に記憶されたプログラムに従ったＣＰＵ１の処
理の段階でデ―タセレクタ６に供給する各フェ―ドデ―
タを反転関係になるように予め行なうのである。
この映像混合装置においては、デ―タセレクタ６にはレ
ジスタ６１〜６３及びラッチ回路６４〜６６の他に、レ
ジスタ６７及びラッチ回路６８が設けられている。レジ
スタ６１〜６３及びラッチ回路６４〜６６はグラフィッ
クスビデオ信号のためのフェ―ドデ―タを保持するもの
であり、レジスタ６７及びラッチ回路６８は演奏ビデオ
信号のためのフェ―ドデ―タを保持するものである。切
替スイッチ１１による中継出力はＡＴＴ９２に直接供給
され、またラッチ回路６８の出力はＡＴＴ９１に直接供
給される。よって、この混合回路９には図１の装置のイ
ンバ―タ９３は設けられていない。ＣＰＵ１はＲＯＭ２
に記憶されたプログラムに従ってフェ―ドデ―タ及びア
ドレスデ―タをデ―タセレクタ６に適宜供給する。よっ
て、アドレスデ―タで指定されるレジスタ６１〜６３，
６７のうちの１のレジスタにフェ―ドデ―タは保持さ
れ、そのレジスタに既にフェ―ドデ―タが保持されてい
た場合には供給されたフェ―ドデ―タによって更新され
る。水平同期信号ＨＳＹＮＣの立上りに応じてラッチ回
路６４〜６６，６８各々は対応するレジスタ６１〜６
３，６７の保持フェ―ドデ―タを受け入れて更新保持す
る。その他の動作は図１に示した装置と同様である。な
お、同一時点においてＡＴＴ９１に供給されるフェ―ド
デ―タとＡＴＴ９２に供給されるフェ―ドデ―タとの関
係は図１に示した装置と同様に反転関係にある。これは
ＲＯＭ２に記憶されたプログラムに従ったＣＰＵ１の処
理の段階でデ―タセレクタ６に供給する各フェ―ドデ―
タを反転関係になるように予め行なうのである。
【００２２】図７は更に本発明の他の実施例を示してい
る。この実施例においては、ＲＧＢエンコ―ダ８の出力
には３つのオンオフスイッチ１３〜１５が並列に接続さ
れている。このオンオフスイッチ１３〜１５のいずれか
１のスイッチが画像判別回路７の出力信号に応じてオン
となる。オンオフスイッチ１３〜１５各々の出力にはＡ
ＴＴ９３〜９５のいずれか１が接続され、ＡＴＴ９３〜
９５各々にはデ―タセレクタ６の対応するラッチ回路６
４〜６６の保持フェ―ドデ―タが供給される。よって、
オンオフスイッチ１３〜１５のうちのオンとなったスイ
ッチを介して供給されるグラフィックスビデオ信号がＡ
ＴＴ９３〜９５のうちの対応する１のＡＴＴによって減
衰され、ラッチ回路６８の保持フェ―ドデ―タに応じて
ＡＴＴ９１によって演奏ビデオ信号は減衰され、これら
ビデオ信号が加算器９４において混合されて出力され
る。その他の構成は図６に示した構成と同様である。
る。この実施例においては、ＲＧＢエンコ―ダ８の出力
には３つのオンオフスイッチ１３〜１５が並列に接続さ
れている。このオンオフスイッチ１３〜１５のいずれか
１のスイッチが画像判別回路７の出力信号に応じてオン
となる。オンオフスイッチ１３〜１５各々の出力にはＡ
ＴＴ９３〜９５のいずれか１が接続され、ＡＴＴ９３〜
９５各々にはデ―タセレクタ６の対応するラッチ回路６
４〜６６の保持フェ―ドデ―タが供給される。よって、
オンオフスイッチ１３〜１５のうちのオンとなったスイ
ッチを介して供給されるグラフィックスビデオ信号がＡ
ＴＴ９３〜９５のうちの対応する１のＡＴＴによって減
衰され、ラッチ回路６８の保持フェ―ドデ―タに応じて
ＡＴＴ９１によって演奏ビデオ信号は減衰され、これら
ビデオ信号が加算器９４において混合されて出力され
る。その他の構成は図６に示した構成と同様である。
【００２３】
【発明の効果】以上の如く、本発明の映像混合装置にお
いては、演奏ビデオ信号とグラフィックスビデオ信号と
の少なくとも１ライン分の混合比を示すフェ―ドデ―タ
が所定の順次で発生され、そのフェ―ドデ―タが保持手
段に保持され水平同期信号に同期して保持手段から出力
される。その保持手段から出力されたフェ―ドデ―タに
応じて演奏ビデオ信号とグラフィックスビデオ信号とが
個別にレベル調整して加算される。これにより、１画面
の１ライン毎に設定された混合比にて演奏ビデオ信号と
グラフィックスビデオ信号とが混合される。よって、グ
ラフィックス映像を用いたビデオ機器において背景、人
物、文字等の映像毎のグラフィックス映像と演奏ビデオ
映像と混合して様々な効果映像を作成することが容易に
可能となる。
いては、演奏ビデオ信号とグラフィックスビデオ信号と
の少なくとも１ライン分の混合比を示すフェ―ドデ―タ
が所定の順次で発生され、そのフェ―ドデ―タが保持手
段に保持され水平同期信号に同期して保持手段から出力
される。その保持手段から出力されたフェ―ドデ―タに
応じて演奏ビデオ信号とグラフィックスビデオ信号とが
個別にレベル調整して加算される。これにより、１画面
の１ライン毎に設定された混合比にて演奏ビデオ信号と
グラフィックスビデオ信号とが混合される。よって、グ
ラフィックス映像を用いたビデオ機器において背景、人
物、文字等の映像毎のグラフィックス映像と演奏ビデオ
映像と混合して様々な効果映像を作成することが容易に
可能となる。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の装置の各部の動作波形を示す図である。
【図３】図１の装置の各部の動作波形を示す図である。
【図４】図１の装置の各部の動作状態を示す図である。
【図５】図１の装置の各部の動作状態を示す図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】本発明の他の実施例を示すブロック図である。
１ ＣＰＵ ２ ＲＯＭ ４ ＶＤＣ ５ ＶＣＥ ６ デ―タセレクタ ９ 混合回路 １２ Ｖ−ＲＡＭ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月１０日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【表１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図３】
【図４】
【図５】
【図１】
【図６】
【図７】
フロントページの続き (72)発明者 岡本 学 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 長瀬 芳伸 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 吉見 隆 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 山崎 仁志 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 松浦 祐康 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 宮崎 正和 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 古田 芳樹 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 須井 昌弘 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内 (72)発明者 的場 博文 埼玉県所沢市花園４丁目2610番地パイオニ ア株式会社所沢工場内
Claims (2)
- 【請求項１】 記録媒体の演奏により得られた演奏ビデ
オ信号とデ―タ処理手段の処理結果に基づいて得られた
グラフィックスビデオ信号とを混合する映像混合装置で
あって、前記演奏ビデオ信号と前記グラフィックスビデ
オ信号との少なくとも１ライン分の混合比を示すフェ―
ドデ―タを所定の順次で発生するフェ―ドデ―タ発生手
段と、前記フェ―ドデ―タ発生手段から発生されたフェ
―ドデ―タを保持し水平同期信号に同期して出力する保
持手段と、前記保持手段から出力されたフェ―ドデ―タ
に応じて前記演奏ビデオ信号と前記グラフィックスビデ
オ信号とを個別にレベル調整して加算する手段とを含む
ことを特徴とする映像混合装置。 - 【請求項２】 前記デ―タ処理手段は互いに個別のグラ
フィックス映像を示す複数の画像デ―タのうちから選択
的に１つの画像デ―タを１画素単位で出力するデ―タ出
力手段と、前記デ―タ出力手段から出力された画像デ―
タを前記グラフィックスビデオ信号に変換する手段と、
前記デ―タ出力手段から出力された画像デ―タがいずれ
のグラフィックス映像に属するものであるか否かを判別
する判別手段とを含み、前記フェ―ドデ―タ発生手段は
前記複数の画像デ―タ毎のフェ―ドデ―タを発生し、前
記保持手段は前記複数の画像デ―タ毎にフェ―ドデ―タ
を保持し複数の保持したフェ―ドデ―タのうちの前記判
別手段の判別結果に応じた１のフェ―ドデ―タを出力す
ることを特徴とする請求項１記載の映像混合装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143039A JP3059302B2 (ja) | 1992-06-03 | 1992-06-03 | 映像混合装置 |
| US08/071,014 US5355175A (en) | 1992-06-03 | 1993-06-02 | Video mixing apparatus capable of combining two input signals and varying the mixing ratio line by line |
| DE69330692T DE69330692T2 (de) | 1992-06-03 | 1993-06-03 | Vorrichtung zur Überblendung von Videosignalen |
| EP93304314A EP0573293B1 (en) | 1992-06-03 | 1993-06-03 | Video mixing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143039A JP3059302B2 (ja) | 1992-06-03 | 1992-06-03 | 映像混合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336440A true JPH05336440A (ja) | 1993-12-17 |
| JP3059302B2 JP3059302B2 (ja) | 2000-07-04 |
Family
ID=15329488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143039A Expired - Fee Related JP3059302B2 (ja) | 1992-06-03 | 1992-06-03 | 映像混合装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5355175A (ja) |
| EP (1) | EP0573293B1 (ja) |
| JP (1) | JP3059302B2 (ja) |
| DE (1) | DE69330692T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100638064B1 (ko) * | 1997-05-19 | 2007-05-04 | 소니 가부시끼 가이샤 | 재생장치,기록장치및기록매체 |
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|---|---|---|---|---|
| US5471570A (en) * | 1993-12-30 | 1995-11-28 | International Business Machines Corporation | Hardware XOR sprite for computer display systems |
| US5502504A (en) † | 1994-04-28 | 1996-03-26 | Prevue Networks, Inc. | Video mix program guide |
| AU701684B2 (en) * | 1994-12-14 | 1999-02-04 | Koninklijke Philips Electronics N.V. | Subtitling transmission system |
| US5880739A (en) * | 1995-06-06 | 1999-03-09 | Compaq Computer Corporation | Blitting of images using instructions |
| US5739868A (en) * | 1995-08-31 | 1998-04-14 | General Instrument Corporation Of Delaware | Apparatus for processing mixed YUV and color palettized video signals |
| US5835103A (en) * | 1995-08-31 | 1998-11-10 | General Instrument Corporation | Apparatus using memory control tables related to video graphics processing for TV receivers |
| US5838296A (en) | 1995-08-31 | 1998-11-17 | General Instrument Corporation | Apparatus for changing the magnification of video graphics prior to display therefor on a TV screen |
| US6023302A (en) * | 1996-03-07 | 2000-02-08 | Powertv, Inc. | Blending of video images in a home communications terminal |
| US6573946B1 (en) * | 2000-08-31 | 2003-06-03 | Intel Corporation | Synchronizing video streams with different pixel clock rates |
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|---|---|---|---|---|
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| CA1310771C (en) * | 1987-05-18 | 1992-11-24 | Ivan J. Maltz | Video compositing using a software linear keyer |
| JPH07118798B2 (ja) * | 1988-02-29 | 1995-12-18 | パイオニア株式会社 | 画像情報の記録方法及び再生方法 |
| DE3842977C2 (de) * | 1988-12-21 | 1996-03-28 | Broadcast Television Syst | Mischeinrichtung für Videosignale |
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| US5027212A (en) * | 1989-12-06 | 1991-06-25 | Videologic Limited | Computer based video/graphics display system |
-
1992
- 1992-06-03 JP JP4143039A patent/JP3059302B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-02 US US08/071,014 patent/US5355175A/en not_active Expired - Fee Related
- 1993-06-03 DE DE69330692T patent/DE69330692T2/de not_active Expired - Fee Related
- 1993-06-03 EP EP93304314A patent/EP0573293B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100638064B1 (ko) * | 1997-05-19 | 2007-05-04 | 소니 가부시끼 가이샤 | 재생장치,기록장치및기록매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0573293A1 (en) | 1993-12-08 |
| DE69330692D1 (de) | 2001-10-11 |
| JP3059302B2 (ja) | 2000-07-04 |
| EP0573293B1 (en) | 2001-09-05 |
| US5355175A (en) | 1994-10-11 |
| DE69330692T2 (de) | 2002-06-20 |
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