JPH0533545U - メモリパツケージ - Google Patents

メモリパツケージ

Info

Publication number
JPH0533545U
JPH0533545U JP8081691U JP8081691U JPH0533545U JP H0533545 U JPH0533545 U JP H0533545U JP 8081691 U JP8081691 U JP 8081691U JP 8081691 U JP8081691 U JP 8081691U JP H0533545 U JPH0533545 U JP H0533545U
Authority
JP
Japan
Prior art keywords
memory
package
terminal
output terminals
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8081691U
Other languages
English (en)
Inventor
信司 儘田
Original Assignee
日本電気エンジニアリング株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気エンジニアリング株式会社 filed Critical 日本電気エンジニアリング株式会社
Priority to JP8081691U priority Critical patent/JPH0533545U/ja
Publication of JPH0533545U publication Critical patent/JPH0533545U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Dram (AREA)

Abstract

(57)【要約】 【目的】メモリＩＣの実装面積を増加させないで、全体
のメモリ容量を増加させる。 【構成】メモリパッケージ１０ａと１０ｂとが、メモリ
パッケージ１０ｂのソケット形状の入出力端子４−１〜
４−ｎが結合されて、二枚重ねになっており、メモリパ
ッケージ１０ａはソケット形状の入出力端子４−１〜４
−ｎを含むパッケージ２ａ上にメモリＩＣ１ａと、メモ
リＩＣ１ａのチップセレクト端子を一方に接続し他方を
入出力端子４−１〜４−ｎに接続した回路短絡用端子３
ａとを実装し、同様にメモリパッケージ１０ｂはパッケ
ージ２ｂ上にメモリＩＣ１ｂと、回路短絡用端子３ｂと
を実装している。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案はメモリパッケージに関する。
【０００２】
【従来の技術】
従来、この種のメモリパッケージは、図３に示すように、メモリＩＣ１−１〜 １−ｎと、データコーダ９とによって構成され、メモリＩＣ１−１〜１−ｎそれ ぞれのチップセレクト端子をデコーダ９のそれぞれの出力端子に接続することに より、アドレスに応じたメモリＩＣを選択する構成となっている。
【０００３】
【考案が解決しようとする課題】
この従来のメモリパッケージは、デーコーダの出力端子に各メモリＩＣのチッ プセレクト端子が接続されているので、メモリＩＣの数量分の実装面積が必要で あるという問題点がある。
【０００４】
【課題を解決するための手段】
本考案のメモリパッケージは、ソケット形状の複数の入出力端子を含むパッケ ージ上にメモリＩＣと、このメモリＩＣのチップセレクト端子を一方に接続し他 方を前記複数の入出力端子に接続した回路短絡用端子とを有している。
【０００５】
【実施例】
次に、本考案について図面を参照して説明する。
【０００６】 図１は本考案の一実施例を二枚重ねた場合の一適用例を示す側面図である。
【０００７】 図１において、本適用例は本実施例のメモリパッケージ１０ａと１０ｂとが、 メモリパッケージ１０ａのソケット形状の入出力端子４−１〜４−ｎにメモリパ ッケージ１０ｂのソケット形状の入出力端子４−１〜４−ｎが接合されて、二枚 重ねになっており、メモリパッケージ１０ａはソケット形状の出力端子４−１〜 ４−ｎを含むパッケージ２ａ上にメモリＩＣ１ａと、メモリＩＣ１ａのチップセ レクト端子を一方に接続し他方を入出力端子４−１〜４−ｎに接続した回路短絡 用端子３ａとを実装し、同様にメモリパッケージ１０ｂはパッケージ２ｂ上にメ モリＩＣ１ｂと、回路短絡用端子３ｂとを実装している。
【０００８】 図２は図１に示す一適用例のブロック図である。
【０００９】 図２において回路短絡用端子３ａはメモリＩＣ１ａが選択されるように予め内 部で端子が短絡されて、一方の端子がメモリＩＣ１ａのチップセレクト端子８ａ に、他方を入出力端子４−ｋ〜４−ｎ接続し、同様に回路短絡用端子３ｂはメモ リＩＣ１ｂが選択されるように予め内部で端子が短絡されて、一方の端子がメモ リＩＣ１ｂのチップセレクト端子８ｂに、他方が入出力端子４−ｋ〜４−ｎに接 続されてある。
【００１０】
【考案の効果】
以上説明したように本考案は、ソケット形状の複数の入出力端子を含むパッケ ージ上に、メモリＩＣと、メモリＩＣのチップセレクト端子を一方に接続し他方 を入出力端子に接続した回路短絡用端子とを有することにより、ソケット形状を 有した入出力端子を互いに結合して、メモリパッケージ１枚分の面積で複数のメ モリパッケージを実装出来るという効果と、メモリパッケージを重ねて実装がで きるため簡単に全体のメモリ容量を増加させることが出来るという効果を有する 。
【図面の簡単な説明】
【図１】本考案の一実施例を二枚重ねた場合の一適用例
を示す側面図である。
【図２】図１に示す本実施例を二枚重ねた場合の一適用
例を示すブロック図である。
【図３】従来のメモリパッケージの一例を示すブロック
図である。
【符号の説明】
１ａ，１ｂ，１−１，１−１ｎ メモリＩＣ ２ａ，２ｂ パッケージ ３ａ，３ｂ 回路短絡用端子 ４，４−１〜４−ｎ 入出力端子 ５ａ，５ｂ，５ データバス ６ａ，６ｂ，６ アドレスバス ７−１〜７−ｎ チップセレクト信号 ８ａ，８ｂ チップセレクト端子 ９ デコーダ １０ａ，１０ｂ メモリパッケージ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ソケット形状の複数の入出力端子を含む
    パッケージ上にメモリＩＣと、このメモリＩＣのチップ
    セレクト端子を一方に接続し他方を前記複数の入出力端
    子に接続した回路短絡用端子とを有することを特徴とす
    るメモリパッケージ。
JP8081691U 1991-10-04 1991-10-04 メモリパツケージ Pending JPH0533545U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8081691U JPH0533545U (ja) 1991-10-04 1991-10-04 メモリパツケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8081691U JPH0533545U (ja) 1991-10-04 1991-10-04 メモリパツケージ

Publications (1)

Publication Number Publication Date
JPH0533545U true JPH0533545U (ja) 1993-04-30

Family

ID=13728982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8081691U Pending JPH0533545U (ja) 1991-10-04 1991-10-04 メモリパツケージ

Country Status (1)

Country Link
JP (1) JPH0533545U (ja)

Similar Documents

Publication Publication Date Title
JPH0533545U (ja) メモリパツケージ
JPH01144664A (ja) 半導体メモリ用集積回路装置
JPS60106297U (ja) Ｒｏｍパツケ−ジ
JPH0567650A (ja) 半導体装置
JPH0250623B2 (ja)
JPS58150161U (ja) カ−ド式デ−タ処理装置
JPS5980950U (ja) リレ−接点保護回路
JPS58113193U (ja) 表示装置
JPS58153306U (ja) 検出端子付センサ
JPS58133837U (ja) 半導体装置
JPS61134030A (ja) 半導体集積回路装置
JPS6049693U (ja) 厚膜回路基板
JPS59123348U (ja) 混成集積回路装置
JPS58104975U (ja) Ｉｃ回路チエツカ
JPH01168092A (ja) 集積回路装置
JPS59146139U (ja) ドライバ−ｉｃ実装型記録表示素子
JPS60153505U (ja) ブロツク抵抗
JPH0375525U (ja)
JPS5956760U (ja) 半導体集積回路
JPS6090845U (ja) 半導体装置
JPS60133632U (ja) 半導体素子の実装構造
JPS585122U (ja) キ−識別回路
JPS58106944U (ja) プロ−ブカ−ド
JPS6339952U (ja)
JPS58140639U (ja) 集積回路ケ−ス端子