JPH0533325B2

JPH0533325B2 -

Info

Publication number: JPH0533325B2
Application number: JP60054642A
Authority: JP
Inventors: Tsutomu Ishihara
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-03-20
Filing date: 1985-03-20
Publication date: 1993-05-19
Also published as: JPS61213723A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、機械的ひずみ等の物理量の変化に応
じた抵抗値変化を示す検知素子を含むブリツジ回
路を備えた物理量検出回路に関する。

〔従来技術とその問題点〕

従来、この種の物理量検出回路として、ストレ
イン・ゲージを用いた圧力変換器がよく知られて
いる。該圧力変換器では、ゲージ抵抗を用いてホ
イートストーンブリツジ回路（以後単にブリツジ
回路と略称する）を構成し、印加圧力に応答して
生じる該ゲージ抵抗の抵抗値変化を、該ブリツジ
回路を定電圧源あるいは定電流源で励起すること
によつて該ブリツジ回路の不平衡電圧として検出
し、該不平衡電圧をさらに増幅して圧力に比例し
た出力信号を取り出していた。第３図はその回路
構成例である。図において、１００はゲージ抵抗
１〜４から成るブリツジ回路、５，６は該ブリツ
ジ回路に定電圧あるいは定電流を印加するための
励起端子、７，８は該ブリツジ回路の不平衡電圧
検出端子をそれぞれ示す。ゲージ抵抗１〜４とし
ては例えば半導体ダイアフラム上に選択拡散等に
より形成された拡散抵抗が用いられ、ゲージ抵抗
１，３とゲージ抵抗２，４はそれぞれ印加圧力に
対し互いに逆方向の抵抗値変化を示すよう、その
長手及び横手方向の結晶軸が選択されて配列され
ている。この結果、印加圧力に対して例えばゲー
ジ抵抗１，３の抵抗値が増大すると、ゲージ抵抗
２，４の抵抗値は逆に減少し、この結果、ブリツ
ジ回路１００の検出端子７，８間には印加圧力に
比例した不平衡電圧ΔEが得られる。次に該不平
衡電圧ΔEは電圧増幅回路２００によつて増幅、
シングルエンド化される。該電圧増幅回路２００
としては、例えば図に示したような３個の演算増
幅器９，１０，１１と抵抗１２，１３，１４，１
５，１６，１７，１８から成る周知の差動増幅回
路が用いられ、不平衡電圧ΔEは増幅、インピー
ダンス変換されたシングルエンド出力V₀として
該圧力変換器の出力端子１９に取り出される。

しかしながら、上記検出回路に用いられる差動
増幅回路 (1) 計３個の演算増幅器を必要とするので、回路
規模及び消費電力が大きくなる (2) 多数の抵抗を必要とする上、各抵抗間の抵抗
値及び温度計数には厳密なマツチングが要求さ
れるので、回路の調整が煩雑となり、組立・検
査に多大な時間と労力を要する (3) (2)と同一の理由により、モノリシツクIC化
による量産化が困難で、製造コストが高価にな
る等の問題があり、これらが、圧力変換器の小型
化、低消費電力化、モノリシツクIC化による低
価格化を妨げる要因となつていた。

すなわち、圧力変換器を小型化、低消費電力
化、低価格化するためには、１個の演算増幅器で
構成できて、しかも高入力抵抗、高同相除去比
（CMRR）等のブリツジ回路側からの性能要求を
満足する差動増幅回路のブリツジ回路との一体化
が不可欠である。

１個の演算増幅器で構成される差動増幅回路と
して、従来、第４図に示すような演算増幅器３０
と４個の抵抗３１，３２，３３，３４から成る回
路がよく知られている。図において、３５及び３
６は差動入力端子、３７は出力端子であり、抵抗
３２，３１の抵抗比（Ｒ３２／Ｒ３１）と抵抗３
４，３３の抵抗比（Ｒ３４／Ｒ３３）を等しく選
ぶことにより、出力端子３７には端子３６，３５
間の差電圧が（Ｒ３２／Ｒ３１）倍された出力電
圧が得られる。

しかしながら、上記構成の差動増幅回路をブリ
ツジ回路と一体化した場合 (1) 入力抵抗が高くとれない（ブリツジ回路から
見た負荷が大きい） (2) 抵抗３２，３１の抵抗比と抵抗３４，３３の
抵抗比との間にアンバランスがあると、差動入
力に対するゲインにアンバランスが生じるばか
りでなく、回路の同相除去比（CNRR）が著
しく劣化するなどの欠点があり、第３図に示した回路と同程度
の性能を得ることは非常に困難であつた。

第３図に示した回路構成はバイポーラ技術によ
る集積化を前提としている。しかしながら、集積
化変換器の目標は多機能化、インテリジエント化
にあり、これらの目標を実現する集積回路技術と
しては、バイポーラ技術よりもMIS技術の方が優
れている。すなわち、将来の集積化変換器には、
半導体検知素子と同一基板上に、単に増幅機能の
みでなく、マルチプレツクス機能、チツプ内での
演算処理機能、コンピユータとのデイジタルイン
ターフエースを可能にするＡ／Ｄ変換及びデイジ
タル信号処理機能等を搭載することが要求され
る。

これらの要求には、アナログ・スイツチ、Ａ／
Ｄ・Ｄ／Ａ変換、マイクロプロセツサ、ROM，
RAM等を含むアナログ・デイジタル混載回路の
分野で実績があり、バイポーラ技術に比べ低消費
電力と大規模集積化が可能なMIS集積回路技術の
方が適している。

以上を背景として、一例を第５図に示すような
MIS集積化に適した物理量検出回路（特願昭58−
181101）が考えられた。

図において、１００は第３図と全く同一の構成
要素から成るブリツジ回路、３００は演算増幅器
４０と、それぞれC₁及びC₂なる容量値をもつコ
ンデンサ４１及び４２と、それぞれ周期的に開閉
（OFF−ON）を繰り返すスイツチ４３，４４，
４５，４６及び４７とで構成される差動増幅回路
である。

この回路は、以下の動作手順を周期的に繰り返
す。

(1) スイツチ４３と４４を閉じることによりコン
デンサ４１をブリツジ回路１００の検出端子
７，８間に得られる不平衡電圧ΔEに充電する。
同時にスイツチ４７を閉じ、コンデンサ４２の
電荷をリセツトする。

(2) スイツチ４３及び４４を開き、コンデンサ４
１にブリツジ回路の不平衡電圧ΔEに比例した
電荷を蓄積保持する。同時にスイツチ４７を開
く。

(3) スイツチ４５及び４６を閉じることによりコ
ンデンサ４１に蓄積されていた電荷をコンデン
サ４２に転送する。演算増幅器４０の入力換算
オフセツト電圧を無視すると、このとき出力端
子４８に得られる出力電圧Voutは次式で与え
られる。

Vout＝（C₁／C₂）・ΔE (4) スイツチ４５及び４６を開き、出力電圧を保
持する。

すなわち、この回路では、ブリツジ回路１００
の出力電圧ΔEに比例した電荷量をコンデンサ４
１に蓄積し、この蓄積電荷を予めリセツトされた
コンデンサ４２に転送することによりコンデンサ
４１と４２の容量比（C₁／C₂）で決まる増幅度
を得ている。この場合、コンデンサ４１のリーク
を無視すれば、差動増幅回路３００の入力抵抗は
事実上無限大となり、ブリツジ回路の負荷を極め
て小さくすることができる。また、ブリツジ回路
の不平衡電圧に比例した電荷をコンデンサ４１に
蓄積する過程でのCMRRは原理上無限大である
ので非常に高CMRRの差動増幅が可能である。
第３図及び第４図に示した検出回路の演算増幅器
が抵抗を駆動するための定常的な電流の駆動能力
を必要としたのに対し、第５図に示した検出回路
の演算増幅器はコンデンサを充放電するための過
渡的な電流駆動能力しか必要としないので、大幅
な低消費電力化が図れる。また、この検出回路に
使用されるスイツチは例えばMISFETスイツチ、
コンデンサは例えばMISゲート電極−反転層間容
量あるいは二層電極間容量を用いることにより、
MIS集積回路技術で容易に実現可能であり、これ
とMIS演算増幅器、半導体検知素子をオンチツプ
一体化することによりMIS集積化された物理量検
出回路が構成可能である。以上のように、第５図
に示した検出回路は高入力抵抗、高CMRRで
MIS集積化による小型・低消費電力・低価格化に
極めて好都合である。しかしながら上記回路に
は、何らかの手段で演算増幅器の入力換算のオフ
セツト電圧の影響を補償しなければならないとい
う問題があつた。

すなわち、第５図に示した検出回路において、
演算増幅器４０の入力換算オフセツト電圧をVos
とすると、このVosも増幅され、前述の出力電圧
Voutは次式のように変更される。

Vout＝（C₁／C₂）・ΔE＋（１＋C₁／C₂）・Vos したがつて、ブリツジ回路１００の不平衡電圧
ΔEにのみ比例した出力電圧（上式右辺の第１項）
を得るには、何らかの調整手段を用いて出力電圧
から上式右辺の第２項に相当する電圧を差し引か
なければならない。これは、例えば、演算増幅器
４０の非反転入力端子に入力換算オフセツト電圧
Vosと等しい電圧を供給することにより達成され
るが、これによるICとしてのピン数の増大なら
びに外付部品数の増大及び組立・調整工数の増大
は低価格化の大きな支障となる。

オフセツト調整が必要な点は、第３図及び第４
図に示した従来例の場合も同様であり、これま
で、調整なしに出力オフセツト電圧を補償するこ
とのできる物理量検出回路はなかつた。

〔発明の目的〕

本発明の目的は、上記圧力変換器等の物理量検
出回路の従来の問題点を解消するためになされた
もので、演算増幅器の入力換算オフセツト電圧を
自動的に補償し出力におけるその影響を排除する
手段を備え、MIS集積化に適した小型・低消費電
力で低価格の物理量検出回路を提供することにあ
る。

〔発明の構成〕

本発明に係る物理量検出回路は、少なくとも一
辺に検知対象の変化に応じて抵抗値変化を示す検
知素子を含むブリツジ回路と、非反転入力端子が
基準電圧端子に接続された演算増幅器と、一端子
がこの演算増幅器の反転入力端子に共通接続され
るとともに他端子が周期的なスイツチの開閉動作
により前記ブリツジ回路のそれぞれ対応する不平
衡電圧検出端子と前記基準電圧端子とに交互に接
続される第１及び第２のコンデンサと、前記演算
増幅器の反転入力端子と出力端子の間に接続され
並列に設けられたスイツチにより周期的に放電さ
れる第３のコンデンサとを含むことを特徴として
いる。

〔実施例〕

以下に、図面を用いて本発明の実施例を説明す
る。

第１図は、本発明を圧力変換器に適用した場合
についての一実施例を示す回路図である。この図
において、１００は第３図及び第５図で説明した
全く同一の構成要素から成るブリツジ回路、４０
０は演算増幅器５０と、それぞれC₁，C₂及びC₃
なる容量値をもつコンデンサ５１，５２及び５３
と、それぞれ周期的に開閉（OFF−ON）を繰り
返すスイツチ５４，５５，５６，５７及び５８と
で構成される差動増幅回路である。

本実施例ではブリツジ回路１００の不平衡電圧
検出端子７及び８がスイツチ５４及び５５を介し
てそれぞれ対応するコンデンサ５１及び５２の一
端子に導びかれている。該コンデンサ５Ｇ及び５
２の上記一端子は同時にスイツチ５６及び５７を
介して基準電圧端子をなすアース端子に導びかれ
ており、ほかの一端子は演算増幅器５０の反転入
力端子に共通接続されている。該演算増幅器５０
の非反転入力端子は基準電圧端子をなすアース端
子に接続されており、反転入力端子と出力端子５
９の間にコンデンサ５３が接続されている。該コ
ンデンサ５３には並列に放電用スイツチ５８が設
けられてる。

第２図は、第１図に示した回路におけるスイツ
チ５４〜５８の開閉順序の一例を示すタイミング
図である。第２図において６４，６５，６６，６
７，６８はそれぞれ、第１図におけるスイツチ５
４，５５，５６，５７，５８の開閉状態を示して
おり、実線区間がスイツチの閉じる（ON）期
間、破線区間がスイツチの開く（OFF）期間を
それぞれ表わしている。第２図から明らかなよう
に、この実施例ではスイツチ５４，５７，５８、
スイツチ５５，５６がそれぞれ連動して同時に開
閉する。

以下、第１図と第２図を参照しつつ、本実施例
の動作を説明する。まず、第２図の期間６０で、
スイツチ５８が閉じるので、演算増幅器５０はユ
ニテイ・フイードバツク接続となり、コンデンサ
５３の蓄積電荷はリセツトされる。いま、演算増
幅器５０の非反転入力端子はアース端子に接続さ
れているから、このとき、反転入力端子と出力端
子５９にはともに該演算増幅器５０の入力換算オ
フセツト電圧Vosが現われる。この期間６０にス
イツチ５４と５７が閉じるので、ブリツジ回路１
００の一方の検出端子７に得られる電圧をV₀と
すると、コンデンサ５１は（V₁−Vos）に、コ
ンデンサ５２は（−Vos）にそれぞれ充電され
る。したがつて、次の期間６１でスイツチ５４と
５７が開くと、コンデンサ５１及び５２にはそれ
ぞれC₁・（V₁−Vos）及びC₂・（−Vos）なる蓄積
電荷が残留する。この期間６１でスイツチ５８も
開くが、コンデンサ５３に蓄積電荷はないから出
力端子５９は依然Vosのままである。次に期間６
２となり、スイツチ５５と５６が閉じると、コン
デンサ５１は演算増幅器５０の反転入力端子とア
ース端子間に、コンデンサ５２は反転入力端子と
ブリツジ回路１００のもう一方の検出端子８間に
それぞれ接続されることになる。このとき、演算
増幅器５０は、過渡的には反転入力端子と非反転
入力端子間の電圧差を増幅し、その出力電圧でコ
ンデンサ５３を充電するように働き、最終的に
は、非反転入力端子と反転入力端子の電圧差を
Vosにする。したがつて、定常状態では演算増幅
器５０の反転入力端子の電圧はVosとなり、ブリ
ツジ回路１００の検出端子８に得られる電圧を
V₂とすると、コンデンサ５１及び５２の端子間
電圧はそれぞれ（−Vos）及び（V₂−Vos）とな
る。それゆえ、期間６０と期間６２でのコンデン
サ間での５１及び５２の蓄積電荷の変化ΔQ₁及び
ΔQ₂は ΔQ₁＝C₁・（V₁−Vos）−C₁・（−Vos）＝C₁・V₁ ΔQ₂＝C₂・（−Vos）−C₂・（V₂−Vos）＝−C₂・V₂ となり、これがすべてコンデンサ５３に転送され
るから、期間６２に演算増幅器５０の出力端子５
９に得られる出力電圧Voutは、次の電荷保存の
式 C₁・V₁−C₂・V₂−C₃・（Vout−Vos）△＝０より
次式で与えられ Vout＝C₁・V₁−C₂・V₂／C₃＋Vos C₁＝C₂とすると、以下のようになる。

Vout＝C₁／C₃・（V₁−V₂）＋Vos ＝（C₁／C₃）・ΔE＋Vos 次に期間６３でスイツチ５５及び５６が開く
と、各コンデンサは蓄積電荷をそのま保持し、出
力電圧Voutは保持される。

以上がこの実施例での動作の一周期であり、以
後、同様な動作が周期的に繰り返される。

以上説明したように、本実施例では、ブリツジ
回路１００の不平衡検出端子７及び８に得られる
電圧V₁及びV₂をそれぞれ交互に逆極性となるよ
うに異なるタイミング（すなわち演算増幅器５０
Ｇがリセツトされている期間６０と増幅を達成し
ている期間６２）でコンデンサ５１及び５２Ｇに
印加することにより差動増幅を達成している。し
かもコンデンサ５１及び５２への充電は入力換算
オフセツト電圧を差し引いた形で行なわれるの
で、コンデンサ５３には正確に信号成分に対応し
た電荷量のみが転送され、従来例のように入力換
算オフセツト電圧が信号成分に混入して増幅され
ることはない。すなわち本実施例の出力オフセツ
ト電圧は増幅されない入力換算オフセツト電圧の
みとなつており、通常これは調整なしで充分許容
し得る性質のものである。

したがつて、本実施例によれば、第５図に示し
た検出回路が有していた高入力抵抗・高CMRR
の差動増幅、MOS集積化による小型・低消費電
力化の可能性等の特徴を備えた上、出力オフセツ
ト電圧の調整が不要で組立調整工数の極めて低減
された低価格の圧力変換器が提供される。

なお上記実施例ではアース端子を基準電圧端子
としたが、他の電圧値を有する端子を基準電圧端
子とすることもできる。

また、検知素子として感圧ゲージ抵抗１〜４を
用いた圧力変換器の場合を例にこの発明を説明し
たが、この発明は圧力変換器のみならず、温度セ
ンサをはじめ検知対象の変化に応じて抵抗値変化
を示す検知素子を用いてブリツジ回路を構成する
各種センサの検出回路に広く適用できる。

更に、ブリツジ回路１００のすべての辺に検知
素子を設ける必要はなく、検知素子の個数は適宜
に選択することができる。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、
一個の演算増幅器と３個のコンデンサとこれらの
各コンデンサに所定の手順でブリツジ回路の検出
端子に生じた不平衡電圧を与えるように構成され
た複数のスイツチとによつて差動増幅回路を構成
したため、モノリシツクIC化による量産化に適
し、小型、低消費電力、低価格の物理量検出回路
を実現することができる。また、出力オフセツト
電圧は増幅されない入力換算オフセツト電圧のみ
となり、これは通常許容され得るものであるので
出力オフセツト電圧の調整が不要となり、組立調
整工数を極めて低減することができる。更に、本
発明はMIS集積回路技術との共合性に優れてお
り、同技術によるＡ／Ｄ、Ｄ／Ａ変換器、マイク
ロプロセンサ等の一体化が可能であるので、機能
拡張性に富んだ物理量検出回路が実現される。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２
図は第１図で示された回路中のスイツチの開閉
（OFF−ON）動作順序を示したタイミング図、
第３図は従来の物理量検出回路の回路図、第４図
は従来の差動増幅回路の別実施例の回路図、第５
図はMIS集積化が可能な従来の物理量検出回路の
回路図である。１，２，３，４……検知素子としてのゲージ抵
抗、７，８……不平衡電圧検出端子、５０……演
算増幅器、５１，５２，５３……コンデンサ、５
４，５５，５６，５７，５８……スイツチ、１０
０……ブリツジ回路、４００……差動増幅回路。

Claims

【特許請求の範囲】

１少なくとも一辺に検知対象の変化に応じて抵
抗値変化を示す検知素子を含むブリツジ回路と、
非反転入力端子が基準電圧端子に接続された演算
増幅器と、一端子がこの演算増幅器の反転入力端
子に共通接続されるとともに他端子が周期的なス
イツチの開閉動作により前記ブリツジ回路のそれ
ぞれ対応する不平衡電圧検出端子と前記基準電圧
端子とに交互に接続される第１及び第２のコンデ
ンサと、前記演算増幅器の反転入力端子と出力端
子の間に接続され並列に設けられたスイツチによ
り周期的に放電される第３のコンデンサとを含む
ことを特徴とする物理量検出回路。