JPH05324577A

JPH05324577A - 共有メモリのアクセス調停装置

Info

Publication number: JPH05324577A
Application number: JP13340692A
Authority: JP
Inventors: Koji Nakai; 康二仲井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-05-26
Filing date: 1992-05-26
Publication date: 1993-12-07

Abstract

(57)【要約】【目的】本発明は、共有メモリを介してワードデータ
の授受を行うマルチＣＰＵシステムにおける共有メモリ
のアクセス調停装置に関し、低コストでかつ簡単な回路
構成で上記アクセス調停装置を実現することを目的とす
る。【構成】ＣＰＵ−Ｌ１４０が１ワードデータをバイト
単位で格納している１個の共有メモリ１２０に対して１
ワードデータのアクセスを１バイト単位で行っていると
きに、ＣＰＵ─Ｒ１５０が共有メモリ１２０に対してア
クセスを行うと、制御回路１６０はＣＰＵ−Ｒ１５０を
ウェイト状態にして待機させる。そしてＣＰＵ−Ｌ１４
０が共有メモリ１２０に対する１ワードデータのアクセ
スが終了すると、制御回路１６０は、ＣＰＵ−Ｌ１４０
のウェイト状態を解除させ、ＣＰＵＬ−１４０に対し、
共有メモリ１２０に対する所望の１ワードのアクセスを
開始させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＣＰＵが共有メ
モリ（コモンメモリ）を介してワード単位で意味のある
データの授受を行う装置またはシステムに係わり、特に
複数のＣＰＵが共有メモリを同時にアクセスする際の調
停を行う共有メモリのアクセス調停装置に関する。

【０００２】

【従来の技術】最近、コンピュータ等のデータ処理装置
においては、処理の効率化を高めて処理を高速化するた
めに、複数のＣＰＵ（マルチプロセッサ）を搭載し、そ
れらの複数のＣＰＵに処理機能、処理負荷、データ管理
機能等を分散させる、いわゆるマルチＣＰＵシステム
（マルチプロセッサシステム）による分散処理方式の採
用が増えつつある。

【０００３】このようなマルチＣＰＵシステムは、例え
ば、メモリの共有により実現される。そしてこの共有メ
モリを用いたマルチＣＰＵシステムにおいては、ＣＰＵ
間のデータの授受は、共有メモリを介して行われる。

【０００４】この共有メモリとしては、入出力ポートを
２つ持ち、それらの各入出力ポートが独立に動作可能な
デュアル・ポートメモリが、アクセス効率の点で優れて
いることから採用されることが多い。

【０００５】このデュアル・ポートメモリは２つの入出
力ポートを有し、一方の入出力ポートからデータを書き
込みながら、他方の入出力のポートからデータを読み出
す処理を、同時に並行して実行することが可能であり、
また、両入出力ポートから同時にデータを読み出すこと
をも可能である。

【０００６】図６は、共有メモリ２０を２つのデュアル
・ポートＲＡＭ_A２０ａ、デュアル・ポートＲＡＭ_B２
０ｂにより構成した従来のマルチＣＰＵシステムの全体
構成図である。

【０００７】同図において、ＣＰＵ−Ｌ４０は、一方の
デュアル・ポートＲＡＭ_A２０_aと、アドレスバスＡ−
ＢＵＳ_L（Ａ_1L〜Ａ_8L）、データバスＤ−ＢＵＳ_L（Ｄ
₀Ｌ〜Ｄ₇Ｌ）、及びコントロールバスＣ−ＢＵＳ
_L（バーＣＳ_L，バーＲＤ_L，バーＷＲ_L）により接続
されており、他方のデュアル・ポートＲＡＭ_B２０ｂと
はアドレスバスＡ−ＢＵＳ_L（Ａ_1L〜Ａ_8L）、データバ
スＤ−ＢＵＳ_L（Ｄ_8L〜Ｄ _9L）、及びコントロールバス
Ｃ−ＢＵＳ_L（バーＣＳ_L，バーＲＤ_L，バーＷＲ _L）
により接続されている。

【０００８】またＣＰＵ−Ｒ５０は、一方のデュアル・
ポートＲＡＭ_B２０ｂとアドレスバスＡ−ＢＵＳ_R（Ａ
_1R〜Ａ_8R）、データバスＤ−ＢＵＳ_R（Ｄ₀Ｒ〜Ｄ
₇Ｒ）、及びコントロールバスＣ−ＢＵＳ_R（バーＣＳ
_R，バーＲＤ_R，バーＷＲ_R）により接続されており、
他方のデュアル・ポートＲＡＭ_A２０_aとは、アドレス
バスＡ−ＢＵＳ_R（Ａ_1R〜Ａ_8R）、データバスＤ−ＢＵ
Ｓ_R（Ｄ_8R〜Ｄ_15R）、及びコントロールバスＣ−ＢＵ
Ｓ_R（バーＣＳ_R，バーＲＤ_R，バーＷＲ_R）により接
続されている。

【０００９】このように、データバスＤ−ＢＵＳ_R、Ｄ
−ＢＵＳ_Lは共に１６ビット構成（Ｄ₀〜Ｄ₁₅）と成っ
ている。ＣＰＵ−Ｌ４０とＣＰＵ−Ｒ５０は、デュアル
・ポートＲＡＭ_A２０ａとデュアル・ポートＲＡＭ_B２
０ｂとから成る共有メモリ２０に対して、それぞれ、デ
ータバスＤ−ＢＵＳ_L、データバスＤ−ＢＵＳ_Rを介し
て１ワード（１６ビット構成）単位でデータのリード／
ライトを行う。

【００１０】また、ＣＰＵ−Ｌ４０とＣＰＵ−Ｒ５０と
が同時に共有メモリ２０をアクセスした場合の調停を行
う制御回路６０が設けられている。ところで、図７
（ａ），（ｂ）に示すようにデュアル・ポートＲＡＭ_A
２０ａは、各ワードデータの下位バイトＤ_n−ＬＯＢ
（Ｄ₀〜Ｄ₇）を格納し、他方のデュアル・ポートＲＡ
Ｍ_B２０ｂは、上記各ワードデータの上位バイトＤ_n−
ＨＯＢ（Ｄ₈〜Ｄ₁₅）を格納するようになっている。

【００１１】次に、図８は共有メモリ２０の詳細な外部
インタフェースの構成及びその制御回路６０の構成を示
す図である。前記コントロールバスＣ−ＢＵＳ_Lは、同
図に示すチップセレクト信号バーＣＳ_L、リード信号バ
ーＲＤ_L、及びライト信号バーＷＲ_Lから成る。また、
前記コントロールバスＣ−ＢＵＳ_Rは、同図に示すチッ
プセレクト信号バーＣＳ_R、リード信号バーＲＤ_R、及
びライト信号バーＷＲ_Lから成る。

【００１２】上記各信号は、下記のような機能を有す
る。バーＣＳ_L（バーＣＳ_R）・・・デュアル・ポートＲＡ
Ｍ_A２０ａ（デュアル・ポートＲＡＭ_B２０ｂ）が選択
されたことを示す信号（アクィブ・ロー）バーＲＤ_L（バーＲＤ_R）・・・アクセスがリードであ
ることを示す信号（アクティブ・ロー）バーＷＲ_L（バーＷＲ_R）・・・アクセスがライトであ
ることを示す信号（アクティブ・ロー）制御回路６０は、デュアル・ポートＲＡＭ_B２０ｂから
出力されるビジィ信号バーＢＵＳＹ_LとＣＰＵ−Ｌ４０
から出力されるチップセレクト信号バーＣＳ _R（バーＣ
Ｓ_L）が入力される負論理のＡＮＤゲート６１、そのＡ
ＮＤゲート６１の出力とチップセレクト信号バーＣＳ_R
が入力される負論理のＯＲゲート６２、デュアル・ポー
トＲＡＭ_A２０ａ及びデュアル・ポートＲＡＭ_B２０ｂ
から、それぞれ出力されるビジィ信号バーＢＵＳＹ_Rと
バーＢＵＳＹ_Lが入力される負倫理のＡＮＤゲート６
３、及びそのＡＮＤゲート６３の出力と上記チップセレ
クト信号バーＣＳ_R（バーＣＳ_L）が入力される負論理
のＯＲゲート６４とから成っている。

【００１３】また、上記ＯＲゲート６２の出力（レディ
信号ＲＤＹ_R）はＣＰＵ−Ｒ５０のバーＷＡＩＴ端子に
入力され、また上記ＯＲゲート６４の出力は（レディ信
号ＲＤＹ_L）はＣＰＵ−Ｌ４０ＬのバーＷＡＩＴ端子に
入力されるようになっている。

【００１４】尚、上記ビジィ信号バーＢＵＳＹ_L（バー
ＢＵＳＹ_R）は、下記の機能を有する。バーＢＵＳＹ_L（バーＢＵＳＹ_R）・・・デュアル・ポ
ートＲＡＭ_A２０_a（デュアル・ポートＲＡＭ_B２
０_b）がアクセスされているときにアクティブ
（“Ｌ”）となる信号このように、共有メモリ２０を２つの８ビット幅のデー
タ入出力端子（Ｄ₀〜Ｄ₇またはＤ₈〜Ｄ₁₅）を有する
デュアル・ポートＲＡＭ２０_a、２０_bにより構成して
いるのは、各ＣＰＵ−Ｌ４０、ＣＰＵ−Ｒ５０がワード
（１６ビット）単位でデータ処理を行うためである。す
なわち、このような構成とすることにより、各ＣＰＵ−
Ｌ４０、ＣＰＵ−Ｒ５０は、２つのデュアル・ポートＲ
ＡＭ２０ａ、２０ｂを同時にアクセスして、１６ビット
幅のデータバスＤ−ＢＵＳ_L、Ｄ−ＢＵＳ_Rを介して所
望する１ワードのデータのリード／ライトを、１回のア
クセスで行うことができる。

【００１５】このような構成において、例えばＣＰＵ−
Ｌ４０が共有メモリ２０をアクセスした場合、チップセ
レクト信号バーＣＳ_Lがアクティブ（“Ｌ”）となり、
また、このことによりデュアル・ポートＲＡＭ_A２０
ａ、ＲＡＭ_B２０ｂが共にビジィ信号バーＢＵＳＹ_L、
バーＢＵＳＹ_Rをアクティブ（“Ｌ”）にする。したが
って制御回路６０内のＡＮＤゲート６１の出力は、
“Ｌ”となってＯＲゲート６２の一方の入力端子に加わ
る。

【００１６】このとき、続いて、ＣＰＵ−Ｒ５０が共有
メモリ２０をアクセスするために、チップセレクト信号
バーＣＳ_Rをアクティブ（“Ｌ”）にすると、ＯＲゲー
ト６２の出力であるレディ信号ＲＤＹ_Rがインアクティ
ブ（“Ｌ”）となって、ＣＰＵ−Ｒ５０のウェイト信号
入力端子バーＷＡＩＴに加わる。このことにより、ＣＰ
Ｕ−Ｒ５０は、ウェイト状態となる。したがって、ＣＰ
Ｕ−Ｌ４０とＣＰＵ−Ｒ５０が共に共有メモリ２０の同
一アドレスをアクセスする事象、いわゆるデータの衝突
が発生することを回避することができる。

【００１７】これは、ＣＰＵ−Ｌ４０が、先に共有メモ
リ２０をアクセスした場合にも同様であり、この場合に
はＣＰＵ−Ｒ５０の方がウェイト状態になる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の共有メモリ２０の構成には、下記に示すよ
うな欠点があった。

【００１９】デュアル・ポートＲＡＭが２つ必要で
あるため、共有メモリ２０のコストが高くなってしま
う。片方または両方のＣＰＵのデータバスの構成が８ビ
ット幅であった場合、共有メモリ２０へのワード書き込
みに際しては、８ビット幅のデータバスを有するＣＰＵ
は、そのデータバスに対して２回に分けて上位及び下位
のバイトデータを出力しなければならないため、それら
の上位及び下位のバイトデータを、２つのデュアル・ポ
ートＲＡＭに切り替えて出力させるための回路が必要と
なる。また、共有メモリ２０からのワードデータの読み
出しに際しては、２つのデュアル・ポートＲＡＭ２０
ａ、２０ｂから同時に読み出される１ワードのデータを
８ビット幅のデータバスに２回に分けて出力させるため
の回路が必要となる。このため、回路構成が複雑になっ
てしまうという欠点があった。

【００２０】本発明は、上記，のような問題点を解
消するために、共有メモリを１個のデュアル・ポートＲ
ＡＭで構成するようにして共有メモリのコストを低減す
ると共に、データバスがバイト幅しかないＣＰＵを用い
るマルチＣＰＵシステムにおいても、共有メモリの制御
回路が簡単な構成になるような共有メモリのアクセス調
停装置を実現することを目的にする。

【００２１】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、２つのＣＰＵが、バイト単
位でデータを格納する共有メモリを介しワードデータの
授受を行うマルチＣＰＵシステムにおいて、前記各ＣＰ
Ｕの前記共有メモリに対するアクセスの調停を行う共有
メモリの調停装置を前提とする。

【００２２】そして、この調停装置は、共有メモリ１
が、バイト単位でデータのリード／ライトが行われる２
つの入出力ポートを有する１個のデュアル・ポートメモ
リを有するマルチＣＰＵシステムを制御対象とする。こ
の共有メモリ１は、例えば、１個のデュアル・ポートＲ
ＡＭ等から成る。

【００２３】そして、本発明は、以下の手段２、３を有
する。ウェイト制御手段２は、前記一方のＣＰＵが前記
共有メモリ１をアクセスしており、前記共有メモリ１か
ら所望するワードデータの全バイトのアクセスを終了し
ていない期間に、他方のＣＰＵが前記共有メモリ１に対
してアクセスを行ったとき、その他方のＣＰＵをウェイ
ト状態にするための制御信号を、例えば、その他方のＣ
ＰＵのウェイト信号入力端子に出力する。

【００２４】アクセス許可手段３は、前記一方のＣＰＵ
が前記共有メモリ１からワードデータの読み出しを終了
したとき、前記他方のＣＰＵのウェイト状態を解除し、
前記他方のＣＰＵに共有メモリのアクセスを許可する。

【００２５】これらウェイト制御手段２及びアクセス許
可手段３は、例えば共に、ハードウエア論理回路により
構成することができ、その場合、１チップのＩＣで実現
することも可能である。そして、この場合、ゲート・ア
レイやスタンダード・セル等のＡＳＩＣ（Application
Specific IC ）により容易に製造可能である。

【００２６】尚、上記バイトのビット長は、８ビットに
限定されるものではなく、任意のビット長であってよ
い。

【００２７】

【作用】本発明によれば、２つのＣＰＵ（以後、それぞ
れ、ＣＰＵ_A、ＣＰＵ_Bと表現する）は、共有メモリか
ら所望のワードデータを読み出したり、書き込む場合、
共有メモリ１に対してそのワードデータを構成するバイ
ト単位でアクセスする。すなわち、１ワードデータが２
バイト構成の場合、上位バイト、下位バイトまたは下位
バイト、上位バイトの順でアクセスする。

【００２８】そして、もし、一方のＣＰＵであるＣＰＵ
_Aが共有メモリ１を先にアクセスし、アクセスする１ワ
ードデータの一方のバイト（例えば、前記下位バイトま
たは前記上位バイト）のアクセスを行っているときに、
他方のＣＰＵであるＣＰＵ_Bが共有メモリ１に対してア
クセスを行うと、ウエィト制御手段２がＣＰＵ_Bのウェ
イト信号入力端子バーＷＡＩＴ_Bにアクティブ（この場
合、“Ｌ”）の制御信号を加え、ＣＰＵ_Bをウェイト状
態のまま待機させる。

【００２９】続いて、ＣＰＵ_Aが上記一方のバイトのア
クセスを終了し、次に残りの他方のバイトのアクセスを
共有メモリ１に対して行うと、アクセス許可手段３はウ
ェイト状態にあるＣＰＵ_Bの上記ウェイト信号入力端子
バーＷＡＩＴ_Bに加える制御信号をアクティブ
（“Ｌ”）からインアクティブ（“Ｈ”）に変化させ、
ＣＰＵ _Bに対し、共有メモリ１に対するアクセスを開始
させる。

【００３０】一方、ＣＰＵ_Bの方が、先に共有メモリ１
をアクセスした場合には、上述した動作とは逆に、ＣＰ
Ｕ_Aが共有メモリ１をアクセスすると、ＣＰＵ_Bが１ワ
ードデータのアクセスを終了するまでウェイト状態で待
機させられる。

【００３１】このように、一方のＣＰＵが共有メモリ１
に対する１ワードデータのアクセスを行った場合、その
アクセスが終了するまで、他方のＣＰＵは共有メモリ１
に対するアクセスを禁止されるので、２つのＣＰＵ（Ｃ
ＰＵ_AとＣＰＵ_B）は、バイト単位でデータを格納する
１個のデュアル・ポートを有する共有メモリ１を介し
て、ワードデータを確実に授受することができる。

【００３２】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図２は、本発明の一実施例である２つのＣＰ
Ｕ（ＣＰＵ−Ｌ１４０とＣＰＵ−Ｌ１５０）が共有メモ
リ１２０を介してワードデータの授受を行うマルチＣＰ
Ｕシステムの全体構成図である。

【００３３】同図において、共有メモリ１２０はデュア
ル・ポートＲＡＭであり、一方のＣＰＵ−Ｌ１４０と
は、８ビット幅のアクセスバスＡ−ＢＵＳ_L（Ａ₀Ｌ〜
Ａ₇Ｌ）、８ビット幅のデータバスＤ−ＢＵＳ_L、及び
チップセレクト信号バーＣＳ_L、リード信号バーＲ
Ｄ_L、ライト信号バーＷＲ_L、ビジィ信号バーＢＵＳＹ
_L用の信号線を含むコントロールバスＣ−ＢＵＳ_Lによ
り接続されている。

【００３４】また、共有メモリ１２０は、他方のＣＰＵ
−Ｒ１５０に対しても、８ビット幅のアドレスバスＡ−
ＢＵＳ_R（Ａ₀Ｒ〜Ａ₇Ｒ）、８ビット幅のデータバス
Ｄ−ＢＵＳ_R、及びチップセレクト信号バーＣＳ_R、リ
ード信号バーＲＤ_R、ライト信号バーＷＲ_R、ビジィ信
号バーＢＵＳＹ_R用の信号線を含むコントロールバスＣ
−ＢＵＳ_Rにより接続されている。また、さらに、上記
２つのＣＰＵ−Ｌ１４０とＣＰＵ−Ｒ１５０が共有メモ
リ１２０をアクセスする際の調停制御を行う制御回路１
６０が設けられている。

【００３５】この制御回路１６０は、ＣＰＵＬ−１４０
に接続されたアクセスバスＡ−ＢＵＳ_Lから最下位ビッ
ト（ＬＳＢ）のアドレス信号Ａ₀Ｌを入力すると共に、
同じくＣＰＵ−１４０に接続されたコントロールバスＣ
−ＢＵＳ_Lからチップセレクト信号バーＣＳ_L、リード
信号バーＲＤ_L、ライト信号バーＷＲ_Lを入力する。

【００３６】さらに、この制御回路１６０は、ＣＰＵ−
Ｒ１５０に接続されたアドレスバスＡ−ＢＵＳ_Rから最
下位ビット（ＬＳＢ）のアドレス信号Ａ₀Ｒを入力する
と共に、同じくＣＰＵ−Ｒ１４０に接続されたコントロ
ールバスＣ−ＢＵＳ_Rからチップセレクト信号バーＣＳ
_R、リード信号バーＲＤ_R、ライト信号バーＷＲ_Rを入
力する。

【００３７】さらに、この制御回路１６０は、ＣＰＵ−
Ｒ１５０が共有メモリ１２０をアクセスしているとき
に、レディ信号ＲＤＹ_Rをインアクティブ（“Ｌ”）に
してＣＰＵ−Ｌ１４０のウェイト信号入力端子バーＷＡ
ＩＴ_Rに加える。また、制御回路１６０は、ＣＰＵ−Ｌ
１４０が共有メモリ１２０をアクセスしている場合に
は、レディ信号ＲＤＹ_Lをインアクディブ（“Ｌ”）に
してＣＰＵ−Ｒ１５０のウェイト信号入力端子バーＷＡ
ＩＴ_Lに加える。

【００３８】次に、共有メモリ１２０のメモリマップを
図３に示す。この共有メモリ１２０は、８ビット（１バ
イト）単位でデータを格納する構成になっており、ある
１ワードのデータＤ_n（ｎ＝０，１，２，・・・）につ
いて、その下位バイトＤ_n−ＬＯＢを偶数アドレス２ｎ
（ｎ＝０，１，２，・・・）にその上位バイトＤ_n−Ｈ
ＯＢを奇数アドレス２ｎ＋１（ｘ＝０，１，２，・・
・）に格納する。したがって、１ワードのデータＤ
_n（ｎ＝０，１，２，・・・）は連続する偶数アドレス
２ｎ，奇数アドレス２ｎ＋１（ｎ＝０，１，２，・・
・）に格納される。

【００３９】続いて、共有メモリ１２０及び制御回路１
６０の詳細な回路構成を図４に示す。同図に示すよう
に、制御回路１６０は、２個のインバータ１６１Ｌ，１
６１Ｒ，２個のＤフリップフロップ１６２Ｌ，１６２
Ｒ，４個の負論理のＡＮＤゲート１６３Ｌ，１６４Ｌ，
１６３Ｒ，１６４Ｒ，及び４個の負倫理のＯＲゲート１
６５Ｌ，１６６Ｌ，１６５Ｒ，１６６Ｌから成ってい
る。

【００４０】インバータ１６１Ｌは、アドレスバスＡ−
ＢＵＳ_Lの最下位ビット（ＬＳＢ）のアドレス信号Ａ₀
Ｌを反転して、Ｄフリップフロップ１６２Ｌのデータ入
力端子Ｄに加える。

【００４１】Ｄフリップフロップ１６２Ｌは、そのクロ
ック入力端子ＣＫにＯＲゲート１６５Ｌの出力を入力
し、そのクロック入力端子ＣＫに入力される信号の立ち
下がりエッジで、データ入力端子Ｄに加わっているイン
バータ１６１Ｌの出力信号を取り込み、その取り込んだ
信号の反転信号を出力端子バーＱからＡＮＤゲート１６
３Ｌの一方の入力端子に加える。

【００４２】ＡＮＤゲート１６３Ｌは、上記Ｄフリップ
フロップ１６２ＬのバーＱ出力を一方の入力端子に入力
すると共に、共有メモリ１２０のビジィ信号バーＢＵＳ
Ｙ_Rを他方の入力端子に入力し、Ｄフリップフロップ１
６２ＬのバーＱ出力が“Ｌ”であるときに、共有メモリ
１２０から出力されるビジィ信号ＢＵＳＹ_Rを通過させ
ＯＲゲート１６６Ｌの一方の入力端子に加える。

【００４３】また、ＡＮＤゲート１６４Ｌは、ＣＰＵ−
Ｌ１４０がコントロールバスＣ−ＢＵＳ_Lに出力するリ
ード信号バーＲＤ_Lとライト信号バーＷＲ_Lを入力し、
それらの入力信号ＲＤ_L，ＷＲ_Lの内いずれか一方が
“Ｌ”（Ｌレベル）であるときに、“Ｌ”をＯＲゲート
１６５Ｌに加える。

【００４４】ＯＲゲート１６５Ｌは、上記ＡＮＤゲート
１６４Ｌの出力と上記ＣＰＵ−Ｌ１４０が上記コントロ
ールバスＣ−ＢＵＳ_L上に出力したチップセレクト信号
バーＣＳ_Lを入力し、上記ＯＲゲート１６５Ｌの出力と
上記チップセレクト信号バーＣＳ_Lが共に“Ｌ”になっ
たときに、出力を“Ｈ”（Ｈレベル）から“Ｌ”に変化
させる（立ち下がりエッジの発生）。

【００４５】ＯＲゲート１６６Ｌは、上記ＣＰＵ−Ｒ１
５０が上記コントロールバスＣ−ＢＵＳ_R上に出力した
チップセレクト信号バーＣＳ_R及びＡＮＤゲート１６３
Ｌの出力を入力し、それらの入力信号が共に“Ｌ”であ
るときにレディ信号ＲＤＹ_Lを“Ｌ”（インアクティ
ブ）にしてＣＰＵ−Ｌ１４０のウェイト信号入力端子バ
ーＷＡＩＴ_Lに出力する。

【００４６】これらインバータ１６１Ｌ、Ｄフリップフ
ロップ１６２Ｌ，ＡＮＤゲート１６３Ｌ，ＡＮＤゲート
１６４Ｌ，ＯＲゲート１６５Ｌ，及びＯＲゲート１６６
Ｌは、ＣＰＵ−Ｌ１４０が共有メモリ１２０に対してア
ドレスを行う際の調停制御を行う。

【００４７】次に、ＣＰＵ−Ｒ１５０が共有メモリ１２
０をアクセスする際の調停制御を行う回路を構成する各
素子について説明する。インバータ１６１Ｒは、アクセ
スバスＡ−ＢＵＳ_Rの最下位ビット（ＬＳＢ）のアドレ
ス信号Ａ₀Ｒを反転して、Ｄフリップフロップ１６２Ｒ
にデータ入力端子Ｄに加える。

【００４８】Ｄフリップフロップ１６２Ｒは、そのクロ
ック入力端子ＣＫにＯＲゲート１６５Ｒの出力を入力
し、そのクロック入力端子ＣＫに入力される信号の立ち
上がりエッジで、データ入力端子Ｄに加わっている信号
を取り込み、その取り込んだ信号の反転信号を出力端子
バーＱからＡＮＤゲート１６３Ｒの一方の入力端子に加
える。

【００４９】ＡＮＤゲート１６３Ｒは上記Ｄフリップフ
ロップ１６２ＲのバーＱ出力を一方の入力端子に入力す
ると共に、共有メモリ１２０のビジィ信号バーＢＵＳＹ
_Lを他方の入力端子に入力し、Ｄフリップフロップ１６
２ＲのバーＱ出力が“Ｌ”であるときに、共有メモリ１
２０から出力されるビジィ信号ＢＵＳＹ_Lを通過させ、
ＯＲゲート１６５Ｌの一方の入力端子に加える。

【００５０】また、ＡＮＤゲート１６４Ｒは、ＣＰＵ−
Ｒ１５０がコントロールバスＣ−ＢＵＳ_R上に出力する
リード信号バーＲＤ_Rとライト信号バーＷＲ_Rを入力
し、それらの入力信号ＲＤ_R，ＷＲ_Rの内いずれか一方
が“Ｌ”であるときに、“Ｌ”をＯＲゲート１６５Ｒに
加える。

【００５１】ＯＲゲート１６５Ｒは、上記ＡＮＤゲート
１６４Ｒの出力とＣＰＵ−Ｒ１５０が上記コントロール
バスＣ−ＢＵＳ_R上に出力したチップセレクト信号バー
ＣＳ _Rを入力し、上記ＯＲゲート１６５_Rの出力と上記
チップセレクト信号バーＣＳ _Rが共に“Ｌ”になったと
きに、出力を“Ｈ”から“Ｌ”に変化させる（立ち下が
りエッジの発生）。

【００５２】ＯＲゲート１６６Ｒは、上記ＣＰＵ−Ｌ１
４０がコントロールバスＣ−ＢＵＳ _L上に出力したチッ
プセレクト信号バーＣＳ_L及びＡＮＤゲート１６３Ｒの
出力を入力し、それらの入力信号が共に“Ｌ”であると
きにレディ信号ＲＤＹ_Rを“Ｌ”（インアクティブ）に
してＣＰＵ−Ｒ１５０のウェイト信号入力端子バーＷＡ
ＩＴ_Rに出力する。

【００５３】次に、上記構成の実施例の動作を、図５の
タイミングチャートを参照しながら説明する。まず、Ｃ
ＰＵ−Ｌ１４０の方が先に共有メモリ１２０をアクセス
した場合、下記のような動作が行われる。

【００５４】ＣＰＵ−Ｌ１４０は、まず所望の１６
ビットデータ（ワードデータ）Ｄ_n（ｎ＝０，１，２，
・・・）の下位８ビット（下位バイト）Ｄ_n−ＬＯＢ
（ｎ＝０，１，２，・・・）のアドレス２ｎ＋１を示す
アドレス信号Ａ₀Ｌ〜Ａ₇ＬをアドレスバスＡ−ＢＵＳ
_Lに出力し、次にチップセレクト信号バーＣＳ_Lをアク
ティブ（“Ｌ”）にする（図５（ａ）参照）。

【００５５】このことにより、共有メモリ１２０はＣＰ
Ｕ−Ｒ１５０に対するビジィ信号バーＢＵＳＹ_Rをイン
アクティブ（“Ｈ”）からアクティブ（“Ｌ”）に変化
させる（同図（ｆ）参照）。

【００５６】このように、ビジィ信号のバーＢＵＳＹ_R
がアクティブ（“Ｌ”）になると、ＡＮＤゲート１６３
Ｌの出力が“Ｌ”となり、ＯＲゲート１６６Ｌの一方の
入力端子に加わる。したがって、この状態のとき、ＣＰ
Ｕ−Ｒ１５０が共有メモリ１２０をアクセスするため
に、チップセレクト信号バーＣＳ_Rをアクティブ
（“Ｌ”）にすると（同図（ｇ）参照）、ＯＲゲート１
６６Ｌの出力するレディ信号ＲＤＹ_Rはインアクティブ
（“Ｌ”）となってＣＰＵ−Ｒ１５０のウェイト信号入
力端子バーＷＡＩＴ_Rに加わるため、ＣＰＵ−Ｒ１５０
は、ウェイト状態となって待機する。

【００５７】また、ＣＰＵ−Ｌ１４０が１６ビット
データＤ_n（ｎ＝０，１，２，・・・）の下位バイト、
Ｄ_n−ＬＯＢ（ｎ＝０，１，２，・・・）をアクセスし
たことにより、そのアクセスしたアドレス２ｎの最下位
ビット（ＬＳＢ）Ａ₀Ｌは“Ｌ”となり、インバータ１
６１Ｌは、Ｄフリップフロップ１６２Ｌのデータ入力端
子Ｄに加える出力を“Ｌ”から“Ｈ”に変化させる。

【００５８】そして、ＣＰＵ−Ｌ１４０が、上記１６ビ
ットデータＤ_n（ｎ＝０，１，２，・・・）の下位バイ
トＤ_n−ＬＯＢ（ｎ＝０，１，２，・・・）の読み出し
または書き込みを行うべくリード信号バーＲＤまたはラ
イト信号バーＷＲをアクティブ（“Ｌ”）にすると（同
図（ｈ）参照）、ＡＮＤゲート１６４Ｌの出力は、
“Ｈ”から“Ｌ”に変化する。

【００５９】このＡＮＤゲート１６４Ｌの出力の変化に
より、ＯＲゲート１６５ＬはＤフリップフロップ１６２
Ｌのクロック端子ＣＫに加える出力を“Ｈ”から“Ｌ”
に変化させて立ち下がりエッジを発生させる。Ｄフリッ
プフロップ１６２Ｌは、自己のクロック端子ＣＫに加わ
る上記立ち下がりエッジに同期して、インバータ１６１
Ｌの出力“Ｈ”を取り込み、その出力バーＱ_Lを“Ｈ”
から“Ｌ”に変化させて、ＡＮＤゲート１６３Ｌの一方
の入力端子に出力する（Ｄフリップフロップ１６２Ｌの
セット、同図（ｅ）参照）。

【００６０】このことにより、ＡＮＤゲート１６３Ｌの
出力は“Ｌ”のままオアゲート１６５Ｒの一方の入力端
子に加わる。このためＣＰＵ−Ｒ１５０が、共有メモリ
１２０をアクセスするためにチップセレクト信号バーＣ
Ｓ_Rをアクティブ（“Ｌ”）にすると、ＯＲゲート１６
５Ｒの他方の入力端子も“Ｌ”になるので、ＯＲゲート
１６６Ｌの出力するレディ信号ＲＤＹ_Rがインアクティ
ブ（“Ｌ”）となってＣＰＵ−Ｒ１５０のウェイト信号
入力端子バーＷＡＩＴ_Rに加わり、ＣＰＵ−Ｒ１５０は
ウェイト状態で待機させられる。

【００６１】続いて、ＣＰＵ−Ｌ１４０は、上記デ
ータＤ_nの下位バイトＤ_n−ＬＯＢに対するアクセスが
終了すると、リード信号バーＲＤ（データ読み出しの場
合）またはライト信号バーＷＲ（データ書き込みの場
合）をいったんインアクティブ（“Ｈ”）に戻し（同図
（ｂ）参照し）、さらに続いてチップセレクト信号バー
ＣＳ_Rもインアクティブ（“Ｈ”）に戻す（同図（ａ）
参照）。共有メモリ１２０は、ＣＰＵ−Ｌ１４０のから
加わるチップセレクト信号ＣＳ_Rがアクティブ
（“Ｌ”）からインアクティブ（“Ｈ”）に変化するこ
とにより、ＣＰＵ−Ｒ１５０に出力するビジィ信号バー
ＢＵＳＹ_Rをアクティブ（“Ｌ”）からインアクティブ
（“Ｈ”）に戻す（同図（ａ），（ｆ）参照）。

【００６２】しかし、このように共有メモリ１２０に加
わるビジィ信号バーＢＵＳＹ_Rがインアクティブ
（“Ｈ”）になっても、Ｄフリップフロップ１６２Ｌの
バーＱ出力は“Ｌ”に維持されるため（同図（ｅ）参
照）、ＣＰＵ−Ｒ１５０が共有メモリ１２０をアクセス
すべくチップセレクト信号バーＣＳ_Rのアクティブ
（“Ｌ”）にしたままにしていても、ＯＲゲート１６６
ＬがＣＰＵ−Ｒ１５０のウェイト信号入力端子バーＷＡ
ＩＴ_Rに出力するレディ信号ＲＤＹ_Rはインアクティブ
（“Ｌ”）のまま変化せず（同図（ｇ），（ｊ）参
照）、ＣＰＵ−Ｒ１５０はウェイト状態のまま待機させ
られる。

【００６３】次に、ＣＰＵ−１４０Ｒは、今度は上
記１６ビットデータＤ_n（ｎ＝０，１，２，・・・）の
上位バイトＤ_n−ＨＯＢ（ｎ＝０，１，２，・・・）に
対してアクセスを行うが、このアクセスも上述した１６
ビットデータＤ_n（ｎ＝０，１，２，・・・）下位バイ
トＤ_n−ＬＯＢ（ｎ＝０，１，２，・・・）に対するア
クセスと同様にして行う。すなわち、ＣＰＵＬ−１４０
は、その上位バイトＤ _n−ＨＯＢ（ｎ＝０，１，２，・
・・）のアドレス（＝２ｎ＋２；ｎ＝０，１，２，・・
・）を指定するアドレス信号Ａ₀Ｌ〜Ａ₇Ｌをアドレス
バスＡ−ＢＵＳ _L上に出力した後、チップセレクト信号
バーＣＳ_Lを再びアクティブ（“Ｌ”）にする（同図
（ａ）参照）。

【００６４】共有メモリ１２０は、このようにチップセ
レクト信号バーＣＳ_Lがアクティブ（“Ｌ”）になって
も、チップセレクト信号バーＣＳ_Rの方が先にアクティ
ブ（“Ｌ”）となっているため、ＣＰＵ−Ｒ１５０に対
するビジィ信号バーＢＵＳＹ _Rをアクティブ（“Ｌ”）
にはしない（同図（ｆ），（ｇ）参照）。

【００６５】また、ＣＰＵ−１４０Ｒが、上述のように
して１６ビットデータＤ_nの上位バイトＤ_n−ＨＯＢ
（ｎ＝０，１，２，・・・）のアドレス２ｎ＋１をアド
レスバスＡ−ＢＵＳ_R上に出力すると、そのアドレス２
ｎ＋１の最下位ビット（ＬＳＢ）のアドレス信号Ａ₀Ｌ
（ＬＳＢ）が“Ｈ”となり、インバータ１６１の出力は
“Ｈ”から“Ｌ”に変化してＤフリップフロップ１６２
Ｌのデータ入力端子Ｄに加わる。

【００６６】続いて、ＣＰＵ−１４０Ｒが、１６ビ
ットデータの上位バイトＤ_n−ＨＯＢ（ｎ＝０，１，
２，・・・）をアクセスするために、リード信号バーＲ
Ｄまたはライト信号バーＷＲをアクティブ（“Ｌ”）に
すると、上述したようにして、Ｄフリップフロップ１６
２Ｌのクロック端子ＣＫに加わるＯＲゲート１６５Ｌの
出力が“Ｈ”から“Ｌ”に変化する（立ち下がりエッジ
の発生）。Ｄフリップフロップ１６２Ｌは、そのクロッ
ク端子ＣＫ入力の立ち下がりエッジに同期して、インバ
ータ１６１Ｌの出力（“Ｌ”）を取り込み、そのバーＱ
出力を“Ｌ”から“Ｈ”に変化させる（Ｄフリップフロ
ップ１６２Ｌのリセット、同図（ｂ），（ｅ）参照）。

【００６７】このことにより、ＡＮＤゲート１６３Ｌの
出力は“Ｈ”となってＯＲゲート１６６Ｒの一方の入力
端子に加わる。そして、このことによりＯＲゲート１６
６ＬがＣＰＵ−Ｒ１５０のウェイト信号入力端子バーＷ
ＡＩＴ_Rに出力するレディ信号ＲＤＹ_Rがアクティブ
（“Ｈ”）となり、ＣＰＵ−Ｒ１５０は、待機状態から
解放されて、共有メモリ１２０に対するアクセスが可能
になる。（同図（ｅ），（ｊ）参照）。

【００６８】また、逆に、ＣＰＵ−Ｒ１５０がＣＰＵ−
Ｌ１４０よりも先に共有メモリ１２０に対するアクセス
を行った場合には、上記説明においてＣＰＵ−Ｒ１５０
とＣＰＵ−Ｌ１４０の立場が互いに入れ換わった条件の
下で上記説明と同様な動作が行われる。

【００６９】ところで、ＣＰＵ−Ｌ１４０が１６ビット
データＤ_nの下位バイトＤ_n−ＬＯＢ（ｎ＝０，１，
２，・・・）のアクセスが終了した後、いったんチップ
セレクト信号バーＣＳ_Rをインアクティブ（“Ｈ”）に
すると、共有メモリ１２０は、ＣＰＵ−Ｌ１４０に対す
るビジィ信号バーＢＵＳＹ_Lをアクティブ（“Ｌ”）に
するが、このときＣＰＵ−Ｌ１４０のウェイト信号入力
端子バーＷＡＩＴ_Lにレディ信号ＲＤＹ_Lを出力するＯ
Ｒゲート１６６Ｒの一方の入力端子にはＣＰＵＬ−１５
０が出力するチップセレクト信号バーＣＳ_Lが“Ｈ”と
なって加わっているので、上記レディ信号ＲＤＹ_Lはア
クティブ（“Ｈ”）状態を継続する。

【００７０】したがって、ＣＰＵ−Ｒ１５０が、チップ
セレクト信号バーＣＳ_R及びリード信号バーＲＤもしく
はライト信号バーＷＲのいずれか一方をアクティブ
（“Ｌ”）にして待機状態となっていても、ＣＰＵ−Ｌ
１４０が、次に１６ビットデータＤ_nの上位バイトＤ_n
−ＨＯＢ（ｎ＝０，１，２，・・・）をアクセスするた
めに、いったんチップセレクト信号バーＣＳ_Lをインア
クティブ（“Ｈ”）にしても、ＣＰＵ−Ｌ１４０はウェ
イト状態にされることはない。

【００７１】尚、上記実施例では、共有メモリ１２０の
偶数アドレスに１６ビットデータ（ワードデータ）Ｄ_n
（ｎ＝０，１，２，・・・）の下位バイトＤ_n−ＬＯＢ
を、奇数アドレスに上記１６ビットデータ（ワードデー
タ）Ｄ_n（ｎ＝０，１，２，・・・）の上位バイトＤ_n
−ＨＯＢを格納するようにしているが、これとは逆に下
位バイトを奇数アドレスに上位バイトを偶数アドレスに
格納するようにしても良い。この場合、図４に示す制御
回路１６０において、アドレス信号Ａ₀Ｌ〜Ａ ₇Ｌ（Ａ
₀Ｒ〜Ａ₇Ｒ）の最下位ビット（ＬＳＢ）であるＡ₀Ｌ
（Ａ₀Ｒ）を、インバータ１６１Ｌ（１６１Ｒ）を介す
ることなく、直接、Ｄフリップフロップ１６２Ｌ（１６
２Ｒ）のデータ入力端子Ｄに入力するだけで、共有メモ
リ１２０の制御回路を実現できる。

【００７２】また、共有メモリに格納されるワードデー
タのバイトのビット長は、８ビットに限定されるもので
はなく、任意ビット長であってよい。

【００７３】

【発明の効果】本発明によれば、一方のＣＰＵが共有メ
モリから１ワードのデータをバイト単位でアクセスする
処理が終了するまで、他方のＣＰＵは共有メモリに対す
るアクセスが待たされるので、バイト単位でデータを格
納する一個のデュアル・ポートの共有メモリを介して、
２つのＣＰＵがデータの授受を確実に行うことができ
る。また、共有メモリの制御回路も簡単な構成となりか
つ、共有メモリも一個のデュアル・ポートメモリを用い
るだけでよいので、２つのＣＰＵ間で共有メモリを介し
てワードデータの授受を行うマルチＣＰＵシステムを、
低コストでかつ簡単な回路で実現できる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例の全体構成図である。

【図３】上記一実施例における共有メモリのデータ格納
形式を説明する図である。

【図４】上記一実施例の共有メモリ及びその制御回路の
詳細な回路構成図である。

【図５】上記一実施例の動作を説明するためのタイミン
グチャートである。

【図６】従来の共有メモリを有するマルチＣＰＵシステ
ムの全体構成図である。

【図７】従来のマルチＣＰＵシステムで共有メモリとし
て用いられるデュアル・ポートＲＡＭ_A及びデュアル・
ポートＲＡＭ_Bのデータ格納形式を示す図である。

【図８】上記従来のマルチＣＰＵシステムの詳細な回路
構成図である。

【符号の説明】

１共有メモリ２ウェイト制御手段３アクセス許可手段

Claims

【特許請求の範囲】

【請求項１】２つのＣＰＵが、データを格納する共有
メモリを介してバイト単位でワードデータの授受を行う
マルチＣＰＵシステムにおいて、前記各ＣＰＵの前記共
有メモリに対するアクセスの調停を行う共有メモリの調
停装置であって一方のＣＰＵが、バイト単位でデータの
リード／ライトが行われる２つの入出力ポートを有する
１個の共有メモリ（１）をアクセスしており、前記共有
メモリ（１）から所望するワードデータの全バイトのア
クセスをまだ終了していない期間に、他方のＣＰＵが前
記共有メモリ（１）に対してアクセスを行ったとき、そ
の他方のＣＰＵをウェイト状態にするための制御信号を
出力するウェイト制御手段（２）と、前記一方のＣＰＵが前記共有メモリ（１）からワードデ
ータの読み出しを終了したとき、前記他方のＣＰＵのウ
ェイト状態を解除し、前記他方のＣＰＵに対し前記共有
メモリ（１）のアクセスを許可するアクセス許可手段
（３）と、を備えたことを特徴とする共有メモリのアクセス調停装
置。