JPH05323278A - アクティブマトリクス表示パネル - Google Patents
アクティブマトリクス表示パネルInfo
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- JPH05323278A JPH05323278A JP4123678A JP12367892A JPH05323278A JP H05323278 A JPH05323278 A JP H05323278A JP 4123678 A JP4123678 A JP 4123678A JP 12367892 A JP12367892 A JP 12367892A JP H05323278 A JPH05323278 A JP H05323278A
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- series
- shift register
- video signal
- display panel
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- Shift Register Type Memory (AREA)
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Abstract
(57)【要約】
【目的】 シフトレジスタ部およびビデオ信号線を最適
条件で系列化して、シフトレジスタ部の系列毎の表示に
対する影響を容易に補正可能なアクティブマトリクス表
示パネルを実現すること。 【構成】 アクティブマトリクス表示パネルのソース線
駆動回路１２ａにおいて、シフトレジスタ部１３ａはＡ
〜Ｃ系列のシフトレジスタＡ1 ，Ｂ1 ，Ｃ1 ・・・に３
系列化されている一方、ビデオ信号線Ｖｉｄｅｏも第１
〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に３系列化
され、シフトレジスタ部１３ａの系列化による表示への
影響は、各系列のビデオ信号の電位を変えて系列毎に調
整する。
条件で系列化して、シフトレジスタ部の系列毎の表示に
対する影響を容易に補正可能なアクティブマトリクス表
示パネルを実現すること。 【構成】 アクティブマトリクス表示パネルのソース線
駆動回路１２ａにおいて、シフトレジスタ部１３ａはＡ
〜Ｃ系列のシフトレジスタＡ1 ，Ｂ1 ，Ｃ1 ・・・に３
系列化されている一方、ビデオ信号線Ｖｉｄｅｏも第１
〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に３系列化
され、シフトレジスタ部１３ａの系列化による表示への
影響は、各系列のビデオ信号の電位を変えて系列毎に調
整する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルなどのア
クティブマトリクス表示パネルに関し、特に、その表示
駆動部に対する系列化技術に関する。
クティブマトリクス表示パネルに関し、特に、その表示
駆動部に対する系列化技術に関する。
【０００２】
【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、その全体構成を
図４にブロック図で示すように、画素マトリクス２２，
ソース線駆動回路１２およびゲート線駆動回路２１が同
一の透明基板１１の上に形成されており、そのうち、ソ
ース線駆動回路１２は、シフトレジスタ部１３と、第１
〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 からなるビ
デオ信号線Ｖｉｄｅｏおよびこれらに対応するアナログ
スイッチＳ1 ，Ｓ2 ，Ｓ3 ・・・を備えるサンプルホー
ルド回路１７とを有する。また、画素マトリクス２２
は、ソース線駆動回路１２の側に接続された複数のソー
ス線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・と、ゲート線駆動回
路２１に接続された複数のゲート線Ｙ1 ，Ｙ2 ・・・
と、これらのゲート線およびソース線の交点に形成され
た複数の画素Ｚ11，Ｚ12・・・とを有し、各画素Ｚ11，
Ｚ12・・・には薄膜トランジスタ（ＴＦＴ）２９および
液晶セル３０を有する。さらに、ソース線駆動回路１２
の側には、そのシフトレジスタ部１３にクロック信号を
入力すべき複数のクロック信号線３４が配置されてい
る。
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、その全体構成を
図４にブロック図で示すように、画素マトリクス２２，
ソース線駆動回路１２およびゲート線駆動回路２１が同
一の透明基板１１の上に形成されており、そのうち、ソ
ース線駆動回路１２は、シフトレジスタ部１３と、第１
〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 からなるビ
デオ信号線Ｖｉｄｅｏおよびこれらに対応するアナログ
スイッチＳ1 ，Ｓ2 ，Ｓ3 ・・・を備えるサンプルホー
ルド回路１７とを有する。また、画素マトリクス２２
は、ソース線駆動回路１２の側に接続された複数のソー
ス線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・と、ゲート線駆動回
路２１に接続された複数のゲート線Ｙ1 ，Ｙ2 ・・・
と、これらのゲート線およびソース線の交点に形成され
た複数の画素Ｚ11，Ｚ12・・・とを有し、各画素Ｚ11，
Ｚ12・・・には薄膜トランジスタ（ＴＦＴ）２９および
液晶セル３０を有する。さらに、ソース線駆動回路１２
の側には、そのシフトレジスタ部１３にクロック信号を
入力すべき複数のクロック信号線３４が配置されてい
る。
【０００３】このような構成のアクティブマトリクス表
示パネルにおいては、その表示駆動に対する高周波化が
求められているが、そのシフトレジスタ部１３を構成す
るＴＦＴの動作を高周波数化するには限界がある。そこ
で、従来のアクティブマトリクス表示パネルにおいて
は、そのシフトレジスタ部の構成を、図６にブロック図
で示し、図７に回路図で示すように、シフトレジスタ部
１３ｂ（シフトレジスタ部１３）を、Ａ系列のクロック
信号（φA ，φA ＊）で駆動されるＡ系列のシフトレジ
スタＡ1 ，Ａ2 ，Ａ3 ・・・と、Ａ系列のクロック信号
（φA ，φA ＊）に対して位相が９０°ずれたＢ系列の
クロック信号（φB ，φB ＊）で駆動されるＢ系列のシ
フトジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・とに２系列化し、Ａ
系列のシフトレジスタＡ1 ，Ａ2 ，Ａ3 ・・・から出力
されるビット出力信号Ｐ1 ，Ｐ3 ・・・によって、奇数
番目のアナログスイッチＳ1 ，Ｓ3 ・・・を駆動する一
方、Ｂ系列のシフトレジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・か
ら出力されるビット出力信号Ｐ2 ，Ｐ4 ・・・によっ
て、偶数番目のアナログスイッチＳ2 ，Ｓ4 ・・・を駆
動して、シフトレジスタ部１３ｂの動作を実質的に高周
波数化している。
示パネルにおいては、その表示駆動に対する高周波化が
求められているが、そのシフトレジスタ部１３を構成す
るＴＦＴの動作を高周波数化するには限界がある。そこ
で、従来のアクティブマトリクス表示パネルにおいて
は、そのシフトレジスタ部の構成を、図６にブロック図
で示し、図７に回路図で示すように、シフトレジスタ部
１３ｂ（シフトレジスタ部１３）を、Ａ系列のクロック
信号（φA ，φA ＊）で駆動されるＡ系列のシフトレジ
スタＡ1 ，Ａ2 ，Ａ3 ・・・と、Ａ系列のクロック信号
（φA ，φA ＊）に対して位相が９０°ずれたＢ系列の
クロック信号（φB ，φB ＊）で駆動されるＢ系列のシ
フトジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・とに２系列化し、Ａ
系列のシフトレジスタＡ1 ，Ａ2 ，Ａ3 ・・・から出力
されるビット出力信号Ｐ1 ，Ｐ3 ・・・によって、奇数
番目のアナログスイッチＳ1 ，Ｓ3 ・・・を駆動する一
方、Ｂ系列のシフトレジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・か
ら出力されるビット出力信号Ｐ2 ，Ｐ4 ・・・によっ
て、偶数番目のアナログスイッチＳ2 ，Ｓ4 ・・・を駆
動して、シフトレジスタ部１３ｂの動作を実質的に高周
波数化している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリクス表示パネルにおいては、シフトレ
ジスタ部１３ｂの側はＡ系列のシフトレジスタＡ1 ，Ａ
2 ，Ａ3 ・・・とＢ系列のシフトジスタＢ1 ，Ｂ2 ，Ｂ
3 ・・・とに２系列化されているのに対して、ビデオ信
号線Ｖｉｄｅｏは第１〜第３系列のビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 に３系列化されているため、シフトレジスタ
部１３ｂにおける系列毎の電気的特性の差とビデオ信号
線Ｖｉｄｅｏにおける系列毎の電気的特性の差によっ
て、シフトレジスタ部１３ｂの系列数とビデオ信号線Ｖ
ｉｄｅｏの系列数の最小公倍数毎のソース線Ｘ1 ，
Ｘ2 ，Ｘ3 ，Ｘ4 ・・・に異常電位が生じて、画面に輝
線や暗線などが発生するという問題点がある。すなわ
ち、系列駆動化されたアクティブマトリクス表示パネル
においては、図８にタイミングチャートを示すように、
走査信号Ｄが入力された以降、Ａ系列のシフトレジスタ
Ａ1 ，Ａ2 ，Ａ3 ・・・のうち、シフトレジスタＡ1 は
クロック信号φA に基づいてビット出力信号Ｐ1 を送出
してアナログスイッチＳ1 を駆動し、アナログスイッチ
Ｓ1 は第１系列のビデオ信号線Ｖ1 からのビデオ信号を
表示信号Ｑ1 としてソース線Ｘ1 にホールドする一方、
シフトレジスタＡ2 はビット出力信号Ｐ3 を送出してア
ナログスイッチＳ3 を駆動し、アナログスイッチＳ3 は
第３のビデオ信号線Ｖ3 からのビデオ信号を表示信号Ｑ
3 としてソース線Ｘ3 にホールドする。これに対して、
Ｂ系列のシフトレジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・のう
ち、シフトレジスタＢ1 はクロック信号（φB ，φ
B ＊）に基づいてビット出力信号Ｐ2 を送出してアナロ
グスイッチＳ2 を駆動し、アナログスイッチＳ2 はビデ
オ信号線Ｖ2 からのビデオ信号を表示信号Ｑ2 としてソ
ース線Ｘ2 にホールドする一方、シフトレジスタＢ2 は
ビット出力信号Ｐ4 を送出してアナログスイッチＳ4 を
駆動し、アナログスイッチＳ4 はビデオ信号線Ｖ1 から
のビデオ信号を表示信号Ｑ4 としてソース線Ｘ4 にホー
ルドする。ここで、シフトレジスタ部１３ｂの側から画
素に至るいずれの系列の電気経路にも、たとえば、図９
に示すように、アナログスイッチの寄生容量Ｃａ1 ，ソ
ース線の寄生容量Ｃａ2 および画素の容量Ｃａ3 が存在
し、ビット出力信号Ｐに基づいて、アナログスイッチＳ
1 がオフするときには、アナログスイッチの寄生容量Ｃ
ａ1 に対するソース線の寄生容量Ｃａ2 および画素の容
量Ｃａ3のカップリングによって交点Ｒにおける電位が
低下する。このため、各ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ
4 にホールドされた表示信号Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の
電位は、図８に示すように、ビデオ信号線Ｖ1 ，Ｖ2 ，
Ｖ3 から供給されたビデオ信号の電位に比較して低下す
る。しかも、シフトレジスタ部１３ｂの側から画素マト
リクスに至る電気経路上のアナログスイッチの寄生容量
Ｃａ1 の大きさはＡ系列とＢ系列との間で異なり、ビッ
ト出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の立ち下がりの時定
数τ1 ，τ2 ，τ3 ，τ4 が小さい程、表示信号Ｑ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 の電位の低下度合いが大きい。このた
め、図８に示すように、Ａ系列のシフトレジスタＡ1 ，
Ａ2 に対応するビット出力信号Ｐ1 ，Ｐ3 の立ち下がり
の時定数τ1 ，τ3 が小さい場合には、表示信号Ｑ1 ，
Ｑ3 における電位の低下が著しい。そこで、第１〜第３
系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 から供給されるビ
デオ信号の電位のレベルを調整して、すなわち、ビデオ
信号線Ｖｉｄｅｏの電位を、第３系列のビデオ信号線Ｖ
3 の電位＞第１系列のビデオ信号線Ｖ1 の電位＞第２系
列のビデオ信号線Ｖ2 の電位に調整して、画面の表示状
態の調整を行う場合がある。しかし、この調整方法を従
来のアクティブマトリクス表示パネルに対して行うと、
第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応
するアナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は、シフ
トレジスタ部１３ｂの系列に対応していないため、すな
わち、第１系列のビデオ信号線Ｖ1 にはアナログスイッ
チＳ1 ，Ｓ4 が対応しているが、このうち、アナログス
イッチＳ1 はＡ系列のシフトレジスタＡ1 に対応してい
る一方、アナログスイッチＳ4 はＢ系列のシフトレジス
タＢ2 に対応しているため、シフトレジスタ部１３ｂの
系列毎に異なるレベルでソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ
4 にホールドされた表示信号Ｑ1 ，Ｑ2 ，Ｑ3，Ｑ4 間
の電位差を補正することができない。それ故、第１〜第
３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 のうちの最も電
位が高い第３系列のビデオ信号線Ｖ3 と、ビット出力信
号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の時定数が大きなＢ系列のシ
フトレジスタＢ2 との組合せ、すなわち、シフトレジス
タ部１３ｂの系列数とビデオ信号線Ｖｉｄｅｏの系列数
の最小公倍数毎に相当するソース線に発生する異常に高
い電位の表示信号によって、画面に輝線が発生すること
になる。
アクティブマトリクス表示パネルにおいては、シフトレ
ジスタ部１３ｂの側はＡ系列のシフトレジスタＡ1 ，Ａ
2 ，Ａ3 ・・・とＢ系列のシフトジスタＢ1 ，Ｂ2 ，Ｂ
3 ・・・とに２系列化されているのに対して、ビデオ信
号線Ｖｉｄｅｏは第１〜第３系列のビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 に３系列化されているため、シフトレジスタ
部１３ｂにおける系列毎の電気的特性の差とビデオ信号
線Ｖｉｄｅｏにおける系列毎の電気的特性の差によっ
て、シフトレジスタ部１３ｂの系列数とビデオ信号線Ｖ
ｉｄｅｏの系列数の最小公倍数毎のソース線Ｘ1 ，
Ｘ2 ，Ｘ3 ，Ｘ4 ・・・に異常電位が生じて、画面に輝
線や暗線などが発生するという問題点がある。すなわ
ち、系列駆動化されたアクティブマトリクス表示パネル
においては、図８にタイミングチャートを示すように、
走査信号Ｄが入力された以降、Ａ系列のシフトレジスタ
Ａ1 ，Ａ2 ，Ａ3 ・・・のうち、シフトレジスタＡ1 は
クロック信号φA に基づいてビット出力信号Ｐ1 を送出
してアナログスイッチＳ1 を駆動し、アナログスイッチ
Ｓ1 は第１系列のビデオ信号線Ｖ1 からのビデオ信号を
表示信号Ｑ1 としてソース線Ｘ1 にホールドする一方、
シフトレジスタＡ2 はビット出力信号Ｐ3 を送出してア
ナログスイッチＳ3 を駆動し、アナログスイッチＳ3 は
第３のビデオ信号線Ｖ3 からのビデオ信号を表示信号Ｑ
3 としてソース線Ｘ3 にホールドする。これに対して、
Ｂ系列のシフトレジスタＢ1 ，Ｂ2 ，Ｂ3 ・・・のう
ち、シフトレジスタＢ1 はクロック信号（φB ，φ
B ＊）に基づいてビット出力信号Ｐ2 を送出してアナロ
グスイッチＳ2 を駆動し、アナログスイッチＳ2 はビデ
オ信号線Ｖ2 からのビデオ信号を表示信号Ｑ2 としてソ
ース線Ｘ2 にホールドする一方、シフトレジスタＢ2 は
ビット出力信号Ｐ4 を送出してアナログスイッチＳ4 を
駆動し、アナログスイッチＳ4 はビデオ信号線Ｖ1 から
のビデオ信号を表示信号Ｑ4 としてソース線Ｘ4 にホー
ルドする。ここで、シフトレジスタ部１３ｂの側から画
素に至るいずれの系列の電気経路にも、たとえば、図９
に示すように、アナログスイッチの寄生容量Ｃａ1 ，ソ
ース線の寄生容量Ｃａ2 および画素の容量Ｃａ3 が存在
し、ビット出力信号Ｐに基づいて、アナログスイッチＳ
1 がオフするときには、アナログスイッチの寄生容量Ｃ
ａ1 に対するソース線の寄生容量Ｃａ2 および画素の容
量Ｃａ3のカップリングによって交点Ｒにおける電位が
低下する。このため、各ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ
4 にホールドされた表示信号Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の
電位は、図８に示すように、ビデオ信号線Ｖ1 ，Ｖ2 ，
Ｖ3 から供給されたビデオ信号の電位に比較して低下す
る。しかも、シフトレジスタ部１３ｂの側から画素マト
リクスに至る電気経路上のアナログスイッチの寄生容量
Ｃａ1 の大きさはＡ系列とＢ系列との間で異なり、ビッ
ト出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の立ち下がりの時定
数τ1 ，τ2 ，τ3 ，τ4 が小さい程、表示信号Ｑ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 の電位の低下度合いが大きい。このた
め、図８に示すように、Ａ系列のシフトレジスタＡ1 ，
Ａ2 に対応するビット出力信号Ｐ1 ，Ｐ3 の立ち下がり
の時定数τ1 ，τ3 が小さい場合には、表示信号Ｑ1 ，
Ｑ3 における電位の低下が著しい。そこで、第１〜第３
系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 から供給されるビ
デオ信号の電位のレベルを調整して、すなわち、ビデオ
信号線Ｖｉｄｅｏの電位を、第３系列のビデオ信号線Ｖ
3 の電位＞第１系列のビデオ信号線Ｖ1 の電位＞第２系
列のビデオ信号線Ｖ2 の電位に調整して、画面の表示状
態の調整を行う場合がある。しかし、この調整方法を従
来のアクティブマトリクス表示パネルに対して行うと、
第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応
するアナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は、シフ
トレジスタ部１３ｂの系列に対応していないため、すな
わち、第１系列のビデオ信号線Ｖ1 にはアナログスイッ
チＳ1 ，Ｓ4 が対応しているが、このうち、アナログス
イッチＳ1 はＡ系列のシフトレジスタＡ1 に対応してい
る一方、アナログスイッチＳ4 はＢ系列のシフトレジス
タＢ2 に対応しているため、シフトレジスタ部１３ｂの
系列毎に異なるレベルでソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ
4 にホールドされた表示信号Ｑ1 ，Ｑ2 ，Ｑ3，Ｑ4 間
の電位差を補正することができない。それ故、第１〜第
３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 のうちの最も電
位が高い第３系列のビデオ信号線Ｖ3 と、ビット出力信
号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の時定数が大きなＢ系列のシ
フトレジスタＢ2 との組合せ、すなわち、シフトレジス
タ部１３ｂの系列数とビデオ信号線Ｖｉｄｅｏの系列数
の最小公倍数毎に相当するソース線に発生する異常に高
い電位の表示信号によって、画面に輝線が発生すること
になる。
【０００５】以上の問題点に鑑みて、本発明の課題は、
シフトレジスタ部およびビデオ信号線を最適条件で系列
化して、シフトレジスタ部の系列毎の表示に対する影響
を容易に補正可能なアクティブマトリクス表示パネルを
実現することにある。
シフトレジスタ部およびビデオ信号線を最適条件で系列
化して、シフトレジスタ部の系列毎の表示に対する影響
を容易に補正可能なアクティブマトリクス表示パネルを
実現することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、２系列以上のクロッ
ク信号で駆動されるシフトレジスタ部と、このシフトレ
ジスタ部から送出される系列毎のビット出力信号に基づ
いて複数系列のビデオ信号線から供給される各ビデオ信
号をソース線側にホールドするスイッチ部とを有するア
クティブマトリクス表示パネルにおいて、シフトレジス
タの系列数とビデオ信号線の系列数とを同系列数にする
ことである。たとえば、画面のカラー表示化に対応し
て、シフトレジスタの系列数およびビデオ信号線の系列
数をいずれも３系列にすることである。
に、本発明において講じた手段は、２系列以上のクロッ
ク信号で駆動されるシフトレジスタ部と、このシフトレ
ジスタ部から送出される系列毎のビット出力信号に基づ
いて複数系列のビデオ信号線から供給される各ビデオ信
号をソース線側にホールドするスイッチ部とを有するア
クティブマトリクス表示パネルにおいて、シフトレジス
タの系列数とビデオ信号線の系列数とを同系列数にする
ことである。たとえば、画面のカラー表示化に対応し
て、シフトレジスタの系列数およびビデオ信号線の系列
数をいずれも３系列にすることである。
【０００７】
【作用】上記手段を講じたアクティブマトリクス表示パ
ネルにおいては、スイッチ部に系列毎のビット出力信号
を送出するシフトレジスタ部の系列数と、スイッチ部に
よってソース線側にホールドされるビデオ信号を供給す
るビデオ信号線の系列数とが同系列数であるため、スイ
ッチ部はシフトレジスタ部の系列毎およびビデオ信号線
の系列毎のいずれにも対応している。すなわち、シフト
レジスタ部側とビデオ信号線側とはスイッチ部を介して
系列毎に対応している。このため、シフトレジスタ部か
らの系列毎のビット出力信号が、その電気経路上の電気
的寄生成分などに起因して異なるレベルの影響をソース
線側にホールドされるビデオ信号のレベルに対して及ぼ
す場合であっても、この影響はビデオ信号線の信号レベ
ルを系列毎に補正することによって確実に吸収される。
ネルにおいては、スイッチ部に系列毎のビット出力信号
を送出するシフトレジスタ部の系列数と、スイッチ部に
よってソース線側にホールドされるビデオ信号を供給す
るビデオ信号線の系列数とが同系列数であるため、スイ
ッチ部はシフトレジスタ部の系列毎およびビデオ信号線
の系列毎のいずれにも対応している。すなわち、シフト
レジスタ部側とビデオ信号線側とはスイッチ部を介して
系列毎に対応している。このため、シフトレジスタ部か
らの系列毎のビット出力信号が、その電気経路上の電気
的寄生成分などに起因して異なるレベルの影響をソース
線側にホールドされるビデオ信号のレベルに対して及ぼ
す場合であっても、この影響はビデオ信号線の信号レベ
ルを系列毎に補正することによって確実に吸収される。
【０００８】
【実施例】つぎに、添付図面を参照して、本発明の一実
施例について説明する。
施例について説明する。
【０００９】図１は本発明の実施例に係るアクティブマ
トリクス表示パネル（液晶表示パネル）におけるソース
線駆動回路側の構成を示すブロック図、図２はその回路
図である。ここで、本例のアクティブマトリクス表示パ
ネルの特徴点である系列化に係る構成についての説明に
先立って、その全体構成を説明しておくが、本例のアク
ティブマトリクス表示パネルの全体構成は、図４に示す
ブロック図で示したアクティブマトリクス表示パネルと
概ね同様であるため、同じく図４を参照して、その全体
構成を説明する。また、本例のアクティブマトリクス表
示パネルの構成は、図６ないし図９に基づいて説明した
従来のアクティブマトリクス表示パネルと基本的には同
様な構成になっており、その系列化のための構成のみが
異なるため、対応する部分には同符号を付して説明す
る。
トリクス表示パネル（液晶表示パネル）におけるソース
線駆動回路側の構成を示すブロック図、図２はその回路
図である。ここで、本例のアクティブマトリクス表示パ
ネルの特徴点である系列化に係る構成についての説明に
先立って、その全体構成を説明しておくが、本例のアク
ティブマトリクス表示パネルの全体構成は、図４に示す
ブロック図で示したアクティブマトリクス表示パネルと
概ね同様であるため、同じく図４を参照して、その全体
構成を説明する。また、本例のアクティブマトリクス表
示パネルの構成は、図６ないし図９に基づいて説明した
従来のアクティブマトリクス表示パネルと基本的には同
様な構成になっており、その系列化のための構成のみが
異なるため、対応する部分には同符号を付して説明す
る。
【００１０】図４において、本例のアクティブマトリク
ス表示パネル１０は、画素マトリクス２２，ソース線駆
動回路１２およびゲート線駆動回路２１が同一の透明基
板１１の上に形成されて、表示装置の小型化，高精細化
および低コスト化が図られている。ここで、ソース線駆
動回路１２は、シフトレジスタ部１３と、第１〜第３系
列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 からなるビデオ信号
線Ｖｉｄｅｏおよびこれらのビデオ信号線Ｖｉｄｅｏに
対応するアナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ・・・を備
えるサンプルホールド回路１７とを有する一方、ゲート
線駆動回路２１はシフトレジスタ部２０およびバッファ
回路２３を有する。また、画素マトリクス２２は、ソー
ス線駆動回路１２の側に接続された複数のソース線
Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・と、ゲート線駆動回路２
１に接続された複数のゲート線Ｙ1 ，Ｙ2 ・・・と、こ
れらのゲート線およびソース線の交点に形成された複数
の画素Ｚ11，Ｚ12・・・とを有し、各画素Ｚ11，Ｚ12・
・・にはそれぞれ薄膜トランジスタ（ＴＦＴ）２９およ
び液晶セル３０を有する。さらに、ソース線駆動回路１
２の側には、そのシフトレジスタ部１３にクロック信号
を入力すべき複数系列のクロック信号線３４が配置され
ている一方、ゲート線駆動回路２１の側には、そのシフ
トレジスタ部２０にクロック信号を入力すべきクロック
信号線３７が配置されている。なお、３５，３８はソー
ス線駆動回路１２およびゲート線駆動回路２１にそれぞ
れスタート信号を入力するスタート信号線である。
ス表示パネル１０は、画素マトリクス２２，ソース線駆
動回路１２およびゲート線駆動回路２１が同一の透明基
板１１の上に形成されて、表示装置の小型化，高精細化
および低コスト化が図られている。ここで、ソース線駆
動回路１２は、シフトレジスタ部１３と、第１〜第３系
列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 からなるビデオ信号
線Ｖｉｄｅｏおよびこれらのビデオ信号線Ｖｉｄｅｏに
対応するアナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ・・・を備
えるサンプルホールド回路１７とを有する一方、ゲート
線駆動回路２１はシフトレジスタ部２０およびバッファ
回路２３を有する。また、画素マトリクス２２は、ソー
ス線駆動回路１２の側に接続された複数のソース線
Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・と、ゲート線駆動回路２
１に接続された複数のゲート線Ｙ1 ，Ｙ2 ・・・と、こ
れらのゲート線およびソース線の交点に形成された複数
の画素Ｚ11，Ｚ12・・・とを有し、各画素Ｚ11，Ｚ12・
・・にはそれぞれ薄膜トランジスタ（ＴＦＴ）２９およ
び液晶セル３０を有する。さらに、ソース線駆動回路１
２の側には、そのシフトレジスタ部１３にクロック信号
を入力すべき複数系列のクロック信号線３４が配置され
ている一方、ゲート線駆動回路２１の側には、そのシフ
トレジスタ部２０にクロック信号を入力すべきクロック
信号線３７が配置されている。なお、３５，３８はソー
ス線駆動回路１２およびゲート線駆動回路２１にそれぞ
れスタート信号を入力するスタート信号線である。
【００１１】このような構成のアクティブマトリクス表
示パネル１０において、図１および図２に示すように、
そのソース線駆動回路１２ａ（ソース線駆動回路１３）
のシフトレジスタ部１３ａ（シフトレジスタ部１３）
は、Ａ系列のクロック信号（φA ，φA ＊）で駆動され
るＡ系列のシフトレジスタＡ1 ，Ａ2 ・・・と、クロッ
ク信号（φA ，φA ＊）に対して位相が６０°ずれたＢ
系列のクロック信号（φB ，φB ＊）で駆動されるＢ系
列のシフトジスタＢ1 ，Ｂ2 ・・・と、クロック信号
（φB ，φB ＊）に対して位相が６０°ずれたＣ系列の
クロック信号（φC，φC ＊）で駆動されるＣ系列のシ
フトジスタＣ1 ，Ｃ2 ・・・とに３系列化されており、
これらのＡ〜Ｃ系列のシフトレジスタＡ1 ，Ａ2 ・・
・，Ｂ1 ，Ｂ2・・・,C1 ，Ｃ2 ・・・から送出されるビッ
ト出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ・・・によって、各
アナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ・・・が駆動
されて、第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 から供給される各ビデオ信号を表示信号Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 ・・・としてソース線Ｘ1 ，Ｘ2 ，Ｘ3，Ｘ
4 ・・・の側にホールド可能になっている。このため、
シフトレジスタ部１３ａを構成するＴＦＴ自身の動作速
度を高めなくとも、表示動作を高周波数化して表示の品
位を高めることが可能になっている。ここで、第１〜第
３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は、それぞれ、
赤，青および緑を各画素で表示するためのビデオ信号線
であり、シフトレジスタ部１３ａと同数に３系列化され
ている。なお、クロック信号φA ，φB とクロック信号
φA ＊，φB ＊（φA バー，φB バー）とは互いに逆相
の関係にあることを示す。また、Ａ〜Ｃ系列のシフトレ
ジスタＡ1 ，Ａ2 ・・・，Ｂ1 ，Ｂ2 ・・・，Ｃ1 ，Ｃ
2 ・・・は、いずれも、１ビット当たり、１つのインバ
ータ２と２つのクロックドインバータ３ａ，３ｂ，４
ａ，４ｂで構成され、そのうち、インバータ２は、図５
（ａ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２
０２とからなるＣＭＯＳ構造になっている。
示パネル１０において、図１および図２に示すように、
そのソース線駆動回路１２ａ（ソース線駆動回路１３）
のシフトレジスタ部１３ａ（シフトレジスタ部１３）
は、Ａ系列のクロック信号（φA ，φA ＊）で駆動され
るＡ系列のシフトレジスタＡ1 ，Ａ2 ・・・と、クロッ
ク信号（φA ，φA ＊）に対して位相が６０°ずれたＢ
系列のクロック信号（φB ，φB ＊）で駆動されるＢ系
列のシフトジスタＢ1 ，Ｂ2 ・・・と、クロック信号
（φB ，φB ＊）に対して位相が６０°ずれたＣ系列の
クロック信号（φC，φC ＊）で駆動されるＣ系列のシ
フトジスタＣ1 ，Ｃ2 ・・・とに３系列化されており、
これらのＡ〜Ｃ系列のシフトレジスタＡ1 ，Ａ2 ・・
・，Ｂ1 ，Ｂ2・・・,C1 ，Ｃ2 ・・・から送出されるビッ
ト出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ・・・によって、各
アナログスイッチＳ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ・・・が駆動
されて、第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 から供給される各ビデオ信号を表示信号Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 ・・・としてソース線Ｘ1 ，Ｘ2 ，Ｘ3，Ｘ
4 ・・・の側にホールド可能になっている。このため、
シフトレジスタ部１３ａを構成するＴＦＴ自身の動作速
度を高めなくとも、表示動作を高周波数化して表示の品
位を高めることが可能になっている。ここで、第１〜第
３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は、それぞれ、
赤，青および緑を各画素で表示するためのビデオ信号線
であり、シフトレジスタ部１３ａと同数に３系列化され
ている。なお、クロック信号φA ，φB とクロック信号
φA ＊，φB ＊（φA バー，φB バー）とは互いに逆相
の関係にあることを示す。また、Ａ〜Ｃ系列のシフトレ
ジスタＡ1 ，Ａ2 ・・・，Ｂ1 ，Ｂ2 ・・・，Ｃ1 ，Ｃ
2 ・・・は、いずれも、１ビット当たり、１つのインバ
ータ２と２つのクロックドインバータ３ａ，３ｂ，４
ａ，４ｂで構成され、そのうち、インバータ２は、図５
（ａ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２
０２とからなるＣＭＯＳ構造になっている。
【００１２】また、クロックドインバータ３ａ，４ａ
は、図５（ｂ）に示すように、ｐ型ＴＦＴ３０１ａ，３
０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成され
てクロック信号φ（φA ，φB ，φC ）で駆動可能にな
っているのに対して、クロックドインバータ３ｂ，４ｂ
は、図１４（ｄ）に示すように、ｐ型ＴＦＴ３０１ｂ，
３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから構成さ
れてクロック信号φ（φA，φB ，φC ）に対して逆相
のクロック信号φ＊（φA ＊ ，φB ＊，φC ＊）で駆
動可能になっている。
は、図５（ｂ）に示すように、ｐ型ＴＦＴ３０１ａ，３
０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成され
てクロック信号φ（φA ，φB ，φC ）で駆動可能にな
っているのに対して、クロックドインバータ３ｂ，４ｂ
は、図１４（ｄ）に示すように、ｐ型ＴＦＴ３０１ｂ，
３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから構成さ
れてクロック信号φ（φA，φB ，φC ）に対して逆相
のクロック信号φ＊（φA ＊ ，φB ＊，φC ＊）で駆
動可能になっている。
【００１３】このような構成のアクティブマトリクス表
示パネル１０のソース線駆動回路１３ａは、図３に示す
タイミングチャートに基づいて駆動される。ここで、Ａ
系列のシフトレジスタＡ1 , Ａ2 ・・・に入力されるク
ロック信号φA ，φA ＊と、Ｂ系列のシフトレジスタＢ
1 , Ｂ2 ・・・に入力されるクロック信号φB ，φB＊
と、Ｃ系列のシフトレジスタＣ1 , Ｃ2 ・・・に入力さ
れるクロック信号φＣ，φＣ ＊とは、それぞれ位相を
６０°ずらしてある。このため、走査信号Ｄが入力され
た以降において、Ａ系列のシフトレジスタＡ1 は、期間
ｔ1 において、クロック信号φA ＊のパルス立ち下がり
（クロック信号φA のパルス立ち上がり）に対応してビ
ット出力信号Ｐ1 をアナログスイッチＳ1 に向けて出力
し、Ｂ系列のシフトレジスタＢ1 は、期間ｔ2 におい
て、クロック信号φB ＊のパルス立ち下がり（クロック
信号φB のパルス立ち上がり）に対応してビット出力信
号Ｐ2をアナログスイッチＳ2 に向けて出力し、Ｃ系列
のシフトレジスタＣ1 は、期間ｔ3 において、クロック
信号φC ＊のパルス立ち下がり（クロック信号φC のパ
ルス立ち上がり）に対応してビット出力信号Ｐ3 をアナ
ログスイッチＳ3 に向けて出力する。また、Ａ系列のシ
フトレジスタＡ2 は、期間ｔ4 において、クロック信号
φA ＊のパルス立ち下がり（クロック信号φA のパルス
立ち上がり）に対応してビット出力信号Ｐ4 をアナログ
スイッチＳ4 に向けて出力する。そして、ビット出力信
号Ｐ1 〜Ｐ4 に基づいて、アナログスイッチＳ1 〜Ｓ4
が動作して、第１〜第３系列のビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 の側とソース線Ｘ1 〜Ｘ4 の側とを接続状態
にして、第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 を介して供給されたビデオ信号が表示信号Ｑ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 としてソース線Ｘ1，Ｘ2 ，Ｘ3 ，Ｘ
4 ・・・にホールドされ、これらの表示信号Ｑ1 ，
Ｑ2 ，Ｑ3，Ｑ4 によって各画素Ｚ11，Ｚ12・・・にお
ける表示状態が規定される。
示パネル１０のソース線駆動回路１３ａは、図３に示す
タイミングチャートに基づいて駆動される。ここで、Ａ
系列のシフトレジスタＡ1 , Ａ2 ・・・に入力されるク
ロック信号φA ，φA ＊と、Ｂ系列のシフトレジスタＢ
1 , Ｂ2 ・・・に入力されるクロック信号φB ，φB＊
と、Ｃ系列のシフトレジスタＣ1 , Ｃ2 ・・・に入力さ
れるクロック信号φＣ，φＣ ＊とは、それぞれ位相を
６０°ずらしてある。このため、走査信号Ｄが入力され
た以降において、Ａ系列のシフトレジスタＡ1 は、期間
ｔ1 において、クロック信号φA ＊のパルス立ち下がり
（クロック信号φA のパルス立ち上がり）に対応してビ
ット出力信号Ｐ1 をアナログスイッチＳ1 に向けて出力
し、Ｂ系列のシフトレジスタＢ1 は、期間ｔ2 におい
て、クロック信号φB ＊のパルス立ち下がり（クロック
信号φB のパルス立ち上がり）に対応してビット出力信
号Ｐ2をアナログスイッチＳ2 に向けて出力し、Ｃ系列
のシフトレジスタＣ1 は、期間ｔ3 において、クロック
信号φC ＊のパルス立ち下がり（クロック信号φC のパ
ルス立ち上がり）に対応してビット出力信号Ｐ3 をアナ
ログスイッチＳ3 に向けて出力する。また、Ａ系列のシ
フトレジスタＡ2 は、期間ｔ4 において、クロック信号
φA ＊のパルス立ち下がり（クロック信号φA のパルス
立ち上がり）に対応してビット出力信号Ｐ4 をアナログ
スイッチＳ4 に向けて出力する。そして、ビット出力信
号Ｐ1 〜Ｐ4 に基づいて、アナログスイッチＳ1 〜Ｓ4
が動作して、第１〜第３系列のビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 の側とソース線Ｘ1 〜Ｘ4 の側とを接続状態
にして、第１〜第３系列のビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 を介して供給されたビデオ信号が表示信号Ｑ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 としてソース線Ｘ1，Ｘ2 ，Ｘ3 ，Ｘ
4 ・・・にホールドされ、これらの表示信号Ｑ1 ，
Ｑ2 ，Ｑ3，Ｑ4 によって各画素Ｚ11，Ｚ12・・・にお
ける表示状態が規定される。
【００１４】ここで、シフトレジスタ部１３ａの側から
画素マトリクス側に至るいずれの系列毎の電気経路に
も、たとえば、図９に示すように、アナログスイッチの
寄生容量Ｃａ1 ，ソース線の寄生容量Ｃａ2 および画素
の容量Ｃａ3 が存在し、アナログスイッチＳ1 をオフす
るときには、そのビット出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ
4 が立ち下がる時に、アナログスイッチの寄生容量Ｃａ
1 に対するソース線の寄生容量Ｃａ2 および画素の容量
Ｃａ3 のカップリングによって、ソース線Ｘ1 ，Ｘ2 ，
Ｘ3 ，Ｘ4 にホールドされる表示信号Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 の電位は、プッシュダウンされてビデオ信号
線Ｖ1 ，Ｖ2 ，Ｖ3 から供給されたビデオ信号の電位に
比較して低下する。しかも、シフトレジスタ部１３ａの
側から画素マトリクスに至る電気経路上のアナログスイ
ッチの寄生容量Ｃａ1 の値はＡ系列, Ｂ系列およびＣ系
列の間で異なり、ビット出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ
4 の立ち下がりの時定数τ1 ，τ2 ，τ3 ，τ4 が小さ
い程、表示信号Ｑ1 ，Ｑ2 ，Ｑ3，Ｑ4 の電位の低下度
合いが大きい。たとえば、図３に示すように、Ａ系列に
相当するビット出力信号Ｐ1 ，Ｐ4 の立ち下がりの時定
数τ1 ，τ4 が小さい場合には、表示信号Ｑ1 Ｑ4 にお
ける電位の低下が著しい。そこで、第１〜第３系列のビ
デオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 のうち、第１系列のビデオ
信号線Ｖ1 から供給されるビデオ信号の電位のレベルを
第２および第３系列のビデオ信号線Ｖ2 ，Ｖ3 から供給
されるビデオ信号の電位のレベルに比較して高めて、第
１系列のビデオ信号線Ｖ1 からのビデオ信号に対応する
表示信号Ｑ1 Ｑ4 の電位を高めて、ソース線Ｘ1 ，Ｘ4
にホールドされるＱ1 ，Ｑ4 の電位レベルを調整する。
同様に、第３系列のビデオ信号線Ｖ3 から供給されるビ
デオ信号の電位のレベルを第２系列のビデオ信号線Ｖ2
から供給されるビデオ信号の電位のレベルに比較して高
めて、第３系列のビデオ信号線Ｖ3 からのビデオ信号に
対応する表示信号Ｑ3 の電位を高めて、Ｑ3 の電位レベ
ルを調整する。その結果、ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，
Ｘ4 ・・・にホールドされた状態におけるＱ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 の電位レベルは均等化される。このため、特
定のソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・に異常に高
い表示信号が供給されることがないので、画面に輝線や
暗線が発生せず、表示の品位が高い。なお、上記の調整
方法を従来のアクティブマトリクス表示パネル１０に対
して行うと、第１〜第３系列のビデオ信号線に対応する
アナログスイッチが、シフトレジスタ部の系列に対応し
ていないため、他の電位に比較して著しく高い表示信号
が発生して、画面に輝線や暗線が発生してしまう。
画素マトリクス側に至るいずれの系列毎の電気経路に
も、たとえば、図９に示すように、アナログスイッチの
寄生容量Ｃａ1 ，ソース線の寄生容量Ｃａ2 および画素
の容量Ｃａ3 が存在し、アナログスイッチＳ1 をオフす
るときには、そのビット出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ
4 が立ち下がる時に、アナログスイッチの寄生容量Ｃａ
1 に対するソース線の寄生容量Ｃａ2 および画素の容量
Ｃａ3 のカップリングによって、ソース線Ｘ1 ，Ｘ2 ，
Ｘ3 ，Ｘ4 にホールドされる表示信号Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 の電位は、プッシュダウンされてビデオ信号
線Ｖ1 ，Ｖ2 ，Ｖ3 から供給されたビデオ信号の電位に
比較して低下する。しかも、シフトレジスタ部１３ａの
側から画素マトリクスに至る電気経路上のアナログスイ
ッチの寄生容量Ｃａ1 の値はＡ系列, Ｂ系列およびＣ系
列の間で異なり、ビット出力信号Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ
4 の立ち下がりの時定数τ1 ，τ2 ，τ3 ，τ4 が小さ
い程、表示信号Ｑ1 ，Ｑ2 ，Ｑ3，Ｑ4 の電位の低下度
合いが大きい。たとえば、図３に示すように、Ａ系列に
相当するビット出力信号Ｐ1 ，Ｐ4 の立ち下がりの時定
数τ1 ，τ4 が小さい場合には、表示信号Ｑ1 Ｑ4 にお
ける電位の低下が著しい。そこで、第１〜第３系列のビ
デオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 のうち、第１系列のビデオ
信号線Ｖ1 から供給されるビデオ信号の電位のレベルを
第２および第３系列のビデオ信号線Ｖ2 ，Ｖ3 から供給
されるビデオ信号の電位のレベルに比較して高めて、第
１系列のビデオ信号線Ｖ1 からのビデオ信号に対応する
表示信号Ｑ1 Ｑ4 の電位を高めて、ソース線Ｘ1 ，Ｘ4
にホールドされるＱ1 ，Ｑ4 の電位レベルを調整する。
同様に、第３系列のビデオ信号線Ｖ3 から供給されるビ
デオ信号の電位のレベルを第２系列のビデオ信号線Ｖ2
から供給されるビデオ信号の電位のレベルに比較して高
めて、第３系列のビデオ信号線Ｖ3 からのビデオ信号に
対応する表示信号Ｑ3 の電位を高めて、Ｑ3 の電位レベ
ルを調整する。その結果、ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，
Ｘ4 ・・・にホールドされた状態におけるＱ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 の電位レベルは均等化される。このため、特
定のソース線Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・に異常に高
い表示信号が供給されることがないので、画面に輝線や
暗線が発生せず、表示の品位が高い。なお、上記の調整
方法を従来のアクティブマトリクス表示パネル１０に対
して行うと、第１〜第３系列のビデオ信号線に対応する
アナログスイッチが、シフトレジスタ部の系列に対応し
ていないため、他の電位に比較して著しく高い表示信号
が発生して、画面に輝線や暗線が発生してしまう。
【００１５】以上のとおり、本例のアクティブマトリク
ス表示パネル１０においては、第１〜第３系列のビデオ
信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応するアナログスイッチＳ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は、それぞれシフトレジスタ部１
３ａの系列にも対応しているため、たとえば、第１系列
のビデオ信号線Ｖ1 に対応するアナログスイッチＳ1，
Ｓ4 は、いずれもＡ系列のシフトレジスタＡ1 ，Ａ2 に
対応しているため、Ａ系列のシフトレジスタＡ1 ，Ａ2
の側の電気的特性がソース線Ｘ1 ，Ｘ4 にホールドされ
た状態の表示信号Ｑ1 ，Ｑ4 の電位レベルに影響を及ぼ
す状態にあっても、第１のビデオ信号線Ｖ1 から供給さ
れるビデオ信号の電位を調整して、この表示信号Ｑ1 ，
Ｑ4 を他の表示信号Ｑ2 ，Ｑ3 と同等の電位にまで補正
することができる。従って、シフトレジスタ部１３ａを
多系列駆動化しても、画面には輝線などが発生しないの
で、色再現性がよい。また、ビデオ信号線Ｖｉｄｅｏ側
において、カラーローテーションなどを行う必要がな
い。また、Ａ〜Ｃ系列のいずれの系列のシフトレジスタ
の影響に対しても、ビデオ信号線Ｖｉｄｅｏを介して独
立して調整できるので、色相調整が容易であり、しかも
アクティブマトリクス表示パネル１０の製造後も色相調
整を行なえる。
ス表示パネル１０においては、第１〜第３系列のビデオ
信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応するアナログスイッチＳ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は、それぞれシフトレジスタ部１
３ａの系列にも対応しているため、たとえば、第１系列
のビデオ信号線Ｖ1 に対応するアナログスイッチＳ1，
Ｓ4 は、いずれもＡ系列のシフトレジスタＡ1 ，Ａ2 に
対応しているため、Ａ系列のシフトレジスタＡ1 ，Ａ2
の側の電気的特性がソース線Ｘ1 ，Ｘ4 にホールドされ
た状態の表示信号Ｑ1 ，Ｑ4 の電位レベルに影響を及ぼ
す状態にあっても、第１のビデオ信号線Ｖ1 から供給さ
れるビデオ信号の電位を調整して、この表示信号Ｑ1 ，
Ｑ4 を他の表示信号Ｑ2 ，Ｑ3 と同等の電位にまで補正
することができる。従って、シフトレジスタ部１３ａを
多系列駆動化しても、画面には輝線などが発生しないの
で、色再現性がよい。また、ビデオ信号線Ｖｉｄｅｏ側
において、カラーローテーションなどを行う必要がな
い。また、Ａ〜Ｃ系列のいずれの系列のシフトレジスタ
の影響に対しても、ビデオ信号線Ｖｉｄｅｏを介して独
立して調整できるので、色相調整が容易であり、しかも
アクティブマトリクス表示パネル１０の製造後も色相調
整を行なえる。
【００１６】なお、シフトレジスタ部の系列数およびビ
デオ信号線の系列数については、同系列数であれば、そ
の数に制限がない。
デオ信号線の系列数については、同系列数であれば、そ
の数に制限がない。
【００１７】
【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクス表示パネルにおいては、２系列以上のクロッ
ク信号で駆動されるシフトレジスタ部の系列数と、ビデ
オ信号線の系列数とが同系列数であることに特徴を有す
る。従って、本発明によれば、シフトレジスタ部からの
ビット出力信号が、その電気経路上の電気的寄生成分な
どの影響によって、系列毎に異なるレベルの影響をソー
ス線側にホールドされるビデオ信号に影響を及ぼす場合
であっても、その影響は、ビデオ信号線の信号レベルを
系列毎に補正することによって確実に吸収することでき
るので、シフトレジスタ部を多系列駆動化しても、画面
に輝線などが発生することを防止できるという効果を奏
する。また、３系列のビデオ信号線に色相を対応させた
場合には、画面の色相調整などが容易にでき、色再現性
が向上するという効果を奏する。
マトリクス表示パネルにおいては、２系列以上のクロッ
ク信号で駆動されるシフトレジスタ部の系列数と、ビデ
オ信号線の系列数とが同系列数であることに特徴を有す
る。従って、本発明によれば、シフトレジスタ部からの
ビット出力信号が、その電気経路上の電気的寄生成分な
どの影響によって、系列毎に異なるレベルの影響をソー
ス線側にホールドされるビデオ信号に影響を及ぼす場合
であっても、その影響は、ビデオ信号線の信号レベルを
系列毎に補正することによって確実に吸収することでき
るので、シフトレジスタ部を多系列駆動化しても、画面
に輝線などが発生することを防止できるという効果を奏
する。また、３系列のビデオ信号線に色相を対応させた
場合には、画面の色相調整などが容易にでき、色再現性
が向上するという効果を奏する。
【図１】本発明の実施例に係るアクティブマトリクス表
示パネルにおけるソース線駆動回路側の構成を示すブロ
ック図である。
示パネルにおけるソース線駆動回路側の構成を示すブロ
ック図である。
【図２】図１に示すソース線駆動回路の回路図である。
【図３】図１に示すソース線駆動回路の各部に入出力さ
れる信号のタイミングチャート図である。
れる信号のタイミングチャート図である。
【図４】アクティブマトリクス表示パネルの全体構成を
示すブロック図である。
示すブロック図である。
【図５】（ａ）はアクティブマトリクス表示パネルのソ
ース線駆動回路のインバータの構成を示す回路図、
（ｂ）はそのクロック信号φで駆動されるクロックドイ
ンバータの構成を示す回路図、（ｃ）はそのクロック信
号φ＊で駆動されるクロックドインバータの構成を示す
回路図である。
ース線駆動回路のインバータの構成を示す回路図、
（ｂ）はそのクロック信号φで駆動されるクロックドイ
ンバータの構成を示す回路図、（ｃ）はそのクロック信
号φ＊で駆動されるクロックドインバータの構成を示す
回路図である。
【図６】従来のアクティブマトリクス表示パネルにおけ
るソース線駆動回路側の構成を示すブロック図である。
るソース線駆動回路側の構成を示すブロック図である。
【図７】図６に示すソース線駆動回路の回路図である。
【図８】図６に示すソース線駆動回路の各部に入出力さ
れる信号のタイミングチャート図である。
れる信号のタイミングチャート図である。
【図９】アクティブマトリクス表示パネルのソース線駆
動回路の電気経路上の容量成分を示す説明図図である。
動回路の電気経路上の容量成分を示す説明図図である。
１０・・・アクティブマトリクス表示パネル １２，１２ａ，１２ｂ・・・ソース線駆動回路 １３，１３ａ，１３ｂ・・・シフトレジスタ部 Ａ1 ，Ａ2 ・・・Ａ系列のシフトレジスタ Ｂ1 ，Ｂ2 ・・・Ｂ系列のシフトレジスタ Ｃ1 ・・・Ｃ系列のシフトレジスタ Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ・・・アナログスイッチ Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ・・・ビット出力信号 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ・・・表示信号 Ｖｉｄｅｏ・・・ビデオ信号線 Ｖ1 ・・・第１系列のビデオ信号線 Ｖ2 ・・・第２系列のビデオ信号線 Ｖ3 ・・・第３系列のビデオ信号線 Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ・・・ソース線 Ｙ1 ，Ｙ2 ・・・ゲート線 Ｚ11，Ｚ12・・・画素
Claims (2)
- 【請求項１】 ２系列以上のクロック信号で駆動される
シフトレジスタ部と、このシフトレジスタ部から送出さ
れる系列毎のビット出力信号に基づいて複数系列のビデ
オ信号線から供給される各ビデオ信号をソース線側にホ
ールドするスイッチ部と、を有し、前記シフトレジスタ
部の系列数と前記ビデオ信号線の系列数とが同系列数で
あることを特徴とするアクティブマトリクス表示パネ
ル。 - 【請求項２】 請求項１において、前記シフトレジスタ
部の系列数および前記ビデオ信号線の系列数はいずれも
３系列であることを特徴とするアクティブマトリクス表
示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12367892A JP3495745B2 (ja) | 1992-05-15 | 1992-05-15 | アクティブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12367892A JP3495745B2 (ja) | 1992-05-15 | 1992-05-15 | アクティブマトリクスパネル |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003141014A Division JP3659251B2 (ja) | 2003-05-19 | 2003-05-19 | アクティブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05323278A true JPH05323278A (ja) | 1993-12-07 |
| JP3495745B2 JP3495745B2 (ja) | 2004-02-09 |
Family
ID=14866600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12367892A Expired - Lifetime JP3495745B2 (ja) | 1992-05-15 | 1992-05-15 | アクティブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3495745B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331633A (ja) * | 2005-05-26 | 2006-12-07 | Lg Philips Lcd Co Ltd | シフトレジスタとこれを用いた表示装置及びその駆動方法 |
-
1992
- 1992-05-15 JP JP12367892A patent/JP3495745B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331633A (ja) * | 2005-05-26 | 2006-12-07 | Lg Philips Lcd Co Ltd | シフトレジスタとこれを用いた表示装置及びその駆動方法 |
| US8040313B2 (en) | 2005-05-26 | 2011-10-18 | Lg Display Co., Ltd. | Shift register and display device using the same and driving method thereof |
| US8860650B2 (en) | 2005-05-26 | 2014-10-14 | Lg Display Co., Ltd. | Shift register having reduced load and display device using the same and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3495745B2 (ja) | 2004-02-09 |
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