JPH053204A

JPH053204A - 耐α線半導体装置、半導体集積回路装置および論理計算装置

Info

Publication number: JPH053204A
Application number: JP3154366A
Authority: JP
Inventors: Toru Nakamura; 徹中村; Yukihiro Onouchi; 享裕尾内; Takeo Shiba; 健夫芝; Yoichi Tamaoki; 洋一玉置; Mitsuo Nanba; 光夫難波; Katsuyoshi Washio; 勝由鷲尾; Hiromi Shimamoto; 裕巳島本; Masamichi Tanabe; 正倫田邊; Noriyuki Honma; 紀之本間
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-08

Abstract

(57)【要約】【目的】本発明は、半導体装置の構造に係り、特に超高
速動作を有し、かつソフトエラーなどの誤動作を生じさ
せないトランジスタの構造を提供し、これを用いたＵＬ
ＳＩ、大型計算機の信頼性を著しく向上することにあ
る。【構成】第１領域（１０１），第２領域（１０２），第
３領域（１０３）で構成されたトランジスタの真性領域
を含むシリコン部分が１つ以上あり、該シリコン部分が
平面的または断面的に曲がっている構造を取っている。【効果】本構造により、シリコン中で直進性の特徴を持
つα線に対し、曲がった構造を持っているトランジスタ
の１部のみがα線に照射される。しかし、トランジスタ
の容量に比べ、α線に照射で発生する電荷が少ないた
め、トランジスタが誤動作することがなく、超高速動作
も妨げられることが無い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は耐α線半導体装置に係
り、特に超高速動作を有し、かつソフトエラーを生じさ
せないトランジスタ構造を有する耐α線半導体装置に関
する。また、このトランジスタを用いた半導体集積回路
装置（ＵＬＳＩ）、およびこれを用いて信頼性の向上を
図った論理計算装置に関する。

【０００２】

【従来の技術】従来の典型的なトランジスタの一例は、
例えば、アールエスムラー、ティーアイカミ
ンズ著、デバイスエレクトロニクスフォアインテ
グレイテッドサーキッツ（ワイリー）（“Device Ele
ctronics for IntegratedCircuits”by R.S.Muller and
T.I.Kamins,John Willy ＆ Sons)に記載されている。
ここに示されているバイポーラトランジスタは、図２に
書かれている断面構造を有している。すなわち、ｎ型導
電型（以下ｎ型と略す）の不純物を含有し濃度勾配をも
ったｎ型コレクタ領域１０１上に、ｐ型不純物領域から
なるｐ型ベース領域１０２があり、さらにその上にｎ型
不純物領域からなるｎ型エミッタ領域１０３を有した構
造をしている。この構造は、通常アイソプレーナ構造と
よばれている。なお、点線で囲まれた部分がトランジス
タの動作に直接関係のある部分、すなわち真性領域であ
り、それ以外の部分は寄生領域と呼ばれ電極取りだし領
域やマスク合わせ余裕領域などから成っている。通常、
この寄生領域は真性領域に比べ非常に大きく真性領域が
本来持っている高速動作特性を妨げているのが現状であ
る。

【０００３】しかし近年、本発明に関連のある超高速バ
イポーラトランジスタでは、この寄生領域を非常に小さ
くして高速化を達成した構造になっている。そのため、
本発明で初めて解決される課題については、真性領域の
みを取りだした構造を対象とし、以下で検討を行う。

【０００４】

【発明が解決しようとする課題】上記の従来型トランジ
スタ構造においては、図３（真性領域のみを取り出した
構造にしている）の矢印に示すような方向より荷電粒子
例えばα線（アルファー線）等が入射すると、矢印の入
射軌跡に沿って電子正孔対が生じる。その結果、エミッ
タ領域およびコレクタ領域中の少数キャリアである正孔
はベース領域へ、またベース領域中の少数キャリアであ
る電子はコレクタ領域およびエミッタ領域へと流れるた
め、トランジスタの電極に電流が流れる。この電流がト
ランジスタの通常の動作電流よりも大きくなると回路が
誤動作したり不安定となってしまう。通常このα線起因
の電流を、α線によりコレクタに流れる電流Ｉｃαで代
表する。Ｉｃαはトランジスタ中のα線による発生電荷
量Ｑαに依存している。最近の微細化超高速トランジス
タの例として図３の場合、α線により電子正孔対が発生
する領域の寸法を、一辺の長さが１ミクロンの立方体と
する。α線のトランジスタ中の軌跡長はこの立方体の対
角線の長さであるから平方根３ミクロンとなる。このた
め、発生電荷量Ｑαはおよそ１１ｆＣ（フェムトクーロ
ン）となる。なおここでα線がシリコン基板を通過する
とき１ミクロン当りに発生する発生電荷量を６.４フェ
ムトクーロンとしている。

【０００５】図３は、トランジスタの真性領域のみを有
する理想的な構造であるが、通常用いられているトラン
ジスタの場合には、寄生領域が存在し、この領域を通過
するα線によって生じる電子正孔対による電流が、上記
の電流に加わる。そのため、回路動作を不安定にする電
流は通常のトランジスタの場合の方がさらに多い。

【０００６】α線による回路の誤動作電流の条件は、ト
ランジスタを用いる基本回路構成によって異なる。図４
に示した回路は、超高速バイポーラＩＳＩで多く用いら
れているＥＣＬ回路の例である。トランジスタＱ１，Ｑ
２はカレントスイッチ用、トランジスタＱ３は定電流源
用、トランジスタＱ４はエミッタフォロア用として使用
されている。回路の誤動作は、導通していないとき、す
なわちオフしているトランジスタにα線が入射した場合
が最悪ケースとなる。Ｑ２がオフのとき、Ｑ２にα線が
入射した場合についての例を示す。α線入射直後、Ｑ２
に電流が流れコレクタＣｐの電位が低下する。このα線
による電圧変化をＶαとする。Ｖαは、Ｑ２に入射した
α線による発生電荷量ＱαをＱ２のコレクタ端子に接続
されている全容量ＣＱ２で除した値Ｑα／ＣＱ２で与え
られる。このＶαが回路の信号振幅Ｖｓに比べて著しく
小さければ回路動作は安定している。すなわち以下の条
件が成立すれば回路動作は安定している。

【０００７】

【数１】Ｖｓ≫Ｖα＝Ｑα／ＣＱ２ …（数１）ただしＶｓは信号振幅、Ｖαはα線による電圧変化、Ｑ
αはα線による発生電荷量、ＣＱ２はＱ２のコレクタ端
子に接続されている全容量である。

【０００８】ここで、全容量ＣＱ２は、負荷容量ＣＬや
負荷抵抗の寄生容量等が無視できる簡単な場合には、Ｑ
２，Ｑ４のコレクタ・ベース間容量ＣＴＣとＱ４のエミ
ッタ・ベース間容量ＣＴＥとの和となり、次のようにな
る。

【０００９】

【数２】ＣＱ２＝２ＣＴＣ＋ＣＴＥ …（数２）今、各トランジスタＱ１〜Ｑ４に図３で記載した構造の
トランジスタを用いた場合、ＣＴＣ＝２.３ｆＦ／平方
ミクロン，ＣＴＥ＝３.７ｆＦ／平方ミクロンである。
これよりＶα＝Ｑα／ＣＱ２＝１.３Ｖとなる。一方通
常、回路の信号振幅Ｖｓは０.５Ｖ程度である。このた
め従来の例ではＶｓ＜Ｖαとなり、必ず回路の誤動作が
生じることになる。Ｖαを少なくとも信号振幅の半分程
度０.２５Ｖまで小さくするには、Ｖαを上記の値の約
５分の１に減少させる必要がある。これにはα線入射量
を減らし、発生電荷量Ｑαを約５分の一に減少させる
か、トランジスタの寸法を大きくして全容量ＣＱ２を約
５倍増加させるかが必要である。しかしトランジスタ寸
法を大きくして全容量ＣＱ２を５倍に増加させると、通
常はα線透過距離Ｌαも増加し、発生電荷量Ｑαが増加
してしまう。このためＶαはあまり小さくならないとい
う問題がある。またトランジスタのコレクタベース間に
外付けで容量を付加すると、Ｌαを増加させずに見かけ
の全容量ＣＱ２を増大させることができる。しかしこの
場合トランジスタの電流容量が一定のため回路動作が遅
延することになり、動作速度が低下するという問題があ
る。

【００１０】以上の議論はトランジスタの真性領域にα
線が減衰せずに入射した場合を想定している。これに対
し、入射するα線強度を低減するため、半導体チップ表
面にα線を吸収する樹脂等をコーティングすることがで
きる。これらを併用して耐α線強度を向上させるには、
トランジスタの発生電荷量Ｑαを低減する構造を提供す
ることが必要である。

【００１１】以上により本発明の目的は、真性領域の面
積を維持しながら、α線透過距離Ｌαを通常の構造より
低減したトランジスタ構造を考案することにより、α線
による電位変化量Ｖαを低減して耐α線強度を高めたト
ランジスタを有する耐α線半導体装置を提供することに
ある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の手段は、一定のエミッタ幅をもつ少なくと
も１つ以上のエミッタ平面パタンを有するバイポーラト
ランジスタを含んでなり、少なくとも１つ以上の上記エ
ミッタ平面パタンを１本の直線で横切る距離の和の最大
値が、上記エミッタ平面パタンの対角線長の和よりも短
いことを特徴とする耐α線半導体装置とすることである
（図１，図５参照）。

【００１３】また上記耐α線半導体装置を具備してなる
ことを特徴とする半導体集積回路装置とすることであ
る。さらに該半導体集積回路装置を用いた論理計算装置
とすることである。

【００１４】

【作用】上記の手段によれば、トランジスタの面積を一
定にしたままトランジスタのα線透過距離Ｌαを減少さ
せたパタンとすることにより、α線による発生電荷量Ｑ
αを大幅に低減できる。このためα線強度の大きい半導
体素子が得られる。従ってα線による電圧変化Ｖαが小
さくなり、回路が誤動作することがない。

【００１５】また逆にトランジスタのα線透過距離Ｌα
を一定にしたままトランジスタの面積を増大することに
より、全容量ＣＱ２を増加するとともに電流容量を大き
くできる。従ってα線強度の大きい高速で高駆動能力の
耐α線半導体素子が得られる。これにより信頼性を高め
た半導体集積回路装置および論理計算装置が得られる。

【００１６】

【実施例】本発明の第１の実施例を図１および図５に示
す。（図１は断面を示すために、半分に輪切りにした状
態を示す。）本実施例はトランジスタの真性領域を環状
にした構造である。すなわち、ｎ型コレクタ領域１０
１，ｐ型ベース領域１０２，ｎ型エミッタ領域１０３を
環状に配置したトランジスタ構造である。このトランジ
スタの真性領域の円周長ＬＱが先に述べた対角線長にあ
たる。

【００１７】ここで本発明における対角線とは、直線に
は限定しない。細長い扇形のパタンにおいては、その円
弧の長さを言うものとする。また環状のパタンにおいて
は、その円周長を言う。螺旋等においては、その曲線に
沿った長さを指すものとする。

【００１８】また図にトランジスタのエミッタ幅を示し
た。本発明のエミッタパタンは実質的にエミッタ幅の等
しいパタンで構成される。上記トランジスタのエミッタ
幅は０.５ミクロンである。またトランジスタの内径は
５ミクロンである。本実施例のトランジスタにα線が入
射した場合の平面図を図５に示す。パッケージおよびパ
ッケージ外の自然界から発生するα線は、同一のトラン
ジスタ領域内に同時に複数本が入射する確率は非常に少
ない。また入射後の軌跡は直線となる。このとき、トラ
ンジスタ内の真性領域のα線透過距離の最大値は、図に
示したようにＬαとなる。また、トランジスタ全体の大
きさは円周長ＬＱにエミッタ寸法を乗じたものである。
従来例（図３，図４）と比較すると、ＬＱがＬαの５倍
よりも大きければ回路の誤動作は生じないことになる。
図１の実施例では、エミッタ幅０.５ミクロンで内径５
ミクロンのトランジスタのため、Ｌαは５ミクロン、Ｌ
Ｑは３１.４ミクロンとなる。このためＬＱ＞５Ｌαで
誤動作を生じなかった。

【００１９】第１の実施例を製造するプロセスを図６な
いし図１３に示す。

【００２０】図６ｐ型基板００１とｎ型基板００
２を１ミクロン厚さの酸化膜１００を介して貼合せたシ
リコン基板にｎ型不純物アンチモンを１１７５℃で所望
の位置に拡散した層１０１を形成し、その後ｎ型エピタ
キシャル成長層１０１−１を形成した。次に、酸化膜の
分離領域２０１を形成した。

【００２１】図７上記基板の上に、熱酸化膜２０
２，シリコン窒化膜２０３，酸化膜２０４，シリコン窒
化膜２０５を次々に形成し、その後所望の位置にホトレ
ジスト２０６−１，２０６−２を残した。

【００２２】図８ホトレジスト２０６−１，２０
６−２をマスクとし、熱酸化膜２０２，シリコン窒化膜
２０３，酸化膜２０４，シリコン窒化膜２０５の４層膜
を反応性異方性ドライエッチング法によって除去し、シ
リコン面を表面に露出させた。ホトレジスト２０６−１
で覆われていた部分はトランジスタの真性領域となり、
またホトレジスト２０６−２で覆われていた部分はトラ
ンジスタのコレクタ取り出し領域となる。次に、表面の
ホトレジスト膜を除去した後、８５０℃のウエット酸素
中で約３０分間加熱し表面に熱酸化膜２０７を３０ｎｍ
成長した。

【００２３】図９トランジスタの真性領域となる
部分２０６−３の周りの熱酸化膜207のみを除去しウェ
ハ全面に厚さ５０ｎｍのシリコン窒化膜を堆積した。再
び反応性異方性ドライエッチング法を用いてこのシリコ
ン窒化膜を除去し、トランジスタの真性領域部分および
コレクタ部分となる凸型の周囲のみにシリコン窒化膜２
０８を残した。その後、有機シランと酸素の混合ガス中
で８００℃まで加熱し、酸化膜２０９をウェハ全面に堆
積した。次に、ホトレジストＡＺ２０９０を全面に塗布
しエッチバックして表面を平にした。すると、凸型領域
の部分は酸化膜209が露出し、その部分以外にホトレジ
ストを埋め込んだ。

【００２４】図１０凸型領域部分の露出した酸化膜
２０９をドライエッチング法で除去し、表面を平にし
た。その後、ホトレジストを除去し、さらに酸化膜をエ
ッチバックした。このとき、凸型領域はシリコン窒化膜
２０５が存在しているため、エッチングされずに残っ
た。

【００２５】図１１シリコン窒化膜２０５、２０８
を１６０℃で加熱した燐酸溶液内で除去し、トランジス
タの真性領域となる部分のみ１部シリコン面を露出させ
た。次に、硼素を多量に含んだ多結晶シリコン膜２１０
を堆積した。凸型領域上部の多結晶シリコン膜のみ除去
するため、図６−ｄで述べた方法と同様に、ホトレジス
ト２１１を凸型領域以外に埋め込んだ。

【００２６】図１２露出した多結晶シリコン層をＳ
Ｆ６ガス雰囲気中でドライエッチングをすることによっ
て除去した。次に、凸型領域に残っている酸化膜２０４
をふっ酸中で除去した後、８５０℃、８気圧の水蒸気中
で熱酸化し、硼素添加の多結晶シリコン膜の表面を酸化
した。その後、シリコン窒化膜２０３を１６０℃で加熱
した燐酸溶液内で除去した。コレクタ取り出し領域２０
６−４にリンイオンをイオン打ち込みし、熱処理するこ
とによって活性化した。

【００２７】図１３凸型領域２０６−３上の酸化膜
を除去し、硼素を添加することによって真性ベース領域
２１２を形成、またその上にリンを高濃度に含んだ多結
晶膜２１４を堆積し、７５０℃で熱処理してエミッタ領
域２１３を形成した。全面に厚さ５００ｎｍの酸化膜を
堆積し、ホトリソグラフィー技術によってベースコンタ
クト孔，エミッタコンタクト孔，コレクタコンタクト孔
を形成し、ベース電極２１５，コレクタ電極216,エミッ
タ電極２１７を形成した。これによって、実施例１のト
ランジスタが完成した。図では、コレクタ領域を中心と
し真性領域（エミッタ領域，ベース領域，真性コレクタ
領域）が左右にあるが、左右の真性領域は、平面図では
円形となっており、つながっていることは言うまでもな
い。この様に図１で示したトランジスタ構造が図６の真
性領域となっている。

【００２８】本発明の第２の実施例を図１４に示す。図
１４は、トランジスタの真性領域７０６を並列に並べた
平面図を表している。これらのトランジスタ真性領域内
のエミッタ，ベース，コレクタ領域はそれぞれ並列に接
続されている。図１４には、１ミクロンを一辺とした立
方体の真性領域が縦横とも５ヶずつ並んだ場合の例を示
した。そのため、全容量は２０７ｆＦとなる。ところ
が、入射α線の軌跡は矢印で示したように直進するため
真性領域同志の間隔を広くすれば横切る真性領域数は５
ヶであり、最大長は約７.１４ミクロンである。そのた
めＱαは約４５．７フェムトクーロンとなり、Ｖαは
０．２２Ｖとなる。その結果コレクタ電極の電圧変動
は信号振幅に比べ小さいため回路の誤動作は起こらなか
った訳である。言い替えると、真性領域を一直線上につ
ないだとき、その長辺は２５ミクロンであり入射α線の
軌跡長は約５ミクロンであるため、ＬαはＬＱの５倍程
度となっている。

【００２９】本発明の第３の実施例を図１５に示す。図
１５は、トランジスタの真性領域７０６を円形に並べた
平面図を表わしている。これらのトランジスタの真性領
域のエミッタ，ベース，コレクタ領域はそれぞれ並列に
接続されている。図１５に示す実施例は、実施例１の円
形パターンの１部を切った形をしている。そのため、実
施例１に比べ、入射α線の軌跡が真性領域を横切る確率
はより少なくなっている。本実施例のトランジスタで
は、実施例１のトランジスタよりも小さな寸法でソフト
エラーが防止できた。

【００３０】本発明の第４の実施例を図１６に示す。図
１６は、トランジスタの円形の真性領域７０６を並列に
並べた平面図を表わしている。これらのトランジスタ真
性領域内のエミッタ，ベース，コレクタ領域はそれぞれ
並列に接続されている。図１６に示す実施例は、実施例
１の円形パターンを並列に並べたものである。実施例１
に比べ、個々のトランジスタの容量が小さいためα線強
度が低いが、並列接続されているため全容量は大きくな
っている。また、入射α線の軌跡が真性領域を横切る確
率はより少なくなっている。そのため、本実施例では、
実施例１の場合に比べ、小さな寸法でトランジスタが形
成できる。

【００３１】本発明の第５の実施例を図１７に示す。図
１７は、トランジスタの真性領域７０６を螺旋状に形成
した平面図を表わしている。図１７に示す実施例は、実
施例１に比べ、中心部分の無駄な領域がなくなるため小
さな寸法でトランジスタが形成できる。

【００３２】本発明の第６の実施例を図１８に示す。図
１８は、トランジスタの帯状の真性領域７０６を入り組
んだ形に構成した平面図を表わしている。図１８に示す
実施例は、実施例１の円形パターンに比べ中心領域の無
駄な領域を有効に用いているため非常に小さな寸法でソ
フトエラーが防止できている。

【００３３】本発明の第７の実施例を図１９に示す。図
１９は、トランジスタの真性領域を横型に作りそれを円
形にした例である。横型構造にすることによりエミッ
タ，ベース領域を薄くできるため、ベース抵抗が低くな
り高速のトランジスタが形成できた。また、真性領域を
円形にしているため、今まで述べてきた理由と同様にα
線強度が非常に強くなった。エミッタ電極を中心から取
り出すことができるので、エミッタ抵抗も低減できてい
る。

【００３４】本発明の第８の実施例を図２０に示す。本
実施例では三重構造となっており、各々が円筒形のトラ
ンジスタを構成していて、エミッタ幅Ｗは同一となって
いる。実施例１のトランジスタの様に１重構造では微細
エミッタを形成すると内部が空洞になる可能性がある。
本実施例のように、内部にもトランジスタを形成するこ
とにより、より小さなトランジスタが実現できた。図２
１に多重円筒形トランジスタの多重度とエミッタ幅Ｗ、
トランジスタ寸法との関係を示す。多重度を増すとより
細いエミッタ幅で、より小さなトランジスタが形成でき
ることが分かる。

【００３５】本発明の第９の実施例を図２２に示す。実
施例８に比べ矩形の平面パターンをしており、エミッタ
幅はＷである。この構造により実施例８に比べ設計が容
易なトランジスタを実現できた。

【００３６】本発明のトランジスタを応用したＥＣＬ回
路の平面レイアウトパターンを図２３に示す。トランジ
スタは、実施例２を用いた。ＥＣＬ回路は図４に示した
ものと同一である。このレイアウトによりソフトエラー
のない回路とＬＳＩを実現できた。

【００３７】本発明のトランジスタを用いたＵＬＳＩの
実施例を図２４に示す。図２４では、ＭＯＳ型トランジ
スタと本発明のバイポーラトランジスタとを一つのチッ
プ上に形成したＵＬＳＩを示している。ＭＯＳ型トラン
ジスタとバイポーラ型トランジスタは図２４の領域Ａの
部分に集積されている。また、トランジスタで構成した
回路の外部への取り出しはボンディングパッドＢを用い
ている。このＵＬＳＩでは、α線によるソフトエラーが
全く無くなっている。

【００３８】次に、本発明を応用した実施例を図２５の
計算機構成図で説明する。本実施例１８は、本発明を実
施したシリコン半導体集積回路を、命令や演算を処理す
るプロセッサ５００が、複数個並列に接続された高速大
型計算機に適用した例である。本実施例では、本発明を
実施した高速シリコン半導体集積回路の集積度が高いた
め、命令や演算を処理するプロセッサ５００や、記憶制
御装置５０１や、主記憶装置５０２などを、１辺が約１
０〜３０mmのシリコン半導体チップで構成出来た。これ
ら命令や演算を処理するプロセッサ５００と、記憶制御
装置５０１と、化合物半導体集積回路よりなるデータ通
信インタフェース５０３を、同一セラミック基板５０６
に実装した。また、データ通信インタフェース５０３
と、データ通信制御装置５０４を、同一セラミック基板
５０７に実装した。これらセラミック基板５０６並びに
５０７と、主記憶装置５０２を実装したセラミック基板
を、大きさが１辺約５０ｃｍ程度、あるいはそれ以下の
基板に実装し、大型計算機の中央処理ユニット５０８を
形成した。この中央処理ユニット５０８内データ通信
や、複数の中央処理ユニット間データ通信、あるいはデ
ータ通信インタフェース５０３と入出力プロセッサ５０
５を実装した基板５０９との間のデータの通信は、図中
の両端矢印線で示される光ファイバ５１０を介して行な
われた。この計算機では、命令や演算を処理するプロセ
ッサ５００や、記憶制御装置５０１や、主記憶装置５０
２などのシリコン半導体集積回路が、並列に高速で動作
し、また、データの通信を光を媒体に行なったため、１
秒間当りの命令処理回数を大幅に増加することができ
た。本発明のトランジスタを用いたＵＬＳＩを搭載した
大型計算機はソフトエラーが全く無く、信頼性が非常に
高くなっている。

【００３９】

【発明の効果】以上述べたように本発明により、α線に
よるソフトエラー，誤動作が全く無いトランジスタを提
供できる。また、このトランジスタを応用し、ソフトエ
ラーが全く無い高信頼性のＵＬＳＩ、そのＵＬＳＩを使
用した高信頼性の大型計算機を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例１によるトランジスタ断面図で
ある

【図２】従来例によるトランジスタ断面図である。

【図３】従来例にα線が入射したときの断面図である。

【図４】ＥＣＬ回路の全容量と動作の原理図である。

【図５】実施例１のトランジスタにα線が入射したとき
の平面図である。

【図６】実施例１のトランジスタの製造プロセスであ
る。

【図７】実施例１のトランジスタの製造プロセスであ
る。

【図８】実施例１のトランジスタの製造プロセスであ
る。

【図９】実施例１のトランジスタの製造プロセスであ
る。

【図１０】実施例１のトランジスタの製造プロセスであ
る。

【図１１】実施例１のトランジスタの製造プロセスであ
る。

【図１２】実施例１のトランジスタの製造プロセスであ
る。

【図１３】実施例１のトランジスタの製造プロセスであ
る。

【図１４】本発明の実施例２によるトランジスタ平面図
である。

【図１５】本発明の実施例３によるトランジスタ平面図
である。

【図１６】本発明の実施例４によるトランジスタ平面図
である。

【図１７】本発明の実施例５によるトランジスタ平面図
である。

【図１８】本発明の実施例６によるトランジスタ平面図
である。

【図１９】本発明の実施例７によるトランジスタ平面図
である。

【図２０】本発明の実施例８によるトランジスタ平面図
である。

【図２１】α線によるソフトエラーのない多重円筒形ト
ランジスタのエミッタ幅とトランジスタ寸法の関係を示
す図である。

【図２２】本発明の実施例９によるトランジスタ平面図
である。

【図２３】本発明をＥＣＬ回路に応用した場合の平面レ
イアウトパターンである。

【図２４】本発明のトランジスタを応用したＵＬＳＩで
ある。

【図２５】本発明のトランジスタを応用した大型計算機
のプロセッサである。

【符号の説明】

００１…Ｐ型Ｓｉ基板、００２…Ｎ型Ｓｉ基板、１００
…酸化膜、１０１…Ｎ型Ｓｉコレクタ層、１０１−１…
Ｎ型エピタキシャル層、１０２…Ｐ型Ｓｉベース層、１
０３…Ｎ型Ｓｉエミッタ層、２０２…熱酸化膜、２０３
…シリコン窒化膜、２０４…酸化膜、２０５…シリコン
窒化膜、２０６−１…ホトレジスト、２０６−２…ホト
レジスト、２０７…熱酸化膜、２０６−３…トランジス
タの真性領域を作るための多層絶縁膜層、２０６−４…
トランジスタのコレクタ取り出し領域を作るための多層
絶縁膜層、２０８…シリコン窒化膜、２０９…酸化膜、
２０９０…ホトレジスト、２１０…多結晶シリコン膜、
２１１…ホトレジスト、２１２…真性ベース領域、２１
３…エミッタ領域、２１４…多結晶シリコン層、２１５
…ベース電極、２１６…コレクタ電極、２１７…エミッ
タ電極、７０６…トランジスタの真性領域、Ｌα…Ｓｉ
中にα線が入射したときの透過距離、ＬＱ…トランジス
タの幅、Ａ…トランジスタ等が集積されている部分、Ｂ
…ボンディングパッド。５００…シリコン半導体集積回
路よりなる命令や演算を処理するプロセッサ、５０１…
シリコン半導体集積回路よりなる記憶制御装置、５０２
…シリコン半導体集積回路よりなる主記憶装置、５０３
…化合物半導体集積回路よりなるデータ通信インタフェ
ース、５０４…データ通信制御装置、５０５…入出力プ
ロセッサ、５０６…セラミック基板、５０７…セラミッ
ク基板、５０８…中央処理ユニット、５０９…入出力プ
ロセッサ実装基板、５１０…データ通信用光ファイバ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/082 7210−4ＭＨ０１Ｌ 27/08 １０１Ｂ (72)発明者芝健夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者玉置洋一東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者難波光夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者鷲尾勝由東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者島本裕巳千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者田邊正倫千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者本間紀之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】一定のエミッタ幅をもつ少なくとも１つ以
上のエミッタ平面パタンを有するバイポーラトランジス
タを含んでなり、上記少なくとも１つ以上の上記エミッ
タ平面パタンを１本の直線で横切る距離の和の最大値
が、上記エミッタ平面パタンの対角線長の和よりも短い
ことを特徴とする耐α線半導体装置。
【請求項２】上記エミッタ平面パタンが環状に形成され
てなることを特徴とする請求項１記載の耐α線半導体装
置。
【請求項３】上記エミッタ平面パタンが扇形状に形成さ
れてなることを特徴とする請求項１記載の耐α線半導体
装置。
【請求項４】上記エミッタ平面パタンが複数の同心環状
に形成されてなることを特徴とする請求項１記載の耐α
線半導体装置。
【請求項５】上記エミッタ平面パタンが螺旋状に形成さ
れてなることを特徴とする請求項１記載の耐α線半導体
装置。
【請求項６】上記エミッタ平面パタンが不規則曲線パタ
ン状に形成されてなることを特徴とする請求項１記載の
耐α線半導体装置。
【請求項７】上記バイポーラトランジスタを用いて論理
回路が構成されてなり、上記直線の経路に沿って入射さ
れた放射線により上記論理回路の信号伝達端子に発生し
た雑音電荷量が、該信号伝達端子に付加されている全容
量と信号の振幅の積として表わされる信号電荷量よりも
小さくなる如くに形成されてなることを特徴とする請求
項１記載の耐α線半導体装置。
【請求項８】請求項１記載の耐α線半導体装置を具備し
てなることを特徴とする半導体集積回路装置。
【請求項９】請求項８記載の半導体集積回路装置を具備
してなることを特徴とする論理計算装置。