JPH05314758A - ファーストイン・ファーストアウト・メモリ - Google Patents
ファーストイン・ファーストアウト・メモリInfo
- Publication number
- JPH05314758A JPH05314758A JP4114392A JP11439292A JPH05314758A JP H05314758 A JPH05314758 A JP H05314758A JP 4114392 A JP4114392 A JP 4114392A JP 11439292 A JP11439292 A JP 11439292A JP H05314758 A JPH05314758 A JP H05314758A
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- JP
- Japan
- Prior art keywords
- count
- output
- value
- count value
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】ハードウェア量の削減と動作の高速化をはか
る。 【構成】入力クロック信号ＳＩに同期して前段側のデー
タを取込み保持して出力する複数段構成のシフトレジス
タ１を設ける。入力クロック信号ＳＩによりカウントア
ップし出力クロック信号ＳＯによりカウントダウンして
そのカウント値のカウント信号ＣＳを出力するカウンタ
回路２を設ける。このカウント信号ＣＳのカウント値と
対応したシフトレジスタ１の段の出力を選択して出力す
る出力制御回路３を設ける。
る。 【構成】入力クロック信号ＳＩに同期して前段側のデー
タを取込み保持して出力する複数段構成のシフトレジス
タ１を設ける。入力クロック信号ＳＩによりカウントア
ップし出力クロック信号ＳＯによりカウントダウンして
そのカウント値のカウント信号ＣＳを出力するカウンタ
回路２を設ける。このカウント信号ＣＳのカウント値と
対応したシフトレジスタ１の段の出力を選択して出力す
る出力制御回路３を設ける。
Description
【０００１】
【産業上の利用分野】本発明はファーストイン・ファー
ストアウト・メモリに関し、特に処理速度の異なる装置
間のデータ転送における処理速度差の吸収等に使用され
るファーストイン・ファーストアウト・メモリに関す
る。
ストアウト・メモリに関し、特に処理速度の異なる装置
間のデータ転送における処理速度差の吸収等に使用され
るファーストイン・ファーストアウト・メモリに関す
る。
【０００２】
【従来の技術】処理速度の異なる装置間でデータを授受
する場合、その処理速度差を吸収するためにファースト
イン・ファーストアウト・メモリを使用することが多
い。
する場合、その処理速度差を吸収するためにファースト
イン・ファーストアウト・メモリを使用することが多
い。
【０００３】従来のこの種のファーストイン・ファース
トアウト・メモリの第１の例を図２に示す。
トアウト・メモリの第１の例を図２に示す。
【０００４】この第１の例は、複数の１ビット型の単位
ＦＩＦＯメモリＵＭｔ〜ＵＭｎを順次縦続接続した構成
となっている。この第１の例では、入力クロック信号Ｓ
１と同期して入力されたデータＤＩは、入力クロック信
号ＳＩに同期してデータＤＩが入力されるごとに順次後
段側へシフトされ、また、出力クロック信号ＳＯに同期
して順次後段側へシフトされる。すなわち、入力された
データＤＩはすべての単位ＦＩＦＯメモリＵＭ１〜ＵＭ
ｎを通過して出力されることになる。
ＦＩＦＯメモリＵＭｔ〜ＵＭｎを順次縦続接続した構成
となっている。この第１の例では、入力クロック信号Ｓ
１と同期して入力されたデータＤＩは、入力クロック信
号ＳＩに同期してデータＤＩが入力されるごとに順次後
段側へシフトされ、また、出力クロック信号ＳＯに同期
して順次後段側へシフトされる。すなわち、入力された
データＤＩはすべての単位ＦＩＦＯメモリＵＭ１〜ＵＭ
ｎを通過して出力されることになる。
【０００５】また従来のファーストイン・ファーストア
ウト・メモリの第２の例を図３に示す。
ウト・メモリの第２の例を図３に示す。
【０００６】この第２の例は、書込みアドレス信号ＷＡ
Ｄの指定するアドレスにデータＤＩを書込み、読出しア
ドレス信号ＲＡＤの指定するアドレスから書込まれた順
にデータＤＯを読出すデュアルポートメモリ部４と、入
力クロック信号ＳＩから書込みアドレス信号ＷＡＤを生
成する書込みアドレスポインタ５と、出力クロック信号
ＳＯから読出しアドレス信号ＲＡＤを生成する読出しア
ドレスポインタ６と、書込みアドレス信号ＷＡＤと読出
しアドレス信号ＲＡＤのアドレス値を比較して、ディア
ルポートメモリ部４が空（ＥＭＰＴＹ）になっているか
一杯（ＦＵＬＬ）になっているかを示すエンプティフラ
グＥＦ及びフルフラグＦＦを発生する制御回路７とを有
する構成となっている。この第２の例においては、デュ
アルポートメモリ部４に書込み用，読出し用のアドレス
デコーダが必要である。
Ｄの指定するアドレスにデータＤＩを書込み、読出しア
ドレス信号ＲＡＤの指定するアドレスから書込まれた順
にデータＤＯを読出すデュアルポートメモリ部４と、入
力クロック信号ＳＩから書込みアドレス信号ＷＡＤを生
成する書込みアドレスポインタ５と、出力クロック信号
ＳＯから読出しアドレス信号ＲＡＤを生成する読出しア
ドレスポインタ６と、書込みアドレス信号ＷＡＤと読出
しアドレス信号ＲＡＤのアドレス値を比較して、ディア
ルポートメモリ部４が空（ＥＭＰＴＹ）になっているか
一杯（ＦＵＬＬ）になっているかを示すエンプティフラ
グＥＦ及びフルフラグＦＦを発生する制御回路７とを有
する構成となっている。この第２の例においては、デュ
アルポートメモリ部４に書込み用，読出し用のアドレス
デコーダが必要である。
【０００７】
【発明が解決しようとする課題】上述した従来のファー
ストイン・ファーストアウト・メモリは、第１の例で
は、複数の１ビット型の単位ＦＩＦＯメモリＵＭ１〜Ｕ
Ｍｎを縦続接続した構成となっており、入力されたデー
タＤＩはすべての単位ＦＩＦＯメモリＵＭ１〜ＵＭｎを
通過して出力されるので、単位ＦＩＦＯメモリＵＭ１〜
ＵＭｎ中にデータの空きがある場合、データをその空き
の分だけの単位ＦＩＦＯメモリを通過させて出力する必
要があるため高速処理ができないという欠点と、回路規
模が大きくなるという欠点があり、また、第２の例で
は、デュアルポートメモリ部４に書込み用，読出し用の
アドレスデコーダが必要であり、かつデュアルポートメ
モリ部４外にも書込み用，読出し用のアドレスポインタ
が必要となり、ハードウェア量が増大するという欠点が
ある。
ストイン・ファーストアウト・メモリは、第１の例で
は、複数の１ビット型の単位ＦＩＦＯメモリＵＭ１〜Ｕ
Ｍｎを縦続接続した構成となっており、入力されたデー
タＤＩはすべての単位ＦＩＦＯメモリＵＭ１〜ＵＭｎを
通過して出力されるので、単位ＦＩＦＯメモリＵＭ１〜
ＵＭｎ中にデータの空きがある場合、データをその空き
の分だけの単位ＦＩＦＯメモリを通過させて出力する必
要があるため高速処理ができないという欠点と、回路規
模が大きくなるという欠点があり、また、第２の例で
は、デュアルポートメモリ部４に書込み用，読出し用の
アドレスデコーダが必要であり、かつデュアルポートメ
モリ部４外にも書込み用，読出し用のアドレスポインタ
が必要となり、ハードウェア量が増大するという欠点が
ある。
【０００８】本発明の目的は、処理速度を速くすると共
にハードウェア量を削減することができるファーストイ
ン・ファーストアウト・メモリを提供することにある。
にハードウェア量を削減することができるファーストイ
ン・ファーストアウト・メモリを提供することにある。
【０００９】
【課題を解決するための手段】本発明のファーストイン
・ファーストアウト・メモリは、複数段のレジスタを備
え入力クロック信号に同期して前記複数段のレジスタの
うちの最前段のレジスタは外部からのデータを取込み保
持して出力し２段目以降のレジスタは前段のレジスタの
出力を取込み保持して出力するシフトレジスタと、初期
状態では予め設定された初期値のカウント値をもち前記
入力クロック信号が入力されるごとに前記カウント値を
カウントアップし出力クロック信号が入力されるごとに
前記カウント値をカウントダウンしてこれら各カウント
値のカウント信号を出力するカウンタ回路と、前記カウ
ント信号のカウント値が初期値のときはエンプティフラ
グを出力し初期値以外のときは前記シフトレジスタの最
前段から数えて前記カウント値から前記初期値を減算し
たカウント値段目のレジスタの出力データを選択して出
力しかつ前記カウント値から前記初期値を減算した値が
前記シフトレジスタの段数と等しいときフルフラグを出
力する出力制御回路とを有している。
・ファーストアウト・メモリは、複数段のレジスタを備
え入力クロック信号に同期して前記複数段のレジスタの
うちの最前段のレジスタは外部からのデータを取込み保
持して出力し２段目以降のレジスタは前段のレジスタの
出力を取込み保持して出力するシフトレジスタと、初期
状態では予め設定された初期値のカウント値をもち前記
入力クロック信号が入力されるごとに前記カウント値を
カウントアップし出力クロック信号が入力されるごとに
前記カウント値をカウントダウンしてこれら各カウント
値のカウント信号を出力するカウンタ回路と、前記カウ
ント信号のカウント値が初期値のときはエンプティフラ
グを出力し初期値以外のときは前記シフトレジスタの最
前段から数えて前記カウント値から前記初期値を減算し
たカウント値段目のレジスタの出力データを選択して出
力しかつ前記カウント値から前記初期値を減算した値が
前記シフトレジスタの段数と等しいときフルフラグを出
力する出力制御回路とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１２】この実施例は、複数段（７段）のレジスタ
１１を備え入力クロック信号ＳＩに同期してこの複数段
のレジスタ１１のうちの最前段のレジスタは外部からの
データを取込み保持して出力し２段目以降のレジスタは
前段のレジスタの出力を取込み保持して出力するシフト
レジスタ１と、リセット信号ＲＳＴにより初期状態とな
ったときは予め設定された初期値（例えば“０”）のカ
ウント値をもち入力クロック信号ＳＩが入力されるごと
にこのカウント値をカウントアップし出力クロック信号
ＳＯが入力されるごとにこのカウント値をカウントダウ
ンしてこれら各カウント値のカウント信号ＣＳを出力す
るカウンタ回路２と、デコーダ３１及び３ステート素子
ＴＥ１〜ＴＥ７を備えカウント信号ＣＳのカウント値が
初期値のときはエンプティフラグＥＦを出力し初期値以
外のときはシフトレジスタ１の最前段から数えてカウン
ト信号ＣＳのカウント値から初期値を減算したカウント
値段目のレジスタ１１の出力データを選択して出力しか
つカウント値から初期値を減算した値がシフトレジスタ
１の段数と等しいときフルフラグＦＦを出力する出力制
御回路３とを有する構成となっている。
１１を備え入力クロック信号ＳＩに同期してこの複数段
のレジスタ１１のうちの最前段のレジスタは外部からの
データを取込み保持して出力し２段目以降のレジスタは
前段のレジスタの出力を取込み保持して出力するシフト
レジスタ１と、リセット信号ＲＳＴにより初期状態とな
ったときは予め設定された初期値（例えば“０”）のカ
ウント値をもち入力クロック信号ＳＩが入力されるごと
にこのカウント値をカウントアップし出力クロック信号
ＳＯが入力されるごとにこのカウント値をカウントダウ
ンしてこれら各カウント値のカウント信号ＣＳを出力す
るカウンタ回路２と、デコーダ３１及び３ステート素子
ＴＥ１〜ＴＥ７を備えカウント信号ＣＳのカウント値が
初期値のときはエンプティフラグＥＦを出力し初期値以
外のときはシフトレジスタ１の最前段から数えてカウン
ト信号ＣＳのカウント値から初期値を減算したカウント
値段目のレジスタ１１の出力データを選択して出力しか
つカウント値から初期値を減算した値がシフトレジスタ
１の段数と等しいときフルフラグＦＦを出力する出力制
御回路３とを有する構成となっている。
【００１３】次にこの実施例の動作について説明する。
【００１４】まず、データを書込む為には、データ入力
端子にデータＤＩを入力すると共に入力クロック信号Ｓ
Ｉを入力する。この時、入力クロック信号ＳＩの立上り
時にシフトレジスタ１のデータが１段後方（右）にシフ
トしてデータを取込み、同時にデータの読出し位置を示
すカウンタ回路２の出力のカウント信号ＣＳも１カウン
トアップされ、読出し位置を変える。
端子にデータＤＩを入力すると共に入力クロック信号Ｓ
Ｉを入力する。この時、入力クロック信号ＳＩの立上り
時にシフトレジスタ１のデータが１段後方（右）にシフ
トしてデータを取込み、同時にデータの読出し位置を示
すカウンタ回路２の出力のカウント信号ＣＳも１カウン
トアップされ、読出し位置を変える。
【００１５】データの読出しは、カウンタ回路２のカウ
ント値と対応するレジスタのデータが即出力される。そ
して、出力クロック信号ＳＯが入力されるとその立上が
りでカウント信号ＣＳのカウント値が１カウントダウン
し、次のデータが出力される。
ント値と対応するレジスタのデータが即出力される。そ
して、出力クロック信号ＳＯが入力されるとその立上が
りでカウント信号ＣＳのカウント値が１カウントダウン
し、次のデータが出力される。
【００１６】この実施例では、メモリ部が１つのシフト
レジスタ１で済み、かつその他の部分も１系統のカウン
タ回路２及び出力制御回路３で済むので、ハードウェア
量を削減することができる。また、カウンタ回路２のカ
ウント値が即出力データの位置を示し、かつ出力クロッ
ク信号ＳＯが入力されると即、次の出力データが選択さ
れて出力されるので処理速度を高速化することができ
る。
レジスタ１で済み、かつその他の部分も１系統のカウン
タ回路２及び出力制御回路３で済むので、ハードウェア
量を削減することができる。また、カウンタ回路２のカ
ウント値が即出力データの位置を示し、かつ出力クロッ
ク信号ＳＯが入力されると即、次の出力データが選択さ
れて出力されるので処理速度を高速化することができ
る。
【００１７】なお、この実施例では出力制御回路３をデ
コーダ３１及び３ステート素子ＴＥ１〜ＴＥ７で構成し
たが、通常使用される選択回路で構成することもでき
る。また、シフトレジスタ１は７段に限らず任意に設定
でき、更に、シフトレジスタ及び３ステート素子を複数
並列に配置することにより、並列複数ビット入出力構成
とすることもできる。
コーダ３１及び３ステート素子ＴＥ１〜ＴＥ７で構成し
たが、通常使用される選択回路で構成することもでき
る。また、シフトレジスタ１は７段に限らず任意に設定
でき、更に、シフトレジスタ及び３ステート素子を複数
並列に配置することにより、並列複数ビット入出力構成
とすることもできる。
【００１８】
【発明の効果】以上説明したように本発明は、入力クロ
ック信号に同期して前段側のデータを取込み保持して出
力する複数段構成のシフトレジスタを設け、入力クロッ
ク信号によりカウントアップし出力クロック信号により
カウントダウンしてそのカウント値のカウント信号を出
力するカウンタ回路を設け、このカウント信号のカウン
ト値と対応したシフトレジスタの段の出力を選択して出
力する構成とすることにより、メモリ部が１つのシフト
レジスタで済み他の回路も１系統のカウンタ回路及び出
力制御回路で済むので、ハードウェア量を削減すること
ができ、またカウンタ回路のカウント値が即、シフトレ
ジスタのデータ出力位置を示しその段のデータが出力さ
れるので処理動作を高速化することができる効果があ
る。
ック信号に同期して前段側のデータを取込み保持して出
力する複数段構成のシフトレジスタを設け、入力クロッ
ク信号によりカウントアップし出力クロック信号により
カウントダウンしてそのカウント値のカウント信号を出
力するカウンタ回路を設け、このカウント信号のカウン
ト値と対応したシフトレジスタの段の出力を選択して出
力する構成とすることにより、メモリ部が１つのシフト
レジスタで済み他の回路も１系統のカウンタ回路及び出
力制御回路で済むので、ハードウェア量を削減すること
ができ、またカウンタ回路のカウント値が即、シフトレ
ジスタのデータ出力位置を示しその段のデータが出力さ
れるので処理動作を高速化することができる効果があ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のファーストイン・ファーストアウト・メ
モリの第１の例を示すブロック図である。
モリの第１の例を示すブロック図である。
【図３】従来のファーストイン・ファーストアウト・メ
モリの第２の例を示すブロック図である。
モリの第２の例を示すブロック図である。
１ シフトレジスタ ２ カウンタ回路 ３ 出力制御回路 ４ デュアルポートメモリ部 ５ 書込みアドレスポインタ ６ 読出しアドレスポインタ ７ 制御回路 １１ レジスタ ３１ デコーダ ＴＥ１〜ＴＥ７ ３ステート素子 ＵＭ１〜ＵＭｎ 単位ＦＩＦＯメモリ
Claims (1)
- 【請求項１】 複数段のレジスタを備え入力クロック信
号に同期して前記複数段のレジスタのうちの最前段のレ
ジスタは外部からのデータを取込み保持して出力し２段
目以降のレジスタは前段のレジスタの出力を取込み保持
して出力するシフトレジスタと、初期状態では予め設定
された初期値のカウント値をもち前記入力クロック信号
が入力されるごとに前記カウント値をカウントアップし
出力クロック信号が入力されるごとに前記カウント値を
カウントダウンしてこれら各カウント値のカウント信号
を出力するカウンタ回路と、前記カウント信号のカウン
ト値が初期値のときはエンプティフラグを出力し初期値
以外のときは前記シフトレジスタの最前段から数えて前
記カウント値から前記初期値を減算したカウント値段目
のレジスタの出力データを選択して出力しかつ前記カウ
ント値から前記初期値を減算した値が前記シフトレジス
タの段数と等しいときフルフラグを出力する出力制御回
路とを有することを特徴とするファーストイン・ファー
ストアウト・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114392A JPH05314758A (ja) | 1992-05-07 | 1992-05-07 | ファーストイン・ファーストアウト・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114392A JPH05314758A (ja) | 1992-05-07 | 1992-05-07 | ファーストイン・ファーストアウト・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314758A true JPH05314758A (ja) | 1993-11-26 |
Family
ID=14636533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114392A Withdrawn JPH05314758A (ja) | 1992-05-07 | 1992-05-07 | ファーストイン・ファーストアウト・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246257B1 (en) | 1999-07-29 | 2001-06-12 | Fujitsu Limited | FIFO circuit |
-
1992
- 1992-05-07 JP JP4114392A patent/JPH05314758A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246257B1 (en) | 1999-07-29 | 2001-06-12 | Fujitsu Limited | FIFO circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |