JPH05312906A - Simulating apparatus - Google Patents
Simulating apparatusInfo
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- JPH05312906A JPH05312906A JP4121900A JP12190092A JPH05312906A JP H05312906 A JPH05312906 A JP H05312906A JP 4121900 A JP4121900 A JP 4121900A JP 12190092 A JP12190092 A JP 12190092A JP H05312906 A JPH05312906 A JP H05312906A
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- timing
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はLSI 設計過程等で用いら
れる論理回路の動作タイミングを検証するシミュレーシ
ョン装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a simulation device for verifying operation timing of a logic circuit used in an LSI design process or the like.
【0002】[0002]
【従来の技術】この種のシミュレーション装置は検証対
象とする論理回路図に基づいて、素子,ノ−ド等相互の
接続情報からネットリストを作成し、また別に論理回路
図に基づいてそのテストパターンを作成し、これらネッ
トリスト,テストパターン夫々をタイミング検証を行う
中央処理部に入力してタイミング検証を行い、タイミン
グエラーの存否を判定し、タイミングエラーが存在する
場合にはこれを表示部に表示するようになっている。2. Description of the Related Art A simulation device of this type creates a netlist from mutual connection information such as elements and nodes based on a logic circuit diagram to be verified, and also a test pattern based on the logic circuit diagram. Create a netlist, input each of these netlists and test patterns to the central processing unit that performs timing verification, perform timing verification, determine the presence or absence of a timing error, and display it on the display if there is a timing error. It is supposed to do.
【0003】次に、このような従来のシミュレーション
装置の処理過程を図1に示すフローチャートに従って具
体的に説明する。要求された論理動作に従って設計者が
論理設計を行い、論理回路図(図2参照)を入力する
(ステップS1)。シミュレーション装置においてはネッ
トリスト作成手段にてネットリストを作成し(ステップ
S2)、またこのネットリストに基づいてテストパターン
作成手段によりテストパターンを作成し(ステップS
3)、これらネットリスト, テストパターンに基づきタ
イミング検証手段にてタイミング検証を行う(ステップ
S4)。タイミング検証手段はタイミングエラーの有無を
判定し、タイミングエラーが存在する場合にはエラーメ
ッセージの有無を出力するから、設計者はこれを確認し
(ステップS5)、エラーメッセージが存在する場合には
別ウィンドウをオープンし、任意の信号線を指定するこ
とで図2に示す如き波形図を表示させ(ステップS6) 、
設計者はタイミング仕様を満たさない信号が入力する素
子, ノ−ド,信号等を確認し、論理の変更をするか否か
を判断する(ステップS7) 。Next, the processing steps of such a conventional simulation apparatus will be specifically described with reference to the flowchart shown in FIG. The designer performs a logic design according to the requested logic operation and inputs a logic circuit diagram (see FIG. 2) (step S1). In the simulation device, a netlist is created by the netlist creating means (step
S2), and a test pattern is created by the test pattern creating means based on this netlist (step S
3), timing verification is performed by the timing verification means based on these netlists and test patterns (step
S4). The timing verification means determines the presence / absence of a timing error, and outputs the presence / absence of an error message if a timing error exists, so the designer confirms this (step S5), and if there is an error message, another Open the window and specify the desired signal line to display the waveform diagram shown in Fig. 2 (step S6).
The designer checks the elements, nodes, signals, etc., to which signals that do not meet the timing specifications are input, and determines whether to change the logic (step S7).
【0004】図2はタイミング検証対象である論理回路
の一例を示す論理回路図である。図2において11〜14は
素子、21〜30はいずれも前記各素子11〜14の入, 出力端
に連なるノードを示している。いま、例えばステップS4
のタイミング検証の結果、素子(フリップフロップ)14
に要求するタイミング仕様を満足しない信号が入力して
いる場合には、図3に示す如く素子14の各入力端D,
T,S,Rに入力する信号の波形を表示部2に表示す
る。設計者は要求したタイミング仕様を満足させるに必
要な時間を計算し、ステップS6で論理回路図の変更を行
うか否かを判断し、変更の必要があれば論理回路図を変
更してステップS1に戻り、前述した過程を反復し、図4
に示す如き要求する論理回路図を得る。図2と図4とを
対比すれば明らかな如く、図4に示す修正後の論理回路
図は図2に示す素子14の入力端子S,Rに連なるノード
21,28 中に夫々新たな素子15,16 を介装した態様に修正
されている。FIG. 2 is a logic circuit diagram showing an example of a logic circuit which is a timing verification target. In FIG. 2, 11 to 14 are elements, and 21 to 30 are nodes connected to the input and output terminals of the elements 11 to 14, respectively. Now, for example, step S4
As a result of the timing verification, the element (flip-flop) 14
When a signal that does not satisfy the timing specifications required for the input is input to each input terminal D of the element 14 as shown in FIG.
The waveform of the signal input to T, S, and R is displayed on the display unit 2. The designer calculates the time required to satisfy the requested timing specifications, determines in step S6 whether or not to change the logic circuit diagram, and if there is a change, the logic circuit diagram is changed and step S1 Returning to FIG.
Obtain the required logic circuit diagram as shown in. As is clear from comparison between FIGS. 2 and 4, the modified logic circuit diagram shown in FIG. 4 is a node connected to the input terminals S and R of the element 14 shown in FIG.
21 and 28 are modified so that new elements 15 and 16 are inserted respectively.
【0005】[0005]
【発明が解決しようとする課題】ところで上述した如き
従来のシミュレーション装置にあっては、ステップS4の
タイミング検証において要求するタイミング仕様を満足
する結果が得られていない場合に、ステップS5でエラー
メッセージを確認し、またステップS6でタイミングエラ
ーが生じた素子に入力する信号の波形表示をマニュアル
操作で確認せねばならず、検証に長い時間を要するとい
う問題があった。By the way, in the conventional simulation apparatus as described above, when the result satisfying the timing specification required in the timing verification in step S4 is not obtained, an error message is issued in step S5. There is a problem that it takes a long time for verification because it is necessary to confirm and manually confirm the waveform display of the signal input to the element in which the timing error has occurred in step S6.
【0006】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはタイミング検証結果を
論理回路図上に併せて表示することで設計者の負担を軽
減し、短時間でのタイミング検証を可能としたシミュレ
ーション装置を提供するにある。The present invention has been made in view of the above circumstances, and its purpose is to reduce the burden on the designer by displaying the timing verification result together on the logic circuit diagram, and to reduce the load in a short time. It is to provide a simulation device capable of verifying timing.
【0007】[0007]
【課題を解決するための手段】本発明に係るシミュレー
ション装置は、シミュレーション対象の論理回路の接続
情報に基づき作成したネットリストと、テストパターン
とに基づきタイミング検証のための論理シミュレーショ
ンを行う中央処理部と、シミュレーション対象の論理回
路図及びこれにタイミング検証結果を併せた状態で表示
する表示部とを具備することを特徴とする。A simulation apparatus according to the present invention is a central processing unit for performing logic simulation for timing verification based on a netlist created based on connection information of a logic circuit to be simulated and a test pattern. And a logic circuit diagram of a simulation target and a display unit for displaying the timing verification result in combination with the logic circuit diagram.
【0008】[0008]
【作用】本発明にあってはシミュレーション対象の論理
回路図上にタイミング検証結果を併せて表示することと
したから、タイミングエラーのチェックが迅速、且つ効
果的に行い得て、論理の修正を必要とする場合も修正し
た論理回路図を短時間で得ることが可能となる。In the present invention, since the timing verification result is also displayed on the logic circuit diagram to be simulated, the timing error can be checked quickly and effectively, and the logic needs to be corrected. Also in this case, the corrected logic circuit diagram can be obtained in a short time.
【0009】[0009]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図5は本発明に係るシミュレーショ
ン装置のブロック図であり、図中1は中央処理部を示し
ている。中央処理部1はネットリスト格納ファイルF1か
らシミュレーション対象とする論理回路のネットリスト
を、またテストパターン格納ファイルF2からテストパタ
ーンを夫々読み込み、論理回路における信号伝達のタイ
ミングチェックを行い、その結果を表示部2へ表示する
ようになっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 5 is a block diagram of a simulation apparatus according to the present invention, in which 1 indicates a central processing unit. The central processing unit 1 reads the netlist of the logic circuit to be simulated from the netlist storage file F1 and the test pattern from the test pattern storage file F2, checks the timing of signal transmission in the logic circuit, and displays the result. It is designed to be displayed on the part 2.
【0010】前記ネットリストは図示しないネットリス
ト作成手段がタイミング検証対象とする論理回路に基づ
き作成され、またテストパターンは同じく図示しないテ
ストパターン作成手段にてシミュレーション対象とする
論理回路に対応して作成され、夫々ネットリスト格納フ
ァイルF1, テストパターン格納ファイルF2に格納される
ようになっている。The netlist is created by a netlist creating means (not shown) based on the logic circuit to be subjected to timing verification, and the test pattern is created by the test pattern creating means (not shown) corresponding to the logic circuit to be simulated. Then, they are respectively stored in the netlist storage file F1 and the test pattern storage file F2.
【0011】次にこのようなシミュレーション装置の動
作を図6に示すタイミングチャートに従って説明する。
先ず図2に示す如きシミュレーション対象とする論理回
路図を図示しない回路図入力手段にて入力し(ステップ
S11)、ネットリスト作成手段にて各素子11〜16、各素子
の入, 出力端間を結ぶノード各21〜30及びこれらの接続
関係に関するデータ、即ちネットリストを作成し(ステ
ップS12)、また別に対象とする論理回路図に対応させて
テストパターン作成手段にて論理回路の各入,出力信号
パターンであるテストパターンを作成する(ステップS1
3)。Next, the operation of such a simulation apparatus will be described with reference to the timing chart shown in FIG.
First, a logic circuit diagram to be simulated as shown in FIG. 2 is input by a circuit diagram input means (not shown) (step
S11), each element 11 to 16 by the netlist creating means, each node 21 to 30 connecting the input and output ends of each element and data relating to these connection relationships, that is, a netlist is created (step S12). Separately, a test pattern, which is each input / output signal pattern of the logic circuit, is created by the test pattern creating means in correspondence with the target logic circuit diagram (step S1).
3).
【0012】中央処理部1においては前記ネットリス
ト,テストパターンに基づきタイミング検証のシミュレ
ーションを実行し(ステップS14)、シミュレーションの
結果を表示部2へ表示する(ステップS15)。この表示部
2における結果の表示には図7に示す如くシミュレーシ
ョン対象となった論理回路図をこれにタイミング検証結
果を併せて表示する外、図8に示す如きタイミングエラ
ーが存在する素子、例えばフリップフロップの各入力端
の波形図が対話的に表示される(ステップS16)。The central processing unit 1 executes a timing verification simulation based on the netlist and the test pattern (step S14), and displays the simulation result on the display unit 2 (step S15). The display of the results on the display unit 2 is such that the logic circuit diagram as the simulation target is displayed together with the timing verification result as shown in FIG. 7, and the element having the timing error as shown in FIG. Waveform diagram of each input terminal of the group is interactively displayed (step S16).
【0013】表示部2における論理回路図の表示は図7
に示す態様でシミュレーション対象となった論理回路図
とタイミングチェックの結果タイミングエラーが存在す
る場合にはタイミングエラーが生じた信号が入力される
素子14の周囲を囲う態様で破線で示す如くに点滅させ
る、所謂ブリンク表示Aがなされる。The display of the logic circuit diagram on the display unit 2 is shown in FIG.
If there is a timing error as a result of the timing check and the logic circuit diagram that is the simulation target in the mode shown in FIG. The so-called blink display A is made.
【0014】また波形図上においても図8に示す如くに
タイミングエラーが生じている両信号について、タイミ
ングエラーが生じている部分を囲う態様で同様にブリン
ク表示B,Cがなされる。例えばフリップフロップにお
ける各入力端の信号には、通常端子Tへの入力信号の立
上がりと端子Sへの入力信号の立上がりとの間、また端
子Tへの入力信号の立上がりと端子Rへの入力信号の立
上がりとの間には所定の時間差が必要とされるが、この
ような時間差が不十分な場合には、図7に示す如く当該
素子の周囲が点滅するブリンク表示Aがなされ、また対
話的に図8に示す如き波形図上においても端子T,Sの
両入力信号の立上がり,立下がり領域を囲む部分、端子
T,Rの両入力信号の立上がり,立下がり領域を囲む部
分が破線状に点滅する同様のブリンク表示B,Cがなさ
れる。Also on the waveform diagram, as shown in FIG. 8, blinking displays B and C are similarly provided for both signals in which a timing error has occurred so as to surround the portion in which the timing error has occurred. For example, the signals at the respective input terminals of the flip-flop are normally between the rising edge of the input signal to the terminal T and the rising edge of the input signal to the terminal S, and the rising edge of the input signal to the terminal T and the input signal to the terminal R. A predetermined time difference is required between the rising and the rising of the element, but if such a time difference is insufficient, a blinking display A in which the periphery of the element is blinking is made as shown in FIG. Also in the waveform diagram as shown in FIG. 8, the portions surrounding the rising and falling regions of both the input signals of the terminals T and S, and the portions surrounding the rising and falling regions of both the input signals of the terminals T and R are broken lines. The blinking similar blink displays B and C are made.
【0015】設計者はこのような表示部2の論理回路
図,波形図を視認して論理回路の修正を行い、例えば図
4に示す如くに論理回路を修正する。なお表示部2にお
ける表示態様については特に上記した如きブリンク表示
に限るものではなく、タイミングエラーが生じている部
分の回路構成素子それ自体及び/又は波形それ自体を点
滅させ、或いは異なるカラーで表示させてもよいことは
勿論である。The designer visually recognizes the logic circuit diagram and the waveform diagram of the display unit 2 and corrects the logic circuit, for example, as shown in FIG. The display mode on the display unit 2 is not limited to the blink display as described above, but the circuit component element itself and / or the waveform itself in the portion where the timing error occurs is blinked or displayed in a different color. Of course, it is okay.
【0016】[0016]
【発明の効果】以上の如く本発明装置にあっては、シミ
ュレーション結果であるタイミング検証結果を論理回路
上に重ねた状態で表示部に表示することとしているか
ら、タイミングエラーの確認が容易,迅速に行うことが
出来、それだけ論理の変更も迅速に効率よく行い得て要
求するタイミング仕様を満足する論理回路図を得るのに
要する時間を短縮できる等本発明は優れた効果を奏する
ものである。As described above, in the device of the present invention, the timing verification result, which is the simulation result, is displayed on the display unit in a state of being superimposed on the logic circuit. Therefore, it is easy and quick to confirm the timing error. The present invention has excellent effects such that the logic can be changed quickly and efficiently, and the time required to obtain a logic circuit diagram satisfying the required timing specifications can be shortened.
【図1】従来のシミュレーション装置の処理過程を示す
フローチャートである。FIG. 1 is a flowchart showing a processing process of a conventional simulation apparatus.
【図2】従来のシミュレーション装置を適用する論理回
路例を示す論理回路図である。FIG. 2 is a logic circuit diagram showing an example of a logic circuit to which a conventional simulation device is applied.
【図3】図2に示す論理回路図の一の素子の入,出力信
号波形図である。FIG. 3 is an input / output signal waveform diagram of one element of the logic circuit diagram shown in FIG.
【図4】論理回路の修正後の状態を示す論理回路であ
る。FIG. 4 is a logic circuit showing a state after the correction of the logic circuit.
【図5】本発明に係るシミュレーション装置のブロック
図である。FIG. 5 is a block diagram of a simulation apparatus according to the present invention.
【図6】本発明に係るシミュレーション装置の処理過程
を示すフローチャートである。FIG. 6 is a flowchart showing a processing process of the simulation apparatus according to the present invention.
【図7】本発明に係るシミュレーション装置を図2に示
す論理回路図に適用したときのシミュレーション結果を
表示部に表示した態様を示す説明図である。7 is an explanatory diagram showing a mode in which a simulation result is displayed on a display unit when the simulation apparatus according to the present invention is applied to the logic circuit diagram shown in FIG.
【図8】同じくシミュレーション結果の表示部に波形図
及びタイミングエラー部分を重ねて表示した別の態様を
示す説明図である。FIG. 8 is an explanatory diagram showing another mode in which a waveform diagram and a timing error portion are also displayed in an overlapping manner on the simulation result display portion.
1 中央処理部 2 表示部 11〜14 素子 21〜30 ノード 1 Central processing unit 2 Display unit 11 to 14 elements 21 to 30 nodes
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年10月20日[Submission date] October 20, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0004[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0004】図2はタイミング検証対象である論理回路
の一例を示す論理回路図である。図2において11〜14は
素子、21〜30はいずれも前記各素子11〜14の入, 出力端
に連なるノードを示している。いま、例えばステップS4
のタイミング検証の結果、素子(フリップフロップ)14
に要求するタイミング仕様を満足しない信号が入力して
いる場合には、図3に示す如く素子14の各入力端D,
T,S,Rに入力する信号の波形を表示部2に表示す
る。設計者は要求したタイミング仕様を満足させるに必
要な時間を計算し、ステップS7で論理回路図の変更を行
うか否かを判断し、変更の必要があれば論理回路図を変
更してステップS1に戻り、前述した過程を反復し、図4
に示す如き要求する論理回路図を得る。図2と図4とを
対比すれば明らかな如く、図4に示す修正後の論理回路
図は図2に示す素子14の入力端子S,Rに連なるノード
21,28 中に夫々新たな素子15,16 を介装した態様に修正
されている。FIG. 2 is a logic circuit diagram showing an example of a logic circuit which is a timing verification target. In FIG. 2, 11 to 14 are elements, and 21 to 30 are nodes connected to the input and output terminals of the elements 11 to 14, respectively. Now, for example, step S4
As a result of the timing verification, the element (flip-flop) 14
When a signal that does not satisfy the timing specifications required for the input is input to each input terminal D of the element 14 as shown in FIG.
The waveform of the signal input to T, S, and R is displayed on the display unit 2. The designer calculates the time required to satisfy the requested timing specifications, determines in step S7 whether or not to change the logic circuit diagram, and if there is a need to change the logic circuit diagram, change it in step S1. Returning to FIG.
Obtain the required logic circuit diagram as shown in. As is clear from comparison between FIGS. 2 and 4, the modified logic circuit diagram shown in FIG. 4 is a node connected to the input terminals S and R of the element 14 shown in FIG.
21 and 28 are modified so that new elements 15 and 16 are inserted respectively.
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0011[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0011】次にこのようなシミュレーション装置の動
作を図6に示すタイミングチャートに従って説明する。
先ず図2に示す如きシミュレーション対象とする論理回
路図を図示しない回路図入力手段にて入力し(ステップ
S11)、ネットリスト作成手段にて各素子11〜14、各素子
の入, 出力端間を結ぶノード各21〜30及びこれらの接続
関係に関するデータ、即ちネットリストを作成し(ステ
ップS12)、また別に対象とする論理回路図に対応させて
テストパターン作成手段にて論理回路の各入,出力信号
パターンであるテストパターンを作成する(ステップS1
3)。Next, the operation of such a simulation apparatus will be described with reference to the timing chart shown in FIG.
First, a logic circuit diagram to be simulated as shown in FIG. 2 is input by a circuit diagram input means (not shown) (step
S11), each element 11 to 14 by the netlist creating means, each node 21 to 30 connecting the input and output ends of each element and data relating to their connection, that is, a netlist is created (step S12), Separately, a test pattern, which is each input / output signal pattern of the logic circuit, is created by the test pattern creating means in correspondence with the target logic circuit diagram (step S1).
3).
【手続補正3】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図3[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図3】図2に示す論理回路図の一例の素子の入,出力
信号波形図である。3 is an input / output signal waveform diagram of an element of the example of the logic circuit diagram shown in FIG. 2. FIG.
Claims (1)
情報に基づき作成したネットリストと、テストパターン
とに基づきタイミング検証のための論理シミュレーショ
ンを行う中央処理部と、シミュレーション対象の論理回
路図及びこれにタイミング検証結果を合わせた態様で表
示する表示部とを具備することを特徴とするシミュレー
ション装置。1. A central processing unit that performs a logic simulation for timing verification based on a netlist created based on connection information of a logic circuit to be simulated and a test pattern, a logic circuit diagram to be simulated, and timing to this. And a display unit for displaying the verification result in a combined manner.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4121900A JPH05312906A (en) | 1992-05-14 | 1992-05-14 | Simulating apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4121900A JPH05312906A (en) | 1992-05-14 | 1992-05-14 | Simulating apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05312906A true JPH05312906A (en) | 1993-11-26 |
Family
ID=14822690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4121900A Pending JPH05312906A (en) | 1992-05-14 | 1992-05-14 | Simulating apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05312906A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09153075A (en) * | 1995-11-29 | 1997-06-10 | Nec Corp | Screen collating method |
JP2003028929A (en) * | 2001-07-13 | 2003-01-29 | Advantest Corp | Sequence monitor for semiconductor testing device |
-
1992
- 1992-05-14 JP JP4121900A patent/JPH05312906A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09153075A (en) * | 1995-11-29 | 1997-06-10 | Nec Corp | Screen collating method |
JP2003028929A (en) * | 2001-07-13 | 2003-01-29 | Advantest Corp | Sequence monitor for semiconductor testing device |
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