JPH05300012A - 位相同期ループにおける同期検出回路 - Google Patents
位相同期ループにおける同期検出回路Info
- Publication number
- JPH05300012A JPH05300012A JP4356402A JP35640292A JPH05300012A JP H05300012 A JPH05300012 A JP H05300012A JP 4356402 A JP4356402 A JP 4356402A JP 35640292 A JP35640292 A JP 35640292A JP H05300012 A JPH05300012 A JP H05300012A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- circuit
- value
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000009795 derivation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】
【目的】 出力周波数が同期しなければならないことに
関して瞬間出力周波数が基準周波数に接近するときチャ
ージポンプＰＬＬを持つ周波数同期回路での表示のため
の同期検出回路の全体が集積化できるチャージポンプＰ
ＬＬにおけるデリバータ回路を提供することを目的とす
る。 【構成】 充電（アップ）又は放電（ダウン）のパルス
の連続する連続パルスの幅に比例する位相エラー信号
（φ）のチャージポンプＰＬＬの位相エラー信号デリバ
ータ回路である。そしてこのデリバータ回路はパルスの
予め定めた偶数の各連続後の前記連続のパルスの幅の差
の合計に等しい出力値を供給する手段を具備する。
関して瞬間出力周波数が基準周波数に接近するときチャ
ージポンプＰＬＬを持つ周波数同期回路での表示のため
の同期検出回路の全体が集積化できるチャージポンプＰ
ＬＬにおけるデリバータ回路を提供することを目的とす
る。 【構成】 充電（アップ）又は放電（ダウン）のパルス
の連続する連続パルスの幅に比例する位相エラー信号
（φ）のチャージポンプＰＬＬの位相エラー信号デリバ
ータ回路である。そしてこのデリバータ回路はパルスの
予め定めた偶数の各連続後の前記連続のパルスの幅の差
の合計に等しい出力値を供給する手段を具備する。
Description
【０００１】
【産業上の利用分野】本発明は位相同期ループ（以後Ｐ
ＬＬと称する）に関し、特に出力周波数が同期しなけれ
ばならないことに関して瞬間出力周波数が基準周波数に
接近するときチャージポンプＰＬＬを持つ周波数同期回
路での表示のための同期検出回路に関する。
ＬＬと称する）に関し、特に出力周波数が同期しなけれ
ばならないことに関して瞬間出力周波数が基準周波数に
接近するときチャージポンプＰＬＬを持つ周波数同期回
路での表示のための同期検出回路に関する。
【０００２】
【従来の技術】図１は同期検出器を持つ従来のＰＬＬ周
波数同期回路を示す図である。その従来の周波数同期回
路は例えばワイヤレス電話機セットの送信機（電話機本
体から受話器への伝送や受話器から電話機本体への伝
送）などの無線送信機に用いられる。図１のＰＬＬ周波
数同期回路を次に説明する。
波数同期回路を示す図である。その従来の周波数同期回
路は例えばワイヤレス電話機セットの送信機（電話機本
体から受話器への伝送や受話器から電話機本体への伝
送）などの無線送信機に用いられる。図１のＰＬＬ周波
数同期回路を次に説明する。
【０００３】図１のＰＬＬ周波数同期回路は一定の周波
数Ｆref を有する矩形波信号と周波数Ｆ／Ｎを有する矩
形波信号とを受信する位相比較器１０を含む。比較器１
０はＦ／Ｎ信号とＦref 信号とを比較し、低域通過フィ
ルタ１１へ位相エラー信号φを供給する。周波数Ｆ／Ｎ
はプログラマブル分波器１２による周波数ＦをＮによる
分波によって得られる。周波数Ｆは電圧制御発振器（以
後ＶＣＯと称する）１３によって供給される。
数Ｆref を有する矩形波信号と周波数Ｆ／Ｎを有する矩
形波信号とを受信する位相比較器１０を含む。比較器１
０はＦ／Ｎ信号とＦref 信号とを比較し、低域通過フィ
ルタ１１へ位相エラー信号φを供給する。周波数Ｆ／Ｎ
はプログラマブル分波器１２による周波数ＦをＮによる
分波によって得られる。周波数Ｆは電圧制御発振器（以
後ＶＣＯと称する）１３によって供給される。
【０００４】加算器１４は低域通過フィルタ１１によっ
て供給される電圧Ｖc と電圧Ｖとの合計と等しい制御電
圧をＶＣＯに供給する。電圧Ｖは音声信号に対応した低
周波数交流変調電圧である。信号Ｖc によって供給され
るフィードバックが変調信号Ｖによって生じる周波数変
動に遅れを取り戻すことができないのでループカットオ
フ周波数は変調信号Ｖの周波数に関して十分低い（ほぼ
１００Ｈｚ）である。そして、ループが同期される時Ｖ
ＣＯの瞬間出力周波数Ｆは基準周波数又は搬送周波数Ｆ
c 、Ｆc ／Ｎ＝Ｆref のように近似した電圧Ｖによって
変調される。任意の時、特にループが基準周波数Ｆc で
の充電に従って非同期される時、ＶＣＯの瞬間出力周波
数ＦはＦ＝Ｆ0 ＋ｋ（Ｖ＋Ｖc ）となる。ここでＦ0 は
ＶＣＯの固定された静止周波数であり、ｋはＶＣＯのゲ
インである。周波数Ｆの信号又は変調搬送周波数はアン
テナ（図示せず）によって伝送される。
て供給される電圧Ｖc と電圧Ｖとの合計と等しい制御電
圧をＶＣＯに供給する。電圧Ｖは音声信号に対応した低
周波数交流変調電圧である。信号Ｖc によって供給され
るフィードバックが変調信号Ｖによって生じる周波数変
動に遅れを取り戻すことができないのでループカットオ
フ周波数は変調信号Ｖの周波数に関して十分低い（ほぼ
１００Ｈｚ）である。そして、ループが同期される時Ｖ
ＣＯの瞬間出力周波数Ｆは基準周波数又は搬送周波数Ｆ
c 、Ｆc ／Ｎ＝Ｆref のように近似した電圧Ｖによって
変調される。任意の時、特にループが基準周波数Ｆc で
の充電に従って非同期される時、ＶＣＯの瞬間出力周波
数ＦはＦ＝Ｆ0 ＋ｋ（Ｖ＋Ｖc ）となる。ここでＦ0 は
ＶＣＯの固定された静止周波数であり、ｋはＶＣＯのゲ
インである。周波数Ｆの信号又は変調搬送周波数はアン
テナ（図示せず）によって伝送される。
【０００５】電話機だけが１つの搬送周波数Ｆc 又はチ
ャネルを持ったならば、同じ搬送周波数で動作する電話
機の受信機は接近する周波数の搬送波を有する他の送信
機を持つ人が近所にいることによる妨害を受ける。この
妨害を回避するために、一般に電流ワイヤレス電話機は
別々のチャネルを持ち、操作者による手動で切替え可
能、又は妨害がないようなチャネルを選ぶことを自動的
に行う切替え可能となっている。チャンルの切替は分波
器１２の分割率Ｎの再度プログラミングすることによっ
て動作される。
ャネルを持ったならば、同じ搬送周波数で動作する電話
機の受信機は接近する周波数の搬送波を有する他の送信
機を持つ人が近所にいることによる妨害を受ける。この
妨害を回避するために、一般に電流ワイヤレス電話機は
別々のチャネルを持ち、操作者による手動で切替え可
能、又は妨害がないようなチャネルを選ぶことを自動的
に行う切替え可能となっている。チャンルの切替は分波
器１２の分割率Ｎの再度プログラミングすることによっ
て動作される。
【０００６】チャネルの切替は新しい値に達するように
次々に変えて搬送周波数Ｆ0 を生じる。この変化してい
る間、周波数Ｆ0 の可変レンジに含まれる搬送周波数を
有する受信機を妨害するので伝送は抑制されなければな
らない。このために、ＰＬＬ送信機での同期検出器は搬
送周波数が新しく選ばれた値にあまり近くないことと同
様に伝送を妨害することを含む。
次々に変えて搬送周波数Ｆ0 を生じる。この変化してい
る間、周波数Ｆ0 の可変レンジに含まれる搬送周波数を
有する受信機を妨害するので伝送は抑制されなければな
らない。このために、ＰＬＬ送信機での同期検出器は搬
送周波数が新しく選ばれた値にあまり近くないことと同
様に伝送を妨害することを含む。
【０００７】通常の検出器は基準位相φ0 で位相エラー
φの絶対値を比較して同期検出信号ＬＤを供給する比較
器２０を含む。信号ＬＤはφの絶対値がφ0 より高いこ
とと同様に不活性であり、周波数Ｆを持つ信号の伝送の
妨害（スイッチＫ１と記号として表すことによる）を生
じる。
φの絶対値を比較して同期検出信号ＬＤを供給する比較
器２０を含む。信号ＬＤはφの絶対値がφ0 より高いこ
とと同様に不活性であり、周波数Ｆを持つ信号の伝送の
妨害（スイッチＫ１と記号として表すことによる）を生
じる。
【０００８】図２は通常のチャージポンプＰＬＬのより
詳細な構成を示す図である。図１と同じ構成は同じ参照
符号で表わされている。位相比較器１０は基準周波数Ｆ
refと周波数Ｆ／Ｎとしての分波器１２からの出力信号
を受信し、かつアップ又はダウンの出力のいずれかのパ
ルスを供給するパルス発振器３０を含む。信号Ｆ／Ｎが
信号Ｆref に関して位相遅れとなるときアップ出力は位
相遅れである幅ΔＴを有するパルスを供給する。信号Ｆ
／Ｎが信号Ｆref に関して位相進みとなるときダウン出
力は位相進みである幅ΔＴを有するパルスを供給する。
アップ及びダウン出力は高供給電圧Ｖccと接地のような
低供給電圧との間に直列に配置された電流源３２と３３
を制御する。電流源３２と３３の間の接続点は位相比較
器１０の出力をなす。ＶＣＯ１３の基準周波数Ｆc を調
節する電圧Ｖc はこの比較器１０の出力で直接に作用さ
れる。低域通過フィルタ１１は比較器１０と接地の間で
直列に配置された抵抗ＲとコンデンサＣ1 を含み、かつ
抵抗Ｒと並列に接続されたコンデンサＣ2 を含む。
詳細な構成を示す図である。図１と同じ構成は同じ参照
符号で表わされている。位相比較器１０は基準周波数Ｆ
refと周波数Ｆ／Ｎとしての分波器１２からの出力信号
を受信し、かつアップ又はダウンの出力のいずれかのパ
ルスを供給するパルス発振器３０を含む。信号Ｆ／Ｎが
信号Ｆref に関して位相遅れとなるときアップ出力は位
相遅れである幅ΔＴを有するパルスを供給する。信号Ｆ
／Ｎが信号Ｆref に関して位相進みとなるときダウン出
力は位相進みである幅ΔＴを有するパルスを供給する。
アップ及びダウン出力は高供給電圧Ｖccと接地のような
低供給電圧との間に直列に配置された電流源３２と３３
を制御する。電流源３２と３３の間の接続点は位相比較
器１０の出力をなす。ＶＣＯ１３の基準周波数Ｆc を調
節する電圧Ｖc はこの比較器１０の出力で直接に作用さ
れる。低域通過フィルタ１１は比較器１０と接地の間で
直列に配置された抵抗ＲとコンデンサＣ1 を含み、かつ
抵抗Ｒと並列に接続されたコンデンサＣ2 を含む。
【０００９】この配置で、コンデンサＣ1 とＣ2 は、信
号Ｆ／Ｎが増加するために電圧Ｖcを生じる信号Ｆref
に関して位相遅れであることと同様に一般に充電され
（電源３２はアップパルスの連続によってＦref 割合で
切り換わる）、そして周波数Ｆの増加と位相遅れの減少
を生じる。信号Ｆ／Ｎが位相進みのときコンデンサＣ1
とＣ2 は徐々に放電され（電流源３３はダウンパルスの
連続によって切り換わる）、周波数Ｆは減少する。これ
らの連続はＦ／Ｎ＝Ｆref となるまで続く。
号Ｆ／Ｎが増加するために電圧Ｖcを生じる信号Ｆref
に関して位相遅れであることと同様に一般に充電され
（電源３２はアップパルスの連続によってＦref 割合で
切り換わる）、そして周波数Ｆの増加と位相遅れの減少
を生じる。信号Ｆ／Ｎが位相進みのときコンデンサＣ1
とＣ2 は徐々に放電され（電流源３３はダウンパルスの
連続によって切り換わる）、周波数Ｆは減少する。これ
らの連続はＦ／Ｎ＝Ｆref となるまで続く。
【００１０】同期検出を行うために、パルス幅測定装置
３５は周波数Ｆref の各周期１／Ｆref で各アップ又は
ダウンパルスの幅ΔＴを測定し、測定の時に位相エラー
信号φのの大きさに対応するΔＴに比例した値を供給す
る。この準備として、装置３５はパルスのアップ又はダ
ウンの幅の間で一定の電流源によって充電され、かつ各
パルス後急速に放電するサンプリングコンデンサ（図示
せず）からなる。このコンデンサの間の電圧は各放電前
に周波数Ｆref でサンプリングされ、位相エラーφの大
きさを供給する。サンプリングされた信号の大きさは図
１と図２に示された同期検出信号ＬＤを発生するために
基準値φ0 で比較される。アップとダウンのパルスはオ
アゲート３６を介して測定装置３５へ供給される。
３５は周波数Ｆref の各周期１／Ｆref で各アップ又は
ダウンパルスの幅ΔＴを測定し、測定の時に位相エラー
信号φのの大きさに対応するΔＴに比例した値を供給す
る。この準備として、装置３５はパルスのアップ又はダ
ウンの幅の間で一定の電流源によって充電され、かつ各
パルス後急速に放電するサンプリングコンデンサ（図示
せず）からなる。このコンデンサの間の電圧は各放電前
に周波数Ｆref でサンプリングされ、位相エラーφの大
きさを供給する。サンプリングされた信号の大きさは図
１と図２に示された同期検出信号ＬＤを発生するために
基準値φ0 で比較される。アップとダウンのパルスはオ
アゲート３６を介して測定装置３５へ供給される。
【００１１】信号φの導関値φ’の増幅を同期検出信号
ＬＤを供給する固定された値φ'0と比較する、例えば米
国特許第４，４１０，８６１号明細書に記載の従来技術
が知られている。このようにすることによって、同期検
出表示は周波数ステップの値にかかわらず固定された値
より選ばれた値に関する周波数発散が小さい時に得られ
る。周波数ステップが小さい増幅であるのでこれにより
妨害する交差チャネルを回避する。
ＬＤを供給する固定された値φ'0と比較する、例えば米
国特許第４，４１０，８６１号明細書に記載の従来技術
が知られている。このようにすることによって、同期検
出表示は周波数ステップの値にかかわらず固定された値
より選ばれた値に関する周波数発散が小さい時に得られ
る。周波数ステップが小さい増幅であるのでこれにより
妨害する交差チャネルを回避する。
【００１２】
【発明が解決しようとする課題】上述のデリバータ(der
ivator) 回路は図２の測定装置３５の出力へその回路の
入力を接続することによって通常のチャージポンプＰＬ
Ｌに用いられる。しかしながら、デリバータ回路は導関
数のための少なくとも１つの比較器と単安定回路のため
の１つのコンデンサを必要とする。これらのコンデンサ
は重要であるが集積できない。つまりこのデリバータ回
路はチャージポンプＰＬＬに簡単には集積できない。
ivator) 回路は図２の測定装置３５の出力へその回路の
入力を接続することによって通常のチャージポンプＰＬ
Ｌに用いられる。しかしながら、デリバータ回路は導関
数のための少なくとも１つの比較器と単安定回路のため
の１つのコンデンサを必要とする。これらのコンデンサ
は重要であるが集積できない。つまりこのデリバータ回
路はチャージポンプＰＬＬに簡単には集積できない。
【００１３】本発明の目的は全体を集積化できるチャー
ジポンプＰＬＬにおけるデリバータ回路を提供すること
である。
ジポンプＰＬＬにおけるデリバータ回路を提供すること
である。
【００１４】この目的と他の特徴と本発明の効果は位相
エラーに比例する幅のパルスの充放電を行うことに連続
的に追従させるコンデンサでのチャージポンプ位相同期
ループにおける位相エラー信号デリバータ回路を提供す
る達成される。
エラーに比例する幅のパルスの充放電を行うことに連続
的に追従させるコンデンサでのチャージポンプ位相同期
ループにおける位相エラー信号デリバータ回路を提供す
る達成される。
【００１５】
【課題を解決するための手段及び作用】本発明は充電又
は放電パルスの連続する連続パルスの幅に比例する振幅
を有する信号のデリバータ回路において、充電又は放電
のパルスの予め定めた偶数の数の各連続後前記連続のパ
ルスの幅の差の合計に等しい出力値を供給する手段から
なることに特徴がある。実施例として、この出力値を供
給する手段が、パルスが供給される一方の入力とパルス
の周波数に関して高い周波数を有する信号が供給される
他方の入力からなる論理ゲートと、論理ゲートの出力信
号を受信し、かつ出力値を供給するアップ／ダウンカウ
ンタと、各パルスでのアップ／ダウンカウンタ（５４）
のアップ／ダウンカウントモードに切り替え、かつパル
スの偶数の最後でカウンタをリセットする制御回路とか
らなる。
は放電パルスの連続する連続パルスの幅に比例する振幅
を有する信号のデリバータ回路において、充電又は放電
のパルスの予め定めた偶数の数の各連続後前記連続のパ
ルスの幅の差の合計に等しい出力値を供給する手段から
なることに特徴がある。実施例として、この出力値を供
給する手段が、パルスが供給される一方の入力とパルス
の周波数に関して高い周波数を有する信号が供給される
他方の入力からなる論理ゲートと、論理ゲートの出力信
号を受信し、かつ出力値を供給するアップ／ダウンカウ
ンタと、各パルスでのアップ／ダウンカウンタ（５４）
のアップ／ダウンカウントモードに切り替え、かつパル
スの偶数の最後でカウンタをリセットする制御回路とか
らなる。
【００１６】本発明によれば、非集積化のサンプリング
コンデンサを含むパルス幅測定装置を必要としない。
コンデンサを含むパルス幅測定装置を必要としない。
【００１７】
【実施例】図３の本発明に係るデリバータ回路は図２の
チャージポンプＰＬＬ同期回路の回路３０によって供給
されるアップとダウンパルスから直接に位相エラーを導
関する。
チャージポンプＰＬＬ同期回路の回路３０によって供給
されるアップとダウンパルスから直接に位相エラーを導
関する。
【００１８】図３のデリバータ回路の動作は２つの連続
するアップ又はダウンパルスの間の幅の相違が２つの連
続パルスの間の時に所望の送出される値φ’に比例する
という事実に基づかれる。しかしながら、周波数Ｆが再
度プログラミングされた基準周波数Ｆc に近づく時アッ
プ又はダウンパルスの連続幅は減少し、及び０に至る。
そして、第１のパルスの幅から減じることによって、正
の連続値、次のパルスの幅が近い位相で得られる。図３
の回路は前述した相違に対応するサンプリング信号φ’
を供給する。
するアップ又はダウンパルスの間の幅の相違が２つの連
続パルスの間の時に所望の送出される値φ’に比例する
という事実に基づかれる。しかしながら、周波数Ｆが再
度プログラミングされた基準周波数Ｆc に近づく時アッ
プ又はダウンパルスの連続幅は減少し、及び０に至る。
そして、第１のパルスの幅から減じることによって、正
の連続値、次のパルスの幅が近い位相で得られる。図３
の回路は前述した相違に対応するサンプリング信号φ’
を供給する。
【００１９】図３は図２の位相発振器３０によって供給
されるアップ及びダウンパルスを受信するオアゲート３
６を示す。オアゲート３６の出力端はアンドゲート５０
の入力端と制御回路（以後ＣＴＲＬと称する）の入力端
に接続される。アンドゲート５０の他の入力端はアップ
又はダウンパルスの周波数Ｆref に関する高い周波数を
有する同期信号ＣＫを受信する。信号ＣＫの周波数は、
例えば図２のＶＣＯ１３の連続周波数Ｆ0 である。この
構成を用いて、パルスバーストはアップ又はダウンパル
スの幅に比例する各バーストとパルスの数を周波数Ｆ0
を有するアンドゲート５０の出力で得られる。パルスバ
ーストはアップ又はダウンカウントモードにと切り替え
るための入力Ｕ／Ｄ* とリセットの入力Ｒを有するアッ
プ／ダウンカウンタ５４の入力に供給される。
されるアップ及びダウンパルスを受信するオアゲート３
６を示す。オアゲート３６の出力端はアンドゲート５０
の入力端と制御回路（以後ＣＴＲＬと称する）の入力端
に接続される。アンドゲート５０の他の入力端はアップ
又はダウンパルスの周波数Ｆref に関する高い周波数を
有する同期信号ＣＫを受信する。信号ＣＫの周波数は、
例えば図２のＶＣＯ１３の連続周波数Ｆ0 である。この
構成を用いて、パルスバーストはアップ又はダウンパル
スの幅に比例する各バーストとパルスの数を周波数Ｆ0
を有するアンドゲート５０の出力で得られる。パルスバ
ーストはアップ又はダウンカウントモードにと切り替え
るための入力Ｕ／Ｄ* とリセットの入力Ｒを有するアッ
プ／ダウンカウンタ５４の入力に供給される。
【００２０】オアゲート３６によって供給されるアップ
又はダウンパルスの各立下り端で制御回路５２はカウン
タ５４のカウントモードを切り換える。そしてカウンタ
は例えばアンドゲート５０によって供給される第１のバ
ーストの各パルスに対して増加し、第２のバーストの各
パルスに対して減る。それ故、アップ又はダウンパルス
の数の終わりで、カウンタ５４は分波器の出力値Φ’と
して供給される値を保持し、生じるアップ又はダウンパ
ルスの数を越えたことを検出される送出値φ’の意味す
る値に比例される。
又はダウンパルスの各立下り端で制御回路５２はカウン
タ５４のカウントモードを切り換える。そしてカウンタ
は例えばアンドゲート５０によって供給される第１のバ
ーストの各パルスに対して増加し、第２のバーストの各
パルスに対して減る。それ故、アップ又はダウンパルス
の数の終わりで、カウンタ５４は分波器の出力値Φ’と
して供給される値を保持し、生じるアップ又はダウンパ
ルスの数を越えたことを検出される送出値φ’の意味す
る値に比例される。
【００２１】もちろん、カウンタ５４は周期的に再度初
期化されなければならない。制御回路５２は制御回路で
の固定された偶数、アップ又はダウンパルスの偶数の各
連続後この動作を実行する。次の連続の初めのバースト
が生じるとすぐにカウンタ５４はアップカウントモード
となるのでカウンタ５４がダウンカウントモードのとき
各々再度初期化を行う。
期化されなければならない。制御回路５２は制御回路で
の固定された偶数、アップ又はダウンパルスの偶数の各
連続後この動作を実行する。次の連続の初めのバースト
が生じるとすぐにカウンタ５４はアップカウントモード
となるのでカウンタ５４がダウンカウントモードのとき
各々再度初期化を行う。
【００２２】カウンタ５４のカウント値Φ’はディジタ
ル比較器４４の入力端Ａに供給される。このカウント値
Φ’は比較器４４の入力端Ｂに供給される固定の閾値
Φ'0と比較される。カウント値Φ’が閾値Φ'0より小さ
い時比較器４４はラッチ回路５６に動作状態として信号
Ａ＜Ｂを出力する。アップ又はダウンパルスの各連続後
制御回路５２によってカウンタ５４、ラッチ回路５６の
再度初期化の直前に同期検出信号ＬＤとして比較器４４
の出力Ａ＜Ｂを伝送する。
ル比較器４４の入力端Ａに供給される。このカウント値
Φ’は比較器４４の入力端Ｂに供給される固定の閾値
Φ'0と比較される。カウント値Φ’が閾値Φ'0より小さ
い時比較器４４はラッチ回路５６に動作状態として信号
Ａ＜Ｂを出力する。アップ又はダウンパルスの各連続後
制御回路５２によってカウンタ５４、ラッチ回路５６の
再度初期化の直前に同期検出信号ＬＤとして比較器４４
の出力Ａ＜Ｂを伝送する。
【００２３】連続パルス幅の相違がネガティブとなるこ
とが生じる。そしてカウンタ５４のカウント値は、高い
二進値として間違う負の二進値を用いる。通常の比較器
４４は同期状態の誤り出力を検出する。カウンタ５４の
カウント値が０値の±１ビットのジッタを有するので、
これは特に同期が実行されることを生じさせるものであ
る。
とが生じる。そしてカウンタ５４のカウント値は、高い
二進値として間違う負の二進値を用いる。通常の比較器
４４は同期状態の誤り出力を検出する。カウンタ５４の
カウント値が０値の±１ビットのジッタを有するので、
これは特に同期が実行されることを生じさせるものであ
る。
【００２４】図４は、同期状態検出の誤り出力を回避す
るために、図３の比較器４４に代わって用いられる比較
器４４’を示す図である。比較器４４’はＡとＢ値の入
力を有する負のウインドウ比較器であり、カウンタ５４
のカウント値と閾値Φ'0を入力とし、４つの信号を出力
する。第１の出力Ａ＜Ｂは値Ａが値Ｂより小さい時に生
じ、第２の出力Ａ＝Ｂは値Ａが値Ｂに等しい時に生じ、
第３の出力Ａ＝Ｂ* は値Ａが値Ｂの補数Ｂ* に等しい時
に生じ、第４の出力Ａ＞Ｂ* は値Ａが値Ｂの補数Ｂ* よ
り大きい時に生じる。出力Ａ＜Ｂ、Ａ＝Ｂ及びＡ＞Ｂ*
はオアゲート６０の３つの入力の入力に接続される。オ
アゲート６０は図３のラッチ回路５６へ同期検出信号Ｌ
Ｄを送出する。
るために、図３の比較器４４に代わって用いられる比較
器４４’を示す図である。比較器４４’はＡとＢ値の入
力を有する負のウインドウ比較器であり、カウンタ５４
のカウント値と閾値Φ'0を入力とし、４つの信号を出力
する。第１の出力Ａ＜Ｂは値Ａが値Ｂより小さい時に生
じ、第２の出力Ａ＝Ｂは値Ａが値Ｂに等しい時に生じ、
第３の出力Ａ＝Ｂ* は値Ａが値Ｂの補数Ｂ* に等しい時
に生じ、第４の出力Ａ＞Ｂ* は値Ａが値Ｂの補数Ｂ* よ
り大きい時に生じる。出力Ａ＜Ｂ、Ａ＝Ｂ及びＡ＞Ｂ*
はオアゲート６０の３つの入力の入力に接続される。オ
アゲート６０は図３のラッチ回路５６へ同期検出信号Ｌ
Ｄを送出する。
【００２５】図５は負のウインドウ比較器４４’のセル
のブロック図である。比較器４４’は入力値ＡとＢの各
ｉth重さビットＡi とＢi のそれぞれにおけるセルｉ
（ｉ＝０，１，２，・・・，ｎ）を形成する２つのビッ
ト方向のエレメンタリー比較器６３，６４を含む。各エ
レメンタリー比較器６３，６４は２つのビット入力Ｔと
Ｑ、２つの伝える入力Ｃsup とＣeq及び２つの出力Ｔ＞
ＱとＴ＝Ｑを有する。エレメンタリー比較器６３，６４
の入力ＴにはそれぞれビットＡｉの補数Ａｉ* とビット
Ｂｉが供給される。エレメンタリー比較器６３，６４の
入力Ｑにはそれぞれインバータ６６を介したビットＢｉ
の補数とビットＡｉ* が供給される。エレメンタリー比
較器６３，６４の伝える入力Ｃsup はセルｉ＋１の対応
するエレメンタリー比較器の出力Ｔ＞Ｑに接続される。
エレメンタリー比較器６３，６４の伝える入力Ｃeqはセ
ルｉ＋１の対応するエレメンタリー比較器の出力Ｔ＝Ｑ
に接続される。
のブロック図である。比較器４４’は入力値ＡとＢの各
ｉth重さビットＡi とＢi のそれぞれにおけるセルｉ
（ｉ＝０，１，２，・・・，ｎ）を形成する２つのビッ
ト方向のエレメンタリー比較器６３，６４を含む。各エ
レメンタリー比較器６３，６４は２つのビット入力Ｔと
Ｑ、２つの伝える入力Ｃsup とＣeq及び２つの出力Ｔ＞
ＱとＴ＝Ｑを有する。エレメンタリー比較器６３，６４
の入力ＴにはそれぞれビットＡｉの補数Ａｉ* とビット
Ｂｉが供給される。エレメンタリー比較器６３，６４の
入力Ｑにはそれぞれインバータ６６を介したビットＢｉ
の補数とビットＡｉ* が供給される。エレメンタリー比
較器６３，６４の伝える入力Ｃsup はセルｉ＋１の対応
するエレメンタリー比較器の出力Ｔ＞Ｑに接続される。
エレメンタリー比較器６３，６４の伝える入力Ｃeqはセ
ルｉ＋１の対応するエレメンタリー比較器の出力Ｔ＝Ｑ
に接続される。
【００２６】ｎthセルの入力Ｃsup とＣeqはそれぞれ論
理状態０と１に相当する電圧に接続される。
理状態０と１に相当する電圧に接続される。
【００２７】各エレメンタリー比較器６３，６４は普通
のビット方向比較器である。比較器の入力Ｔ，Ｑ，Ｃsu
p 及びＣeqの値を変数とし出力Ｔ＞Ｑ及びＴ＝Ｑの関係
を示す真理表が次のように表される。
のビット方向比較器である。比較器の入力Ｔ，Ｑ，Ｃsu
p 及びＣeqの値を変数とし出力Ｔ＞Ｑ及びＴ＝Ｑの関係
を示す真理表が次のように表される。
【００２８】
【表１】
【００２９】ここで表中でＸは値０と１のどちらか示
す。
す。
【００３０】制御回路５２がラッチ回路、論理ゲート及
び前述の関数を行うための遅延回路を用いることによっ
て多種の方法を実現できることが示されている。
び前述の関数を行うための遅延回路を用いることによっ
て多種の方法を実現できることが示されている。
【００３１】上述の実施例の選択例や変形例は当業者に
より明らかに推測でき、特に制御回路を実現することは
明らかである。
より明らかに推測でき、特に制御回路を実現することは
明らかである。
【００３２】本発明の一実施例を述べたが多種の選択例
や変形例、改良は当業者により容易に実現できる。この
明細書によって容易に作られる、そのような選択例や変
形例、改良は特にここで述べなくても明細書の一部から
推測され、かつ本発明の技術思想から推測される。つま
り、前述の説明は一例の方法であり、かつ限定されるも
のでない。
や変形例、改良は当業者により容易に実現できる。この
明細書によって容易に作られる、そのような選択例や変
形例、改良は特にここで述べなくても明細書の一部から
推測され、かつ本発明の技術思想から推測される。つま
り、前述の説明は一例の方法であり、かつ限定されるも
のでない。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
位相エラーに比例する幅のパルスの充放電を行うことに
連続的に追従させるコンデンサにより全体を集積化でき
るチャージポンプＰＬＬにおけるデリバータ回路を提供
できる。
位相エラーに比例する幅のパルスの充放電を行うことに
連続的に追従させるコンデンサにより全体を集積化でき
るチャージポンプＰＬＬにおけるデリバータ回路を提供
できる。
【図１】同期検出器を持つ従来のＰＬＬ周波数同期回路
を示すブロック図である。
を示すブロック図である。
【図２】同期検出器を含むチャージポンプＰＬＬを示す
ブロック図である。
ブロック図である。
【図３】チャージポンプＰＬＬの同期回路を持つ本発明
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図４】図３の回路に用いられる比較器を示す図であ
る。
る。
【図５】図４の比較器の一例を示す図である。
１０，２０，４４，４４’ 比較器 １１ 低域通過フィルタ １２ 分波器 １３ ＶＣＯ １４ 加算器 ３０ パルス発振器 ３２，３３ 電流源 ３５ パルス幅測定装置 ３６，６０ オアゲート ５０ アンドゲート ５２ 制御回路 ５４ アップ／ダウンカウンタ ５６ ラッチ回路 ６３，６４ エレメンタリー比較器 ６６ インバータ
Claims (4)
- 【請求項１】 パルス（アップ、ダウン）の連続する連
続パルスの幅に比例する振幅を有する信号（φ）のデリ
バータ回路において、 パルスの予め定めた偶数の各連続後の前記連続のパルス
の幅の差の合計に等しい出力値（Φ’）を供給する手段
を具備することを特徴とする位相同期ループにおける同
期検出回路。 - 【請求項２】 前記出力値（Φ’）を供給する手段が、 前記パルスが供給される一方の入力と前記パルスの周波
数（Ｆref ）に関して高い周波数（Ｆ0 ）を有する信号
（ＣＫ）が供給される他方の入力からなる論理ゲート
（５０）と、 前記論理ゲート（５０）の出力信号を受信し、かつ前記
出力値（Φ’）を供給するアップ／ダウンカウンタ（５
４）と、 各パルスでの前記アップ／ダウンカウンタ（５４）のア
ップ／ダウンカウントモードに切り替え、かつ前記パル
スの偶数の最後で前記カウンタ（５４）をリセットする
制御回路（５２）とからなる請求項１記載の位相同期ル
ープにおける同期検出回路。 - 【請求項３】 コンデンサ（Ｃ１，Ｃ２）が前記パルス
の連続を形成するパルスを充電（アップ）又は放電（ダ
ウン）することを連続的に行うことで前記信号がチャー
ジポンプ同期検出ループ（ＰＬＬ）の位相エラー信号
（φ）となる請求項２記載の位相同期ループにおける同
期検出回路。 - 【請求項４】 前記アップ／ダウンカウンタ（５４）の
カウント値が供給されるの第１の入力端と閾値（Φ'0）
が供給される第２の入力端を有し、カウンタのカウント
値の絶対値が閾値より小さくなる時有効同期検出信号を
送出するディジタルウィンドウ比較器（４４’）からな
る請求項３記載の位相同期ループにおける同期検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9200139A FR2685990A1 (fr) | 1992-01-02 | 1992-01-02 | Detecteur de verrouillage d'une boucle a verrouillage de phase. |
| FR9200139 | 1992-01-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300012A true JPH05300012A (ja) | 1993-11-12 |
Family
ID=9425479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4356402A Withdrawn JPH05300012A (ja) | 1992-01-02 | 1992-12-22 | 位相同期ループにおける同期検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0550360A1 (ja) |
| JP (1) | JPH05300012A (ja) |
| FR (1) | FR2685990A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2287592B (en) * | 1994-03-18 | 1998-08-12 | Plessey Semiconductors Ltd | Phase lock detector |
| DE10113530A1 (de) * | 2001-03-20 | 2002-10-02 | Infineon Technologies Ag | Frequenzregelschleife zur Frequenzmodulation |
| DE102005039352B4 (de) | 2005-08-19 | 2009-10-01 | Infineon Technologies Ag | Schaltungsanordnung zur Erfassung einer Einrastbedingung eines Phasenregelkreises und Verfahren zum Bestimmen eines eingerasteten Zustandes eines Phasenregelkreises |
| US7590194B2 (en) | 2005-09-27 | 2009-09-15 | International Business Machines Corporation | Information handling system capable of detecting frequency lock of signals downstream from a signal synthesized by frequency synthesizer |
| US7620126B2 (en) | 2005-09-27 | 2009-11-17 | International Business Machines Corporation | Method and apparatus for detecting frequency lock in a system including a frequency synthesizer |
| KR20140040328A (ko) * | 2012-09-25 | 2014-04-03 | 한국전자통신연구원 | 락 검출기 및 이를 포함하는 클럭 발생기 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3803486A (en) * | 1970-12-23 | 1974-04-09 | Atomic Energy Authority Uk | Frequency responsive apparatus |
| FR2179536B1 (ja) * | 1972-04-11 | 1975-03-21 | Dassault Electronique | |
| DE2733890A1 (de) * | 1977-07-27 | 1979-02-01 | Siemens Ag | Verfahren zum hochgenauen messen von phasen- und frequenzdifferenzen |
| US4410861A (en) * | 1980-03-03 | 1983-10-18 | Motorola, Inc. | Out of lock detector for a sample and hold phase lock loop |
| US4499434A (en) * | 1982-07-19 | 1985-02-12 | Rockwell International Corporation | PLL Phase error alarm related to associated receiver |
| ES2062112T3 (es) * | 1989-01-31 | 1994-12-16 | Siemens Ag | Procedimiento para la supervision de la capacidad de regulacion de un circuito regulador de fases. |
| JP2828286B2 (ja) * | 1989-11-16 | 1998-11-25 | 富士通株式会社 | Ｐｌｌのロック検出回路 |
-
1992
- 1992-01-02 FR FR9200139A patent/FR2685990A1/fr not_active Withdrawn
- 1992-12-22 JP JP4356402A patent/JPH05300012A/ja not_active Withdrawn
- 1992-12-29 EP EP92420486A patent/EP0550360A1/fr not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2685990A1 (fr) | 1993-07-09 |
| EP0550360A1 (fr) | 1993-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0272938B1 (en) | Frequency synthesizer | |
| US7986175B2 (en) | Spread spectrum control PLL circuit and its start-up method | |
| US4516083A (en) | Fast lock PLL having out of lock detector control of loop filter and divider | |
| US7719329B1 (en) | Phase-locked loop fast lock circuit and method | |
| US5910753A (en) | Direct digital phase synthesis | |
| US6667663B2 (en) | Phase locked loop circuit | |
| US6052034A (en) | Method and apparatus for all digital holdover circuit | |
| KR100421411B1 (ko) | 클록 신호 재생 장치 | |
| CN100483947C (zh) | 使用2-pi滑动检测粗调锁相环(pll)合成器的系统和方法 | |
| EP2128987B1 (en) | Oscillation frequency control circuit | |
| EP1756939A2 (en) | Burst mode receiver based on charge pump pll with idle-time loop stabilizer | |
| CN102347765A (zh) | 一种时钟与数据恢复系统、相位调整方法及鉴相器 | |
| CN103701460B (zh) | 锁相环ⅲ型数字鉴相器在低电平调谐环路的稳定工作方法 | |
| JPH10126260A (ja) | 位相同期ループのロック検出装置 | |
| US20040208256A1 (en) | Digital Phase-Locked Loop with Master-Slave Modes | |
| US6389090B2 (en) | Digital clock/data signal recovery method and apparatus | |
| US20070194811A1 (en) | Method and arrangement for interference compensation in a voltage-controlled frequency generator | |
| CA2442721A1 (en) | Fractional-n frequency synthesizer with fractional compensation method | |
| JPS5917727A (ja) | フェ−ズロックル−プの帯域幅制御回路 | |
| US6396890B1 (en) | Phase corrected frequency synthesizers | |
| US5838202A (en) | Error suppressing circuit and method therefor for a phase locked loop | |
| JPH06164382A (ja) | 位相ロックループ | |
| JPH05300012A (ja) | 位相同期ループにおける同期検出回路 | |
| EP1006660B1 (en) | Clock reproduction and identification apparatus | |
| US6650186B1 (en) | Clock pulse and data regenerator for different data rates |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |