JPH05297860A - 大エンディアン及び小エンディアンモードを有す柔軟性グラフィックインターフェース回路及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 大エンディアンフォーマット及び小エンディ
アンフォーマットから選択された一方のフォーマットで
受信されたデータを、大エンディアンフォーマット及び
小エンディアンフォーマットの他の一方のフォーマット
に選択的に翻訳するための回路。 【構成】 本回路は、ｊの逐次順序付けされた第一及び
第二のＡＮＤゲート１２６、１２８、及びＯＲゲート１
３０よりなるアレーが設けられ、第一のＡＮＤゲート１
２６のｎ番目の第一の入力ポートは、入力ターミナルの
ｎ番目と接続され、第一のＡＮＤゲート１２６の第二の
入力ポートは前記信号と接続されている。第二のＡＮＤ
ゲート１２８のｎ番目の第一入力ポートは、第一の入力
ターミナルの（ｊ−ｎ＋ｌ）番目へ接続され、第二のＡ
ＮＤゲート１２８の第二の入力ポートは、第二の制御信
号に接続されている。ＯＲゲート１３０のｍ番目の第一
入力ポートは、第一ＡＮＤゲート１２６のｍ番目の出力
と接続され、ＯＲゲート１３０のｎ番目の第二入力ポー
トは、第二のＡＮＤゲート１２８のｎ番目の出力に接続
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】グラフィックプロセッサー全般に
関し、特に、選択可能な大エンディアン及び小エンディ
アンモード、システム及び方法を可能とする柔軟性グラ
フィックインターフェースに関する。

【０００２】

【従来の技術】以下のコンピューターグラフィックの背
景説明は、例として挙げているのであり、本発明の全体
の範囲を限定するものではない。コンピューターグラフ
ィックシステムに於ては、低価格のダイナミックＲＡＭ
（ＤＲＡＭ）によりビットマップシステムメモリー、即
ち、ピクセルマップシステムメモリーの安価な構成が可
能となっている。このようなビットマップまたはピクセ
ルマップメモリーでは、カラーコードは、表示される各
ピクセルに対応する記憶位置に記憶される。画像システ
ムでは、各ピクセルのカラーコードを呼び出し、呼び出
されたカラーコードに対応するラスタースキャン画像信
号を発生する。このようにして、メモリーに記憶された
データは、表示部の各ピクセル（画素）のために発生さ
れたカラーを決定することで表示内容を決定している。

【０００３】より自然に見える表示に対する要求と、必
要メモリー容量の極小化は相いれない。より自然に見え
る表示を実現しようとすると、多数のカラーを使用する
ことが必要となる。こうすると、今度は、多数の可能性
の中から特定の希望するカラーを指定するために、各ピ
クセルは、多数のビット数を必要とする。ピクエセル当
たりのビット数が大きくなると、記憶のための大容量メ
モリーが必要となる。表示部の各ピクセルに多数のビッ
トが割り当てられねばならないので、それほど大きくな
い表示部でも、大きい容量のメモリーを必要とする。こ
のようにして、多数のカラーよりの選択能力を維持した
まま、画像の記憶に要するメモリーの量を低減するため
の方法が望まれていた。

【０００４】カラーパレットと呼ばれる回路手段がこれ
らの矛盾する要求の妥協を可能とする。カラーパレット
は、カラーパレットから直接Ｄ／Ａ変換の準備がなされ
ている形で表示されるカラーを指定するカラーデータ語
を記憶する。限定されたビット数を有するカラーコード
が、メモリー上の限定されたビット数の各ピクセルに記
憶されるので、記憶容量に対する要求は、低減される。
カラーコードは、多数のカラーレジスターの一つ、即
ち、パレット位置の一つを選択するために使用される。
このように、カラーコードは、自身では、カラーを定義
せず、その代わりに、予め選択されたパレット位置を決
定する。これらカラーレジスター、即ち、パレット位置
の各々は、ピクセルマップメモリー中のカラーコードよ
り長いカラーデータ語を、記憶する。カラーパレット中
の設けられるそのようなカラーレジスター、即ち、パレ
ット位置の数は、カラーコードによって与えられる選択
可能な数に等しい。例えば、４ビットカラーコードは、
２の４乗、即ち、１６のパレット位置を選択するのに使
用可能である。フレーム、フレームで、カラーデータ語
はパレット中にて再定義可能であり、どの一つのみのフ
レームに存在するよりも多数のカラーを、フレームの進
行シーケンスの過程で提供し得ることは重要である。パ
レット中のカラーデータ語を再定義する能力は、利用分
野によって、表示部のカラーのカスタム化が可能となる
ことは重要である。

【０００５】グラフィック処理システムは、大エンディ
アンデータフォーマット及び小エンディアンデータフォ
ーマットのいずれかで動作する。大エンディアン及び小
エンディアンフォーマットは、データが、選択データ構
造を構成する語またはビットの順序の関数としていかに
解釈されるかを決定する。例えば、グラフィックプロセ
ッサーは、カラーパレットに対して、一つの３２ビット
カラーコード語、二つの１６ビットカラーコード語、四
つの８ビットカラーコード語、八つの４ビットカラーコ
ード語、十六の２ビットカラーコード語または三十二の
１ビットカラーコード語（各カラーコード語は、１ピク
セルを表す）を表す３２ビット語を出力する。各カラー
コード語は、通常一つの指定子に割り当てられる。多重
のビットカラーコード語に付いては、語の各ビットが、
一つの指定子に割り当てられる。フレームバッファーか
らの３２ビット語が、パレットに対して、四つの８ビッ
ト語を表すとすると、８ビット語は、Ｂ０−Ｂ３で表さ
れ、各語の対応する８ビットは、Ｄ０−Ｄ７で表され
る。小エンディアンフォーマットでは、最下位指定子の
ビットまたは語は、データ構造中の最下位ビットまたは
最下位語を表す。この例では、ビットＤ０は、各８ビッ
ト語の最下位を意味し、語Ｂ０は、フレームバッファー
からの３２ビット語出力中の最下位カラーコード語を意
味する。大エンディアンフォーマットでは、最下位指定
子のビットまたは語は、データ構造中で、最上位ビット
または最上位語を意味する。この例では、ビットＤ０
は、各８ビット中の最上位ビットを意味し、語Ｂ０は、
フレームバッファーから受信される３２ビット語中の最
上位カラーコード語を意味する。

【０００６】大エンディアン及び小エンディアンフォー
マットのビット及び語の順序は、本質的には、互いに鏡
面対称なので、システムのフレームバッファーからカラ
ーパレットに、ピクセルデータの多重ビット語が出力さ
れるとき、グラフィックプロセッサー及びカラーパレッ
トは、同一のフォーマットで動作することが重要であ
る。具体的には、メモリーから表示スクリーンへのビッ
トのマッピングは、フレームバッファーから受信された
カラーコード語の順序にてなされる。更に、通常動作モ
ードでは、各カラーコード語に於けるビット順序が、カ
ラーパレット参照用テーブルに適切なアドレス指定する
うえで、重要となる。プロセッサーと同じフォーマット
で動作しないカラーパレットは、フレームバッファーか
らのデータを誤って翻訳し、従って、表示スクリーンへ
の不適切なマッピング及びパレット参照用テーブルへの
不適切なアドレス指定、またはそのいずれかをもたら
す。ピクセルデータが、一ピクセルのサイズでのみ（即
ち、１、２、４、８、１６または３２ビットの予め選択
された一つのみで）、転送される場合、これら大エンデ
ィアンモード／小エンディアンモードの互換性の問題は
普通、起こらないことは留意すべきである。この状況
で、システム及び組み合わせられているパレットは、互
換性を得るために適切に接続可能であるが、この方法
は、同じシステムによって二つ以上のピクセルサイズを
支援しようとする場合は、かならずしもうまく動作しな
い。

【０００７】二つ以上のピクセルサイズを支援する、現
在利用可能をカラーパレットでは、一つのフォーマット
のみ、即ち、大エンディアンまたは小エンディアンが、
一つのパレット構造に選択され、その特定のカラーパレ
ットは、同様のフォーマットを利用した、互換性のある
システムに対してのみ、その使用を限定される。このよ
うに、二つの異なったカラーパレット構造は、二つの異
なったフォーマットを用いたシステムで動作可能なカラ
ーパレットを提供することが、通常、必要である。一言
で言えば、現在使用できるカラーパレットをいかなるシ
ステムへも挿入できるという能力は、大エンディアン及
び小エンディアンといったフォーマットに拘わらず、実
現できていない。

【０００８】カラーパレットの装置、システム、及び方
法の有用性故に、これらを改良することは、コンピュー
ターグラフィック技術に役立つこととなる。具体的に
は、小エンディアンを用いたシステム及び大エンディア
ンを用いたシステムの両方で作動するカラーパレット装
置、システム及び方法が特に有用である。一方が大エン
ディアンのシステム用であり、もう一方が小エンディア
ンシステム用であるような二つの個別のカラーパレット
を利用することに代えて、大エンディアンかまたは小エ
ンディアンかを用いたシステムで作動する単一のカラー
パレットを製造し、試験し、販売することができれば、
大きい効果がある。

【０００９】参照用関連出願を以下に列挙する。米国特
許出願番号No. ０７／５４4,７７５、“パレット装置、
システム及び方法での多重ピクセル深度のパックバス選
択”（PACKED BUS SELECTION OF MULTIPLE PIXEL DEPTH
S IN PALETTE DEVICES, SYSTEM AND METHODS) ；米国特
許出願番号No. ０７／７３4,３４４、“テスト回路、シ
ステム及び方法”（TEST CIRCUITRY, SYSTEMS AND METH
ODS)；米国特許出願番号No. ０７／７２0,１００、“逐
次アクセスメモリー、システム及び方法”（SEQUENTIAL
ACCESS MEMORIES, SYSTEMS AND METHODS)；米国特許出
願番号No. ０７／７２3,３４２、“改良型フレームバッ
ファー、システム及び方法”（AN IMPROVED FRAME BUFF
EF, SYSTEMS, AND METHODS) ；米国特許出願番号No. ０
７／５４4,７７９、“ブランキング時のシフトクロック
パルス挿入のためのコンピューターグラフィックシステ
ム、パレット装置及び方法”（COMPUTER GRAPHICS SYST
EMS, PALETTE DEVICES AND METHODS FOR SHIFT CLOCK P
ULSE INSERTION DURING BLANKING) ；米国特許出願番号
No. ０７／５４5,４２２、“平行探索及び入力信号分割
を有するパレット装置、コンピューターグラフィックシ
ステム及び方法”（PALETTE DEVICES, COMPUTER GRAPHI
CS SYSTEMS AND METHODS WITH PARALLEL LOOK-UP AND I
NPUT SIGNAL SPLITTING)；米国特許出願番号No. ０７／
５４4,７７４、“真カラーモードのためのパレット装
置、システム及び方法”（PALETTE DEVICES, SYSTEMS A
ND METHODS FOR TRUE COLOR MODE) ；米国特許出願番号
No. ０７／５４5,４２１、“パレットパススルーモード
の装置、システム及び方法”（DEVICES, SYSTEMS AND M
ETHODS FOR PALETTE PASS THROUGH MODE) ；米国特許出
願番号No. ０７／５４4,７７１、“集積回路の内部テス
ト回路及び方法”（INTEGRATED CIRCUIT INTERNAL TEST
CIRCUITS AND METHODS)；米国特許出願番号No. ０７／
５４5,４２４、“画像及びシフトクロックの統合制御と
グラフィックシステム、パレット及び方法”（GRAPHICS
SYSTEMS, PALETTES AND METHODS WITH COMBINED VIDEO
AND SHIFT CLOCK CONTROL) 。上記は、全て、本発明の
譲受人であるテキサスインスツルメント社（Texas Inst
ruments Incorporated) により、譲り受けられ、参考の
ために本出願に添付されている。

【００１０】

【本発明の概要】本発明によれば、大エンディアンフォ
ーマット及び小エンディアンフォーマットから選択され
た一つのフォーマットで受信されたデータを、大エンデ
ィアンフォーマット及び小エンディアンフォーマットの
異なる方のフォーマットに選択的に翻訳するための回路
が提供される。ｊの逐次順序付けされたデータ入力ター
ミナルのアレーが、大エンディアン又は小エンディアン
フォーマットの内の予め選択されたフォーマットのデー
タのｊビット語を受信するために設けられている。逐次
順序付けされたｊの第一ＡＮＤゲートがよりなるアレー
が設けられ、これら第一ＡＮＤゲートの各々は、第一及
び第二の入力ポートと、一つの出力ポートとを有し、第
一のＡＮＤゲートのｎ番の第一の入力ポートは、入力タ
ーミナルのｎ番と接続されている。第一ＡＮＤゲートの
第二入力ポートには、第一制御信号に接続されている。
逐次順序付けされたｊの第二ＡＮＤゲートよりなるアレ
ーが設けられ、これら第二ＡＮＤゲートの各々は、第一
及び第二の入力ポートと、一つの出力ポートとを有し、
第二のＡＮＤゲートのｎ番の第一入力ポートは、入力タ
ーミナルの（ｊ−ｎ＋１）番と接続されている。第二Ａ
ＮＤゲートの第二入力ポートには、第二制御信号が接続
されている。更に、逐次順序付けされたｊのＯＲゲート
よりなるアレーが設けられ、これらの各々は、第一及び
第二の入力ポートと、一つの出力ポートとを有し、ＯＲ
ゲートのｍ番の第一入力は、第一ＡＮＤゲートのｍ番の
出力ポートと接続され、ＯＲゲートのｎ番の第二入力ポ
ートは、第二ＡＮＤゲートのｎ番の出力ポートと接続さ
れている。

【００１１】本発明の特徴によれば、データが大エンデ
ィアンフォーマットか小エンディアンフォーマットで表
されているかに応じて、パレット装置が、受信されたピ
クセルデータを選択的に翻訳することが可能となるよう
な、回路が設けられている。本発明の以上説明した実施
例によれば、大エンディアンフォーマットで動作してい
るグラフィック処理回路と小エンディアンフォーマット
で動作しているグラフィック処理回路間での互換性に大
きい効果が得られる。特に、選択カラーパレット装置
が、小エンディアンフォーマットを利用しているシステ
ムと、大エンディアンフォーマットを利用しているシス
テムとの両方にて作動するように、カラーパレット装置
に単一の構造を提供することは、大きい効果がある。

【００１２】

【実施例】本発明の好適な実施例とその効果は、図１か
ら図１９の図面を参照し、参照番号で示される対応す
る、あるいは類似する部分を図面間で参照すればよく理
解できる。図１には、本発明の説明した実施例の原理に
沿って構成されたグラフィックコンピューターシステム
１０のブロック図が示されている。本発明の概念を明確
にし、その理解を容易にするために、グラフィック処理
システムの完全で詳細な記述は、避けた。より完全な説
明は、本出願の譲受人に譲渡されている、１９９０年６
月２４日付けの特許出願、出願番号No. ０７／５４4,７
７５にてなされ、これは参照のために、添付される。更
に、参照のためにここに添付されている資料は、次のも
のがある。テキサスインスツルメントＴＭＳ３４０１０
ユーザーガイド（１９８８年８月）；ＴＩＧＡ−３４０
（ＴＭ）インターフェース、テキサスインスツルメント
グラフィックアーキテクチャー、ユーザーガイド、１９
８９；ＴＭＳ３４０２０ユーザーガイド（１９９０年１
月）；ＴＭＳ４４Ｃ２５１仕様書；ＴＭＳ３４０１０グ
ラフィックシステムプロセッサープロダクトアプリケー
ションガイド、テキサスインスツルメント、１９８８；
テキサスインスツルメント３４０ファミリーサードパー
ティーガイド（１９９０年６月）；及びテキサスインス
ツルメントグラフィックシステムプライマー、１９８９
年。上記全ての資料は、テキサスインスツルメント社よ
り、誰でも入手可能である。上記資料では、グラフィッ
ク処理システムに付き十分な説明がなされている。

【００１３】グラフィックコンピューターシステム１０
は、双方向バス１６によってグラフィック基板１４に接
続されるホスト処理システム１２を含む。グラフィック
基板１４上には、グラフィックプロセッサー１８、記憶
部２０、ビデオパレット２２及びデジタル／ビデオ変換
器２４が、設けられている。ビデオ表示部２６は、グラ
フィック基板１４で駆動される。

【００１４】ホスト処理システム１２は、グラフィック
処理システム１０の大半の計算容量を担っていて、ビデ
オ表示部２６のユーザーに提示される視覚表示の内容を
決定している。ホスト処理システム１２の構成の詳細
は、従来技術で知られたものであり、従って、ここでは
説明しない。グラフィックプロセッサー１８は、ユーザ
ーに表示される特定のビデオ表示を発生するのに必要な
データ操作機能を有す。グラフィックプロセッサー１８
は、バス１６によって処理システム１２に双方向的に接
続されている。グラフィックプロセッサー１８は、ホス
ト処理システム１２とは独立したデータプロセッサーと
して動作する一方、グラフィックプロセッサー１８は、
ホスト処理システム１２が出力する要求に対しては、す
べて応答する。グラフィックプロセッサー１８は、更
に、ビデオメモリーバス２８により記憶部２０と通信す
る。グラフィックプロセッサー１８は、記憶部２０の一
部を構成するビデオＲＡＭ３０内に記憶されたデータを
制御する。更にグラフィックプロセッサー１８は、ビデ
オＲＡＭ３０及びリードオンリーメモリー３２のいずれ
かに記憶されたプログラムによって制御される。リード
オンリーメモリー３２は、一つ以上のフォントスタイル
の英数字及び頻繁に用いられるアイコンといったグラフ
ィック画像データの種々のタイプを含む。更に、グラフ
ィックプロセッサー１８は、双方向バス３４を経由し
て、ビデオパレット２２中に記憶されているデータを制
御する。グラフィックプロセッサー１８は、ビデオ制御
バス３６を通じて、デジタル／ビデオ変換器２４を制御
する。

【００１５】ビデオＲＡＭ３０は、グラフィックプロセ
ッサー１８により操作されることで、ユーザーに対して
提示されるビデオ画像を制御するビットマップグラフィ
ックデータを含む。更に、現在の表示スクリーンに対応
するビデオデータが、バス３８を経由して、ビデオＲＡ
Ｍ３０からビデオパレット２２へ出力される。ビデオＲ
ＡＭ３０は、幾つかの個別ランダムアクセスメモリー集
積回路からなるバンクを含み、各回路は、バス３８に接
続されるように、代表的には１ビットまたは４ビット長
に設定されている。

【００１６】ビデオパレット２２は、バス３８を通じ
て、ランダムアクセスメモリー３０より高速ビデオデー
タと、バス３４を通じて、グラフィックプロセッサー１
８よりデータを受信する。ビデオパレット２２は、バス
３８を通じて受信したデータを、デジタル／ビデオ変換
器２４に供給するビデオレベルに変換している。この変
換は、ビデオメモリーバス３４を通じグラフィックプロ
セッサー１８によって指定された参照用テーブルによっ
てなされる。ビデオパレット２２の出力は、各画素のカ
ラー、色相及び飽和信号を含むか、あるいは、各ピクセ
ルの赤、緑、青の原色のレベルを含む。デジタル／ビデ
オ変換器２４は、ビデオパレット２２のデジタル出力
を、バス４０を通じて、ビデオ表示部２６へ印加するの
に必要なアナログレベルに変換する。

【００１７】グラフィック基板１４は、パレット４２へ
接続されているＶＧＡパススルーポート４３を含む。Ｖ
ＧＡパススルーモードに於ては、一般的なＶＧＡ互換性
のあるパーソナルコンピューターのＶＧＡコネクターか
らのデータは、外部データマルチプレクサを用いること
なく、直接パレット４２に供給可能となる。このことに
より、接続されているホスト処理システム１２のマザー
ボードによく配置されている既存のグラフィック基板を
利用することで、交換用グラフィック基板は“下位互換
性”を有することが可能である。

【００１８】ビデオパレット２２及びデジタル／ビデオ
変換器２４は、統合して、“プログラマブルパレット”
４２、又は、単に、“パレット”４２を構成してもよ
い。以下に説明するパレットＲＡＭは、よく“参照用”
テーブルと呼称される。ビデオ表示部２６は、デジタル
／ビデオ変換器２４よりのビデオ出力を受信し、グラフ
ィックコンピューターシステム１０のユーザーに提示す
るために、指定のビデオ画像を発生する。ビデオパレッ
ト２２、デジタル／ビデオ変換器２４及びビデオ表示部
２６は、主なビデオ技術の二つの内のいずれかで動作す
ることは、注目すべきである。第一の技術では、ビデオ
データは、各ピクセルに関して、色相、飽和及び輝度で
指定される。第二のビデオ技術では、各ピクセルに関
し、個別の赤、青、緑の原色が指定される。この二つの
技術をのいずれの構成を選択するか決定すると、ビデオ
パレット２２、デジタル／ビデオ変換器２４及びビデオ
表示部２６が、この選択の技術を実現するようにカスタ
ム化される。しかし、グラフィックプロセッサー１８の
動作に関する本発明の原理は、どのビデオ技術が選択さ
れようと、変わらない。いかなる方法にてもカラー表示
に多少とも寄与すれば、全ての信号は、たとえ、赤、
青、緑に関するものでなくとも、カラー信号と見做され
る。

【００１９】図２は、グラフィックプロセッサー１８を
更に詳しく示している。グラフィックプロセッサー１８
は、中央処理ユニット４４、グラフィックハードウェア
ー４６、レジスターファイル４８、命令キャシュ５０、
ホストインターフェース５２、メモリーインターフェー
ス５４、入出力レジスター５６及びビデオ表示制御部５
８を含む。

【００２０】中央処理ユニット４４は、通常、汎用中央
処理ユニットでなされる論理演算操作を含む多数の汎用
データ処理機能を実行する。更に加えて、中央処理ユニ
ット４４は、単独またはグラフィックハードウェアー４
６と共同して、多数の特種グラフィック命令を実行す
る。グラフィックプロセッサー１８は、中央処理ユニッ
ト４４を含む、グラフィックプロセッサー１８のほとん
どの部分に接続されている主バス６０を含む。中央処理
ユニット４４は、双方向レジスターバス６２を通じて、
多数のデータレジスターを含むレジスターファイル４８
の一組へ、双方向的に接続されている。レジスターファ
イル４８は、中央処理ユニット４４により使用される即
時アクセス可能なデータの保管場所として動作する。

【００２１】中央処理ユニット４４は、命令キャシュバ
ス６４によって、命令キャシュ５０にまた接続されてい
る。命令キャシュ５０は、更にバス６０に接続され、ビ
デオメモリーバス２８及びメモリーインターフェース５
４を経由して、ビデオ記憶部２０（図１）から命令語が
ロードされる。命令キャシュ５０の目的は、中央処理ユ
ニット４４の機能のあるものを実行を高速化することに
ある。例えば、中央処理ユニット４４により実行される
プログラムの特定の部分で、頻繁に実行される反復機能
は、命令キャシュ５０内に記憶される。命令キャシュバ
ス６４を通じ命令キャシュ５０へのアクセスは、ビデオ
記憶部２０へのアクセスより高速であり、従って、中央
処理ユニット４４により実行されるプログラム全体は、
命令キャシュ５０内に反復されるかまたは頻繁に使用さ
れるシーケンスを予備ロードすることで、高速される。

【００２２】ホストインターフェース５２は、ホストイ
ンターフェースバス６６を通じ、中央処理ユニット４４
へ接続されている。ホストインターフェース５２は、更
に、ホストシステムバス１６をホスト処理システム１２
へ接続されている。ホストインターフェース５２は、ホ
スト処理システム１２とグラフィックプロセッサー１８
との間の通信を制御している。通常、ホストインターフ
ェース５２は、ホスト処理システム１２からのグラフィ
ック要求をグラフィックプロセッサー１８に伝え、従っ
て、ホスト処理システム１２は、ビデオ表示部２６によ
り形成される表示のタイプを指定でき、グラフィックプ
ロセッサー１８は、求めるグラフィック機能を実行でき
る。

【００２３】中央処理ユニット４４は、更に、グラフィ
ックハードウェアーバス６８により、グラフィックハー
ドウェアー４６へ接続されている。グラフィックハード
ウェアー４６は、主バス６０に接続されている。グラフ
ィックハードウェアー４６は、グラフィック処理動作を
実行するために、中央処理ユニット４４と共同して動作
する。特に、中処理ユニット４４の制御下にあるグラフ
ィックハードウェアー４６は、ビデオＲＡＭ３０のビッ
トマップ部内にあるデータを操作するように動作する。

【００２４】メモリーインターフェース５４は、バス６
０に接続され、また、ビデオメモリーバス２８に接続さ
れている。メモリーインターフェース５４は、グラフィ
ックプロセッサー１８と、記憶部２０との間のデータ及
び命令の通信を制御している。記憶部２０は、ビデオ表
示部２６に表示されるビットマップデータと、グラフィ
ックプロセッサー１８の制御及び動作に必要である命令
及びデータとを含む。これらの機能は、メモリーアクセ
スのタイミングの制御と、データ及びメモリー多重化と
制御とを含む。

【００２５】グラフィックプロセッサー１８は、また、
入力／出力レジスター５６及びビデオ表示制御部５８を
含む。入力／出力レジスター５６は、双方向的にバス６
０に接続され、これらレジスター内での読み込み及び書
き込みを可能とする。入力／出力レジスター５６は、中
央処理ユニット４４の通常のメモリースペース内にある
ことが好ましい。入力／出力レジスターは、ビデオ表示
制御部５８の制御パラメーターを指定するデータを含
む。入力／出力レジスター５６内に記憶されたデータに
対応して、ビデオ表示制御部５８は、パレット４２を希
望するように制御するため、ビデオ制御バス３６上の信
号を制御する。例えば、入力／出力レジスター５６内の
データは、水平ライン当たりのピクセル数、水平同期イ
ンターバル及び水平プランキングインターバル、フレー
ム当たりの水平ラインの数、垂直同期インターバル、及
び垂直ブランキングインターバルを指定するためのデー
タを含む。

【００２６】図３では、ビデオＲＡＭ２０の代表的なグ
ラフィックメモリーシステム構成が示され、八つのＶＲ
ＡＭメモリー６８が一つのアレーとして使用され、これ
らメモリーの二つは６８ａ及び６８ｂとして示される。
各ＶＲＡＭメモリー６８、即ちユニットは、四つのセク
ション、即ち、プレーン０、１、２及び３を含む。各プ
レーンの構成は、単一のデータリード７０が情報をその
プレーンに書き込むために使用されるようになってい
る。データバス２８のような３２ビットデータバスを使
用しているシステムでは、八つのＶＲＡＭメモリーがあ
り、各ＶＲＡＭメモリーは、入力データバスに接続され
る四つのデータリードを有す。例えば、３２ビットデー
タバス２８では、ＶＲＡＭメモリー６８ａは、データバ
ス２８のリード０、１、２及び３にそれぞれ接続されて
いる四つのデータリード７０を有す。同様に、次にＶＲ
ＡＭメモリー６８ｂは、データバス２８のリード４、
５、６及び７にそれぞれ接続されている４つのリード
０、１、２及び３を有す。このパターンは、残りの六つ
のＶＲＡＭに繰り返され、最後のＶＲＡＭは、バス２８
のリード２８、２９、３０及び３１（図不指示）にそれ
ぞれ接続されるリードを有す。

【００２７】ＶＲＡＭメモリー６８は、グラフィック表
示のピクセル情報がプレーンを横断して、同じ行でシリ
アルに記憶されるように、構成されている。４ビットピ
クセルのシステムを例にとれば、各ピクセルのビット
は、異なったＶＲＡＭメモリーに記憶される。この場
合、ピクセル０は、第一ＶＲＡＭ６８ａとなり、ピクセ
ル１は、ＶＲＡＭ６８ｂとなる。ピクセル２−７のため
のピクセル記憶は、示されていないが、これらは、ＶＲ
ＡＭ６８ｃ、６８ｄ、６８ｅ、６８ｆ、６８ｇ及び６８
ｈの列１に記憶される。ピクセル８のピクセル情報は、
第一ＶＲＡＭ６８ａの行Ａ、列２に記憶される。

【００２８】各ＶＲＡＭプレーンは、メモリーの行から
情報をシフトして取り出すために、シリアルレジスタ−
７２を有す。好適な実施例に於ては、シフト出力は、パ
レット４２（図１）上で発生したシフトクロック信号Ｓ
ＣＬＫ（図示せず）に応答してなされる。これらレジス
ターの出力はデータ入力リードが入力バス２８へ接続さ
れているのと同様に、バス３８へ接続される。従って、
行Ａといった行メモリーからのデータは、レジスター７
２へ移動し、各レジスター７２からシリアルに出力さ
れ、バス３８へはパラレルとなる。これは、八つのメモ
リーアレーの各プレーンにて実行される。

【００２９】図３に示されるメモリー構成は、４ビット
ピクセル記述のデータの処理にのみ限定されない。例え
ば、各ピクセルの情報が、８ビットで記述される場合
は、二つのＶＲＡＭ６８がピクセル当たりの情報を記憶
するために必要となる。更に、データ処理能力を増加す
るために、シフトレジスター７２は、半分に分割され、
その各半分は、データをバス３８へ出力するのに使用さ
れる。シフトレジスターを分割すれば、表示に要するピ
クセルの数とピクセル当たりの希望ビット数とに於ける
差異を許容できる。この性質のより完全な説明は、共同
譲渡されている出願番号No. ５４4,７７５にてなされて
いるのでここではくりかえさない。

【００３０】図１及び図２に再び戻って、グラフィック
プロセッサー１８は、記憶部２０のアドレス指定のため
に、二つの異なったアドレスモード動作する。これら二
つのアドレスモードは、Ｘ−Ｙアドレス指定と線形アド
レス指定とである。線形アドレス指定では、ピクセル
は、メモリー内の開始アドレスによって指定される。ピ
クセルサイズは、中央処理ユニット４４のレジスター内
のデータによって決定される。Ｘ−Ｙアドレス指定で
は、ピクセルは、表示部のＸ及びＹ座標によって指定さ
れる。

【００３１】いかなる場合でも、グラフィックプロセッ
サー１８は、接続されている表示部２６が必要とする可
変ピクセル数を提供し、かつ、各カラーコードでのピク
セル当たりの可変データビット数を提供するために、デ
ータを操作することが重要である。このことにより、表
示部のサイズ及び解像度並びにピクセル当たり利用可能
なカラー数に於て柔軟性を増す。カラーパレット４２の
動作説明に関し更に詳細に説明されるが、グラフィック
プロセッサー１８は、この実施例では、３２ビットカラ
ーコード語を出力し、この各々が、三十二の１ビットピ
クセル、十六の２ビットピクセル、八の４ビットピクセ
ル、または、四の８ビットピクセルとしてのパレットに
より翻訳される。各ｎビットピクセルは、参照用テーブ
ルにて２のｎ乗のエントリーの一つを選択する。ｎが８
より小さい場合は、パレット装置のページレジスター
は、参照用テーブルでの２５６エントリーの特定の一つ
を固有に指定するのに必要な８ビットアドレスの残りの
８−ｎビットを提供する。

【００３２】図４は、カラーパレットＲＡＭとその制御
回路を強調した、パレット４２の詳細説明図である。パ
レット４２は、バス３８を通じてビデオ記憶部２０（図
１）に接続されている入力ラッチ７４を含む。この実施
例では、入力ラッチ７４は、ビデオＲＡＭメモリー３０
を含む八つのＶＲＡＭメモリー６８からのカラーコード
出力を受信する。カラーパレットＲＡＭ７６は、入力ラ
ッチ７４で受信されたカラーコードに応答してカラーデ
ータ語を提供する。セレクター７８は、カラーパレット
ＲＡＭ７６と入力ラッチ７４とを接続し、本実施例で
は、ラッチ７４から３２ビットのカラーコードデータを
受信し、カラーパレットＲＡＭ７６へ８ビット語のアド
レスデータを出力する。

【００３３】説明の例では、ＲＡＭ７６は、各８ビット
アドレスを有する２５６Ｋｘ２４ビットのアーキテクチ
ャーを含み、２４ビット語を出力する。２４ビット出力
は、変換のために、赤、青または緑のデータの三つの８
ビット語となり、Ｄ／Ａ変換器８８によって出力され
る。本実施例では、カラーパレットＲＡＭ７６は、高速
デュアルポートスタティックＲＡＭ（ＳＲＡＭ）である
が、ダイナミックランダムアクセルメモリー（ＤＲＡ
Ｍ）を使用してもカラーパレットＲＡＭ７６は、構成で
きる。

【００３４】グラフィックプロセッサー１８（図２）
は、レジスター及び制御回路８０並びにバス３４を用い
て、カラーパレットＲＡＭ７６へのカラーデータ語の読
み込み及び書き込みを実行することで、ラッチ７４で受
信されたカラーコードに応答して、ビデオ表示部２６へ
のカラーデータ語の出力の内容を制御する。デュアルポ
ートＲＡＭのポート７９及びポート８１はこのデータ修
正及び更新機能に利用されることが好ましい。２５６ｘ
２４ビットメモリーが使用される場合、８ビットアドレ
スがポート８１へメモリー位置を決めるために送られる
一方、赤、緑及び青のデータが連結した２４ビット語と
してポート７９に書き込まれる。パレット４２は、クロ
ック制御回路８４、出力マルチプレクサ８６及びＤ／Ａ
変換器８８を含む。図４に更に表示されているのは、パ
レットテスト及びアキュムレータレジスター９０、アナ
ログテストレジスター９２、ビデオマルチプレクサ及び
制御回路９４である。これらの部分に関する更に詳しい
説明は、参照用に添付の米国特許出願No. ０７／５４
４，７７５、No. ０７／７２０，１００、No. ０７／７
２３，３４２及び０７／７３４，３４４でなされてい
る。真カラーパイプライン遅延８２及び大／小エンディ
アンモードビットセレクター回路８３は、もっと具体的
に以下に説明する。

【００３５】カラーパレット４２は、真カラーモードで
動作可能である。ビデオＲＡＭ３０からのバス３８上で
３２ビットカラーコードが受信される本実施例では、２
４ビットが出力マルチプレクサ８６を経由し入力ラッチ
７４からＤ／Ａ変換器８８へ直接転送される。３２ビッ
トのカラーコードの残り８ビットは、セレクター７８へ
転送され、ビデオ表示部２６の重ね書き用のピクセル出
力のために、カラーパレット７６へアドレスを与える。
あるピクセルに関し、グラフィックプロセッサー１８
は、出力マルチプレクサ８６を利用して真カラーデータ
か、重ね書きデータかを選択する。真カラーパイプライ
ン遅延部８２は、出力マルチプレクサ８６へ直接供給さ
れるデータと、カラーＲＡＭ７６から出力される重ね書
きデータとの同期を、カラーコード語の残りのビットに
よってアドレス指定されるようにとる。真カラーパイプ
ライン遅延部８２は、クロック駆動のフリップフロップ
によって、一つのラッチ遅延を、ＲＡＭ７６への重ね書
きアドレスのための各パイプライン遅延に付き、真カラ
ーデータに加える。本実施例では、重ね書きの８ビット
のアドレス指定が、非ゼロ値の場合、８ビットでアドレ
ス指定されるカラーパレットＲＡＭ７６の位置からの２
４ビットの赤、青及び緑のデータ出力は、Ｄ／Ａ変換器
８８へパスされる。８ビット重ね書きアドレスが０に等
しい場合は、カラーパレットＲＡＭ７６をバイパスする
２４ビットの赤、青及び緑の真カラーデータはＤ／Ａ変
換器８８へ供給され、表示部２６へ出力される。図５
は、カラーパレットＲＡＭ７６の希望位置へカラーデー
タ語の読み込み及び書き込みを制御するレジスター及び
制御回路８０（図５にて点線で囲まれている）部分の詳
細なブロック図である。レジスター選択データは、入力
端子ＲＳ０−ＲＳ３で受信され、レジスターマップ内の
特定のレジスターの、この場合、アドレスレジスター９
６の選択を制御する。アドレスデータ並びに赤、緑及び
青のカラーデータは、入力端子Ｄ０−Ｄ７を通じて、ア
ドレスレジスター９６及びＲＡＭ７６に転送される。カ
ラーパレットＲＡＭ７６にロードするために、グラフィ
ックプロセッサー１８は、まず、大／小エンディアンモ
ードセレクター／インタプリタ回路９７を通じて、アド
レスレジスター９６（書き込みモード）に、変更が開始
するアドレスにて、書き込む。大／小エンディアンモー
ドセレクター／インタプリタ９７は更に以下に詳細に説
明される。この後、赤、緑及び青データの各々に８ビッ
トで、パレット保持レジスター／センス増幅回路９８に
対する三つの連続した書き込み動作が継続する。青書き
込み（最終）サイクルの後、カラーの３バイトが、一つ
の２４ビット語として連結され、アドレスレジスター９
６に記憶されている８ビットアドレスによって指定され
るＲＡＭ位置に書き込まれる。アドレスレジスター９６
は、自動的にアドレスを次の位置に増分し、その位置
は、グラフィックプロセッサー１８によって、赤、緑及
び青データの後続のシーケンスを書き込みすることでま
た変更される。連なった位置に於けるカラー値のブロッ
クの書き込み動作は、開始アドレスをアドレスレジスタ
ー９６に書き込み、継続して赤、緑及び青の書き込みサ
イクルと、アドレス増分を実行し、ブロック全体が書き
込まれて終了する。

【００３６】カラーパレットＲＡＭ７６からの読み取り
は、パレットＲＡＭ７６から保持レジスター／センス増
幅回路９８への２４ビットの転送を起動する。読み取り
位置のアドレスを、大／小エンディアンモードセレクタ
ー／インタプリタ回路９７（後述）を通じて、アドレス
レジスター９６（読み込みモード）へ書き込む動作によ
って、実行される。これに続いて、アドレスレジスター
８６の自動増分がなされる。保持レジスター９８からの
三つの継続した読み取り動作は、赤、緑及び青のカラー
データ（希望動作モードによっては各々６ビットかまた
は８ビット）を特定の位置に形成する。青の読み取りサ
イクル（データの最終出力）に続いて、アドレスレジス
ター９６によって指定される新アドレスに於けるカラー
パレットＲＡＭ７６の内容は、保持レジスター／センス
増幅回路９８へ書き込まれ、アドレスレジスター９６
は、再び増分される。パレットへの書き込み動作のよう
に、連なった位置の一ブロックのカラー値は、開始アド
レスを書き込み、連続した赤、緑及び青読み込みサイク
ルをアドレス増分と共に実行し、ブロック全体の読み込
みが終了する。

【００３７】レジスター制御回路８０とカラーパレット
ＲＡＭ７６へのカラーデータ語の読み込み及び書き込み
の好適な方法とに関するより詳細な説明は、共同譲渡さ
れている出願番号No. ０７／７２0,１００が参照でき
る。図７から図１１は、セレクター７８の完全な回路図
である。好適な実施例では、セレクター７８は、ラッチ
７４を通じ、ビデオＲＡＭ３０から３２ビットの赤、緑
及び青のカラーコードを受信し、ＲＡＭ７６のポート７
７への８ビットアドレスに対応する四つを出力する。好
適な実施例では、真カラーモードで動作する場合は、セ
レクター７８は、ＲＡＭ７６に対する重ね書きアドレス
のための８ビットを受信する。扱うことができる入力ビ
ット数及び出力ビットの数を変えるといった、多数の構
成が可能であるということを認識することは重要であ
る。好適な実施例では、セレクター７８は、１、２、
４、８、１６または３２ビットのカラーコードを受信
し、対応する１、２、４または８ビットのアドレスを出
力し、各アドレスは、ＲＡＭ７６の位置を指定するよう
に構成可能である。

【００３８】セレクター７８は、２：１のマルチプレク
サ１０６のバンクを有し、各マルチプレクサは、対応す
る入力Ｐへ連結されるＡデータ入力端子を有す。好適な
実施例にては、３２のマルチプレクサ１０４が備えら
れ、これらは、入力Ｐ０−Ｐ３１に印加される３２ビッ
トのアドレスデータ（カラーコード）を対応する３２の
ラッチ１０８のバンクへ転送する。マルチプレクサは、
Ａ入力端子のデータをＬＤ信号の立ち上がりエッジに
て、マルチプレクサの出力にパスし、次のＤＯＴクロッ
クが到着するまでデータを保持する。ドットクロック信
号ＤＯＴは、マルチプレクサ１０からの３２ビット語を
３２のラッチ１０８よりなるバンクへラッチし、同時
に、制御信号ＬＤを反転させ、従って、２：１マルチプ
レクサがＢデータ入力を選択する。

【００３９】２：１マルチプレクサ１０６のＢ入力は、
８、４、２及び１ビットセクションを含む四つのグルー
プに構成されている転送ゲートのアレーから供給され
る。本実施例に於ては、ビデオＲＡＭ３０からのカラー
コードの各語は、３２ビット語を含み、この３２ビット
語は、三十二の１ビット、十六の２ビット、八の４ビッ
ト、又は四の８ビットアドレスをＲＡＭ７６に与え、各
アドレスは、あるピクセルの参照用テーブルの位置にア
クセスする。転送ゲートのアレーは、ＲＡＭ３０からの
ある語のカラーコードのピクセルのアドレスビット数が
可変数をとることを可能とする。転送ゲート１１０は、
１ビットセクションを、転送ゲート１１２は、２ビット
セクションを、転送ゲート１１４は、４ビットセクショ
ンを、転送ゲート１１６は、８ビットセクションを含
む。１ビットセクションは、ピクセル当たりの１ビット
のアドレスのシフト及び出力を実行し、２ビットセクシ
ョンは、ピクセル当たり２ビットのアドレスのシフト及
び出力を実行するというふうになっている。転送ゲート
の一組１１０〜１１６は、同時に起動される。

【００４０】転送ゲート１１０〜１１６の入力は、ラッ
チ１０８の３２個よりなるバンクの出力Ｑへ連結されて
いる。転送ゲートの連なっている行の各々は、その下の
行のラッチ１０８による入力を得て、データは、最下位
ビットＭＤ０（“ＬＳＢ”）に向けてシフトされる。新
規の３２ビット語が入力されると、各ＬＤによりセレク
ター７８によりスイッチされ、各ＤＯＴクロックは、各
ＬＤの立ち上がりエッジの間隔で（“ＬＤクロック間
隔”）作動している転送ゲードグループを通じてデータ
を上側にシフトするのに使用される。このようにして、
転送ゲート１１０（１ビットグループ）は作動すると、
データは１ビットだけ上側シストされ、転送ゲート１１
２（２ビットグループ）が作動すると、データは、２ビ
ットだけ上側シフトされ、転送ゲート１１４（４ビット
グループ）が作動すると、データは４ビットだけ上側シ
フトされ、転送ゲート１１６（８ビットグループ）が作
動すると、データは８ビットだけ上側シフトされる。

【００４１】好適な実施例では、カラーパレットＲＡＭ
７６へのセレクター７８の８ビットアドレスは、クロッ
ク信号ＤＯＴによってクロックがかけられる八つのラッ
チ１１８を経由する。上側データシストを起動する各Ｄ
ＯＴクロックは、ラッチ１１８を通じて前シフトの８ビ
ットの結果をラッチし、出力する。好適な動作モードで
は、カラーコードの３２ビット語の継続的な流れが、セ
レクター７８により受信される。高速動作では従って、
ＬＤ信号の後の第一ＤＯＴは、新規３２ビット語をラッ
チ１０８にラッチするだけでなく、それはまた、受信さ
れた最後の３２ビット語の最後の８ビット語アドレスを
ラッチし、出力する。

【００４２】セレクター７８は、ピクセル当たりカラー
データ出力のビット数に関係なく、常時８ビットアドレ
スを出力する。ページレジスター（図示せず）は、従っ
て、アドレス語出力当たりのビット数が８に満たない場
合は、どのアドレスの上位ビットが失われたとしても、
その源として利用できる。図６から図１１は、３：１マ
ルチプレクサ１２０（例えば、図７参照）と、２：１マ
ルチプレクサ１２２（図７）とを含む第二のマルチプレ
クサの組、マルチプレクサ制御回路１２４（図１１）及
び転送ゲート制御回路１２６（図１１）を示す。マルチ
プレクサ１１８及び１２０は、ＶＧＡパススルー信号を
直接、出力ＭＤ０〜ＭＤ９へ通過させ、“特殊ニブルモ
ード”を提供する。これらの回路動作の完全な説明と、
セレクター７８の動作タイミングのより完全な説明は、
共同譲渡されている出願番号No. ０７／７２3,３４２に
あり、参照のためにここに添付する。

【００４３】図１２では、ビデオＲＡＭ３０からビデオ
表示部２６へのカラーコードのマッピングが、大エンデ
ィアン及び小エンディアンモードに関し示される。本実
施例では、各ピクセルが８ビットを含み、ビデオＲＡＭ
３０からの各３２ビットカラーコード出力は、四つの８
ビットピクセルを含み、本実施例では、ビデオ表示部２
６で同じスキャンライン上で隣り合って現われる。Ｂ０
〜Ｂ３で示される、四つのピクセルは、常時、左から右
に向かってＢ０、Ｂ１、Ｂ２、Ｂ３の順番に現われる。
小エンディアンの装置では、ピクセルＢ０は、語の最下
位端に記憶されるが、大エンディアンの装置では、ピク
セルＢ０は、最上位端に記憶される。

【００４４】図１３は、ビデオＲＡＭ３０（図１）から
受信された各３２ビット語よりの１、２、４、８及び３
２ビットピクセルの入力（ピン）Ｐ０〜Ｐ３１への、小
エンディアンフォーマットに従うマッピングを示す。図
１３では、３２個の１ビットピクセルが、ｂ０〜ｂ３１
として示され、１６個の２ビットピクセルがＴ０〜Ｔ１
５として示され、８個の４ビットピクセルがＮ０〜Ｎ７
として示され、４個の８ビットピクセルがＢ０〜Ｂ３と
して示される。図に示される一つの３２ビットピクセル
は、重ね書きアドレスデータの８ビットと共に、赤、緑
及び青の真カラーデータの各々の８ビットを、ＲＡＭ７
６中に含む。ビデオ表示部２６に表示される場合、１ビ
ットピクセルｂ０〜ｂ３１は、左から右にｂ０、ｂ１、
・・・、ｂ３１に順で同一スキャンライン上に互いに隣
り合って配列される。同様に、２ビットピクセルＴ０〜
Ｔ１５は、左から右へ、Ｔ０、Ｔ１、・・・、Ｔ１５の
順で現われ、４ビットピクセルＮ０〜Ｎ７は、左から右
へ、Ｎ０、Ｎ１、・・・、Ｎ７の順で現われ、以下同様
となる。

【００４５】１、２、４及び８ビットピクセルに付き、
色ピクセル値は、上述のように、ＲＡＭ７６内の内部参
照用テーブルへの指標として、セレクター７８により翻
訳される。例えば、８ビットピクセルでは、ピクセルＢ
０は、本実施例では、カラーパレットＲＡＭ７６中の２
５６個のパレット位置の一つを選択する指標である。ピ
クセルＢ０の最上位ビットは、入力（ピン）Ｐ７で受信
され、最下位ビット（ＬＳＢ）は、入力Ｐ０で受信され
る。

【００４６】図１４は、ビデオＲＡＭ３０（図１）から
の１、２、４、８及び３２ビットピクセルの、大エンデ
ィアンフォーマットで構成されたカラーパレット４２の
入力（ピン）Ｐ０〜Ｐ３１への、マッピングを示す。例
としてピクセルＢ０（８ビットが１ピクセル当たりに備
わっている）をとると、ピクセルの最上位ビット（ＭＳ
Ｂ）は入力（ピン）Ｐ０で受信され、最下位ビット（Ｌ
ＳＢ）は入力Ｐ７に接続されている。

【００４７】カラーパレット４２が、大エンディアンモ
ードか、小エンディアンモードで動作するグラフィック
プロセッサー１８へ接続されていて、ピンＰ０〜Ｐ３１
で受信されるビットの順序の差を補償するために、真カ
ラーバイパス路及びレジスター／制御回路８０に、大／
小エンディアンモードセレクター／インタプリタ回路８
３が設けられている。大／小モードセレクター／インタ
プリタ回路８３（図４）は、出力マルチプレクサ８６へ
直接パスされる赤、緑及び青の真カラーデータの２４ビ
ットを選択的に鏡映させるのに利用される。本実施例で
は、ディフォールトフォーマットの通常動作モードは、
小エンディアンモードであり、鏡映が作動すると、大エ
ンディアンモードとなる。これに替わる実施例として
は、同じビット鏡映回路が大エンディアンフォーマット
で通常受信されるデータを鏡映し、小エンディアンフォ
ーマット用の変換は、小エンディアンフォーマットで動
作する他の部分との互換性のために必要とされる。大／
小エンディアンモードセレクター／インタプリタ回路９
７（図５参照）は、セレクター７８からのアドレスによ
って後に呼び出される選択カラーパレット位置へのカラ
ーデータ語の読み取り及び書き込みを実行するために使
用されるカラーパレットＲＡＭ７６に対するアドレスに
対して、同様に利用可能である。大／小エンディアンモ
ードセレクター／インタプリタ回路９７は、２５６のパ
レット位置を本質的には“再命名”し、システム動作モ
ードが、本実施例のように小エンディアンでなく、大エ
ンディアンであるとき、入力Ｐ０〜Ｐ３１に自然に発生
するアドレスビットの反転を補償するために、カラーパ
レットＲＡＭ７６の参照用テーブルを形成する。例え
ば、カラーパレットＲＡＭ７６内の特定のパレット位置
が小エンディアンモードで８ビットアドレスＨＧＦＥＤ
ＣＢＡにより確定する場合、大エンディアンモードで
は、アドレスＡＢＣＤＥＦＧＨによって確定する。この
ようにして、カラーパレット４２が、大／小エンディア
ンモード処理システムに接続されている場合、大／小エ
ンディアンモードセレクター／インタプリタ回路９７
は、カラーパレットＲＡＭ７６中のパレット位置に対す
るアドレスを単に反転させる。カラーデータ語は、プロ
セッサー１８が動作している大／小エンディアンモード
に従って、グラフィックプロセッサー１８から“再命
名”されたパレット位置に入力される。好適な実施例で
は、大／小エンディアンモードセレクター／インタプリ
タ回路９７に類似した回路は、同じ結果を得るのに、Ｒ
ＡＭ７６へセレクター７８を通じて提供される対応する
呼び出しアドレスを反転するのには、使用されない。入
力ラッチ７４、セレクター７８及びＲＡＭ７６により形
成される経路は、“高速”経路、即ち、“重要な”経路
であり、従って、大／小エンディアンモードセレクター
／インタプリタ回路９７をその経路に付加することで、
引き起こされるいかなる遅延もシステムの性能を低下さ
せる。

【００４８】図１５では、大／小エンディアンモードセ
レクター／インタプリタ回路８３及び９７の両方で使用
されているビット鏡映マルチプレクサ回路が示される。
図１５の回路は、柔軟性を有し、残りの回路の要求によ
って、いかなるビット数も鏡映できる。ここでは説明の
ため、図１５の回路は、小エンディアンモードに構成さ
れたカラーパレットと共に使用されるとするが、同じ回
路は、大エンディアン入力を小エンディアンフォーマッ
トへ鏡映するために容易に利用できる。データが、小エ
ンディアンフォーマットで受信されると、制御信号ＢＩ
Ｇ／反転ＬＩＴＴＬＥは、ロウに設定され、従って、デ
ータは、鏡映なしにＡＮＤゲート１２６を通過し、ＯＲ
ゲート１３０を通じ出力される。データが大エンディア
ンフォーマットで受信されると、制御信号大／小エンデ
ィアンはハイに設定され、データは、ＯＲゲート１３０
により出力される前にＡＮＤゲート１２８によって、鏡
映される。

【００４９】図４で示される実施例では、大／小エンデ
ィアンモードセレクター／インタプリタ回路８３は、２
４個の第一ＡＮＤゲート１２６と、２４個の第二ＡＮＤ
ゲート１２０と、２４個のＯＲゲート１３０とを含み、
真カラーバイパス経路を通過する赤、緑及び青の真カラ
ーデータの２４ビットの全てを鏡映していて、従って、
バイパス経路は、大エンディアンモードで動作する全体
のシステムとの互換性を有する。同様に、本実施例で
は、大／小エンディアンモードセレクター／インタプリ
タ回路９７（図５）は、８個の第一ＡＮＤゲート１２６
と、８個の第二ＡＮＤゲート１２８と、８個のＯＲゲー
ト３０を有し、ＲＡＭ７６の参照用テーブルを制御する
アドレスレジスター９６へ送られる読み取り／書き込み
アドレス８ビット全てを鏡映している。

【００５０】図１６は、カラーパレット４２の第二の実
施例を示し、この実施例では、必要な時には、大／小エ
ンディアン翻訳は、セレクター７８の入力部で実行され
る。この実施例では、図１５の構成に従って形成され
た、３２ビット大／小エンディアンモードセレクター／
インタプリタ１３４は、入力ラッチ７４とセレクター７
８との間に配置される。大／小エンディアンモードセレ
クター／インタプリタ８３及び９７（図４及び図５）は
もはや不要となる。この実施例では、ビデオＲＡＭ３０
から受信される３２ビットカラーコード語よりの呼び出
しアドレス語は、再順序付けされるが、各個別の語を構
成するビットは、そうされない。このように、大／小エ
ンディアンモードセレクター／インタプリタ１３４は、
ＲＡＭ３０から受信される３２ビットカラーコードを含
むビットを鏡映するとき、ピクセル当たりの二つ以上の
ビットの呼び出しアドレスがカラーパレットＲＡＭ７６
へ送られる場合、各個別の呼び出しアドレス語内のビッ
トを再順序付けする必要がある。この再順序付けは、必
要な場合は、以下に説明する変形セレクター７８により
なされる。

【００５１】再度、この実施例の説明目的で、データが
ビデオメモリー３０から大エンディアンフォーマットで
転送される場合、カラーパレット４２は、語の再順序付
けが必要とされる小エンディアンで動作するとする。図
１７は、カラーパレット４２のピンの順序付けが小エン
ディアンフォーマットであり、データの語がフレームバ
ッファーから大エンディアンフォーマットで送られる状
況でのデータの語のマッピングを示す。図１８は、大／
小エンディアンモードセレクター／インタプリタ１３４
による鏡映に続いて、各個別の呼び出しアドレス語に於
けるビットの再順序付けに使用されるセレクターの変形
部分を示す。図１８の回路は、図７の先の実施例のそれ
に置き替わるものである。図６及び図８から図１１に示
されるセレクター７８の残りの部分は、本質的に変化し
ていない。簡単にするために、ＶＧＡ選択及びニブルモ
ード制御ライン（図７）は、この例からは、省略する。

【００５２】ＢＩＧ／反転ＬＩＴＴＬＥ制御信号は、カ
ラーパレット４２が大エンディアンモードで動作してい
る場合、論理１に設定され、カラーパレット４２が小エ
ンディアンモードで動作している場合、論理０に設定さ
れる。小エンディアンモードでは、ラッチ１０８（図
７）からの８ビット出力は、８個のマルチプレクサ１３
６のＡ入力を通過し、８個の出力ラッチ１１８のＤ入力
に供給される。大エンディアンモードでは、マルチプレ
クサ１３６のＢ入力と、ラッチ１０８（図７）からの８
ビット出力が与えられる経路とが、転送ゲート１３８を
用いて、ピクセルサイズ（１、２、４または８ビット）
の関数として選択される。制御信号ＰＳＩＺＥ１、ＰＳ
ＩＺＥ２、ＰＳＩＺＥ４及びＰＳＩＺＥ８は、表１に従
ってどのピクセルサイズが選択されるかを制御する。

【００５３】

【表１】 ─────────────────────────────────── PSIZE1 PSIZE2 PSIZE4 PSIZE8 ─────────────────────────────────── １ビット／ピクセル １ ０ ０ ０ ２ビット／ピクセル ０ １ ０ ０ ４ビット／ピクセル ０ ０ １ ０ ８ビット／ピクセル ０ ０ ０ １ ─────────────────────────────────── （小エンディアンモードでは、ＰＳＩＺＥ制御信号は、
全て“DON'T CARE."である。）セレクター７８からの出
力信号ＭＤ０〜ＭＤ７は、８ビットページレジスター
（図示せず）の内容と併合される。ｎ＝１、２、４また
は８ビットピクセルにては、カラーパレットＲＡＭ８６
に対する８ビット参照用テーブルは、８ビット値ＭＤ０
〜ＭＤ７のｎ個のＬＳＢを連結することで形成される。
ここで、ＭＤ０は、ＬＳＢであり、ページレジスターは
８−ｎのＭＳＢである。このようにして、ターミナルＭ
Ｄ０〜ＭＤ７での８ビット値の８−ｎのＭＳＢは廃棄さ
れる。

【００５４】大エンディアンモードでは、ラッチ１０８
（図６）から受信された１、２、４または８ビットピク
セルのビットは、反転した順序である。これは、セレク
ター７８に入力される前に、これらのビットを含む３２
ビットカラーコード語が大／小エンディアンモードセレ
クター／インタプリタ１３４（図１６）を通過した結果
である。図１８の転送ゲート１３８の四つのグループ
は、各ピクセルの１、２、４又は８ビットを、正しい元
の順序に回復する。８ビットピクセル（制御信号ＰＳＩ
ＺＥ８＝１）の場合、ラッチ１０８（図６）からの８ビ
ットの順序は、８個のマルチプレクサ１３６のＢ入力に
入力される前に鏡映される。４ビットピクセル（ＰＳＩ
ＺＥ４＝１）の場合、ラッチ１０８（図６）からの８ビ
ットの最上位の四つの順序が、マルチプレクサ１３６の
Ｂ入力に入力される前に鏡映される。２ビットピクセル
では、最上位２ビットのみが、マルチプレクサ１３６の
Ｂ入力に入力される前にスワップされ、１ビットピクセ
ルでは、８個のラッチ１０８（図６）からの最上位ビッ
トのみが、最上位マルチプレクサ１３６のＢ入力に入力
される。

【００５５】図１６に示される実施例にて、大／小エン
ディアンモードセレクター／インタプリタ１３４は、
“重要な”即ち“高速”データ経路に配置され、それに
よる転送遅延は、システムの性能に影響を与える。この
ようにして、図１６の回路は、システム内で有効に利用
され、大／小エンディアンモードセレクター／インタプ
リタ１３４による付加パイプライン遅延は許容できる。

【００５６】図１９は本発明による第三の実施例を示
す。この実施例では、“真カラー”の赤、緑及び青成分
は、カラー参照用テーブル（即ち、“パレットＲＡＭ”
７６）内へのアドレスとして使用される。真カラー動作
モードのこの可変部は、時に“直接カラー”モードと呼
称されるが、パレットＲＡＭ７６の参照用テーブルを三
つの個別にアドレス指定可能な２５６ｘ８ビットＲＡＭ
モジュールに分割することで、実現することが好まし
い。３２ビット真カラーピクセルの重ね書き（Ｖ）バイ
トは、０並びに赤、緑及び青の８ビット成分が、対応す
る２５６ｘ８ビットＲＡＭモジュールをアドレス指定す
るために用いられる。重ね書きバイトが、ゼロ以外の場
合、重ね書き（Ｖ）バイト自身が、三つのＲＡＭモジュ
ール全てをアドレス指定するのに利用される。第二のオ
プションとしては、３２ビットピクセル（カラーコード
語）の赤、緑及び青の成分は、参照用テーブルをバイパ
スし、直接三つのＤ／Ａ変換器８８を駆動するのに使用
される。

【００５７】図１９では、四つの８ビットデータ経路
が、セレクター７８より出ている。直接カラーモードで
は、これらのデータ経路は、上から下方向にそれぞれ重
ね書き、赤、緑及び青の成分のためのものである。“擬
似カラー”モードでは、特殊ピクセル流が、重ね書き成
分用の同じ８ビットデータ経路に沿って転送され、下部
三つのデータ経路は、使用されない。言い換えれば、
“擬似カラー”モードでの回路のこの部分の動作は、前
述の第二の実施例のそれと同一である。アドレスマルチ
プレクサブロック１４０は、３個の八進２：１マルチプ
レクサを含む、これらは、直接カラーモードでは、重ね
書き成分と、赤、青及び緑の成分とを選択している。比
較回路が、重ね書き成分が０かどうかを決定する。重ね
書き成分が０の場合、赤、緑及び青の成分は、選択され
たモードにより、参照用テーブルの三つのパーテション
への三つの８ビットアドレスとして利用されるか、アド
レスマルチプレクサ１４０により三つのＤ／Ａ変換器８
８を駆動するのに選択されるかである。

【００５８】第二の実施例で説明したように、図６から
図１１に示されたセレクター７８は、図１８で示される
ように変形されているに（図１８のセレクターが図７の
回路に入れ替わっている）。直接カラーモードでは、８
ビットの重ね書き成分は、ラッチ１０８（図６）からデ
ータＭＤ０〜ＭＤ７へパスされる。赤、緑及び青成分
は、しかし、ラッチ１０８ｉ〜１０８ａｆ（図８、図
９、図１０）のＱターミナルから直接実施例される。図
１５の構成に従う、大／小エンディアンモードセレクタ
ー／インタプリタ１４２ａ、１４２ｂ、１４２ｃは、ラ
ッチ１０８ａ〜１０８ａｆのＱ出力へ接続される。三く
の大／小エンディアンモードセレクター／インタプリタ
１４２ａ、１４２ｂ、１４２ｃは、赤、緑及び青の成分
の各８ビット語がセレクター７８から正しい順序での出
力が確実になされるように動作する。図１８の回路は、
重ね書き成分が、必要とされる正しい順序での出力が確
実になされるように動作する。

【００５９】図１９で示される実施例では、ユーザー
は、大エンディアン及び小エンディアンシステムによ
り、ビデオＲＡＭ３０からカラーパレット４２へのバス
３８の接続を変えなければならない。第一の実施例を説
明している図１３及び図１４は、また、図１９にて示さ
れる第三の実施例に必要な接続を示す。これに替えて、
図１５に従って構成された３２ビットセレクター／イン
タプリタは、図１６のように、入力ラッチ７４と、セレ
クター７８との間に挿入される。この場合、大エンディ
アン及び小エンディアンモードでの外部接続は、図１７
及び図１３にそれぞれ示される。

【００６０】本発明及びその効果を詳細に説明したが、
特許請求の範囲に定義される本発明の精神と範囲を逸脱
しないで、種々の変形、代替及び修正を施すこととは容
易であることは留意されなければならない。注 著作権、テキサスインスツルメント社、１９９０年（Te
xas Instruments Incorporated) 。本特許資料の開示の
一部は、著作権により保護される。著作権所有者は、米
国特許商標庁にて現われるような特許資料及び特許開示
の担当者によるファクシミリ複製、特許ファイルまたは
記録原本に対しては異議は申し立てないが、その他に付
いては著作権に伴う全ての権利を留保する。

【００６１】以上の記載に関連して、以下の各項を開示
する。 １．大エンディアン及び小エンディアンフォーマットか
らなるグループから選択された一つのフォーマットで受
信したデータを、前記及びエンディアン及び小エンディ
アンフォーマットの他の一つのフォーマットに選択的に
変換するための回路であって、前記大エンディアン及び
小エンディアンフォーマットの予め選択した方の一つの
フォーマットの前記データのｊビットの語を受信するた
めのｊの逐次順序付けされたデータ入力ターミナルより
なるアレーと、ｊの逐次順序付けされた第一ＡＮＤゲー
トよりなるアレーと、前記第一ＡＮＤゲートの各々は、
第一及び第二の入力ポートと、出力ポートとを有し、前
記第一ＡＮＤゲートのｎ番目の前記第一入力ポートは、
前記入力ターミナルのｎ番目と接続され、前記第一ＡＮ
Ｄゲートの第二の入力ポートは制御信号に連結されてい
て、ｊの逐次順序付けされた第二ＡＮＤゲートよりなる
アレーと、前記第二ＡＮＤゲートの各々は、第一及び第
二の入力ポートと、出力ポートとを有し、前記第二ＡＮ
Ｄゲートのｎ番目の前記第一入力ポートは、前記入力タ
ーミナルの（ｊ−ｎ＋１）番目と接続され、前記第二Ａ
ＮＤゲートの第二入力ポートは、第二制御信号に連結さ
れ、ｊの逐次順序付けされたＯＲゲートよりなるアレー
とを含み、前記ＯＲゲートの各々は、第一及び第二入力
ポートと、出力ポートとを有し、前記ＯＲゲートのｍ番
目の前記第一入力ポートは、前記第一ＡＮＤゲートの前
記ｍ番目の出力と接続され、前記ＯＲゲートのｎ番目の
前記第二入力ポートは、前記第二ＡＮＤゲートの前記ｎ
番目の前記出力と連結されていて、ｊは定数であり、ｎ
はｌとｊの間の定数であり、ｍはｌとｊの間の変数であ
ることを特徴とする回路。

【００６２】２．前記第一の制御信号と前記第二の制御
信号は、互いに相補的な関係にあることを特徴とする項
目１記載の回路。 ３．ｊは２のべき乗であることを特徴とする項目１記載
の回路。 ４．ｊが２４に等しいことを特徴とする項目１記載の回
路。 ５．大エンディアン及び小エンディアンデータフォーマ
ットを含むグループから選択された一つのデータフォー
マットでカラーコードの多重ビットを受信するための複
数の第一入力と、前記選択されたデータフォーマット
で、多重ビットのカラーデータ語を受信するための複数
の第二入力と、前記選択されたデータフォーマットで、
多重ビットの書き込みアドレス語を受信するための複数
の第三入力と、カラーコードの前記多重ビットの少なく
とも幾つかを受信し、応答して、少なくとも一つの呼び
出しアドレスを出力するために、制御第一入力に接続さ
れているセレクターと、前記セレクターに接続され、複
数のデータ記憶位置を有す記憶部と、前記位置の各々
は、対応付けされた前記呼び出しアドレスと、対応付け
された前記書き込みアドレスとを有し、前記記憶部は、
前記セレクターから前記対応付けされた呼び出しアドレ
スを受信するとすぐに前記位置に書き込まれた前記カラ
ーデータ語を出力するように動作可能であり、前記第三
入力にて受信された前記書き込みアドレスの前記選択さ
れたフォーマットを、前記大エンディアン及び小エンデ
ィアンフォーマットの内の他の一つに選択的に翻訳する
ために、前記複数の第三入力ターミナルに接続されてい
る翻訳回路と、前記翻訳回路から受信された前記書き込
みアドレスに対応付けされた前記記憶部内の前記位置
へ、前記第二入力で受信された前記カラーデータ語を書
き込むために、前記翻訳回路及び前記第二入力に接続さ
れている書き込み回路とを含むことを特徴とするカラー
パレット。

【００６３】６．前記複数の第三入力ターミナルは、ｊ
の逐次順序付けされた入力ターミナルを含み、前記翻訳
回路は、ｊの逐次順序付けされた第一ＡＮＤゲートより
なるアレーと、前記第一ＡＮＤゲートの各々は、第一及
び第二の入力ポートと、出力ポートとを有し、前記第一
ＡＮＤゲートのｍ番目の前記第一入力ポートは、前記第
三入力ターミナルのｍ番目と接続され、前記第一ＡＮＤ
ゲートの前記入力ポートは第一制御信号に連結されてい
て、ｊの逐次順序付けされた第二ＡＮＤゲートよりなる
アレーと、前記第二ＡＮＤゲートの各々は、第一及び第
二の入力ポートと、出力ポートとを有し、前記第二ＡＮ
Ｄゲートのｎ番目の前記第一入力ポートは、前記第三入
力ターミナルの（ｊ−ｎ＋１）番目と接続され、前記第
二ＡＮＤゲートの第二入力ポートは、第二制御信号に連
結され、ｊの逐次順序付けされたＯＲゲートよりなるア
レーとを含み、前記ＯＲゲートの各々は、第一及び第二
入力ポートと、出力ポートとを有し、前記ＯＲゲートの
ｍ番目の前記第一入力ポートは、前記第一ＡＮＤゲート
の前記ｍ番目の前記出力と接続され、前記ＯＲゲートの
ｎ番目の前記第二入力ポートは、前記第二ＡＮＤゲート
の前記ｎ番目の前記出力と連結されていて、ｊは定数で
あり、ｍはｌとｊの間の変数であり、ｎはｌとｊの間の
変数であることを特徴とする項目５記載のカラーパレッ
ト。

【００６４】７．ｊは２のべき乗であることを特徴とす
る項目６記載の回路。 ８．ｊが８に等しいことを特徴とする項目５記載の回
路。 ９．前記第一の制御信号と前記第二の制御信号は、互い
に相補的な関係にあることを特徴とする項目６記載の回
路。 10. 前記記憶部は、前記呼び出しアドレスを受信するた
めに、前記セレクターに接続されている第一のアドレス
ポートと、前記書き込みアドレスを受信するめたに、前
記書き込み回路に接続されている第二のアドレスポート
と、前記カラーデータ語を受信するために、前記書き込
み回路に接続されているデータポートとを有すデュアル
ポートランダムアクセスメモリーを含むことを特徴とす
る項目５記載のカラーパレット。

【００６５】11. 前記書き込み回路は、前記ｊの逐次順
序付けされたＯＲゲートの前記出力に接続されているｊ
の入力と、前記記憶部の前記第二アドレスポートの接続
されている複数の出力とを有するアドレスレジスター
と、前記複数の第二の入力ポートへ接続されている複数
の入力と、前記記憶部の前記データ入力ポートへ接続さ
れている複数の出力とを有す保持レジスターとを含むこ
とを特徴とする項目１０記載のカラーパレット。

【００６６】12. 前記記憶部及び前記第一入力の選択さ
れた入力に接続れ、前記記憶部から受信されたカラーコ
ード語と、前記第一の入力の前記選択された入力で受信
されたカラーコードの前記ビットの選択されたビットと
の間で出力を選択すべく動作可能であるバイパス回路を
更に含むことを特徴とする項目５記載のカラーパレッ
ト。

【００６７】13. 前記バイパス回路は、更に、前記第一
入力の前記選択された入力と前記出力マルチプレクサと
に接続される第二翻訳回路を含み、前記第二翻訳回路
は、前記第一入力の前記選択された入力で受信されるカ
ラーコードの前記ビットの前記選択されたビットを、前
記大エンディアン及び小エンディアンフォーマットの内
の前記他の一つへ選択的に翻訳するように動作可能であ
ることを特徴とする項目１２記載のカラーパレット。

【００６８】14. 前記第一の入力の前記選択された入力
は、ｋの入力を含み、前記第二の翻訳回路は、ｋの逐次
順序付けされた第一ＡＮＤゲートよりなるアレーと、前
記第一ＡＮＤゲートの各々は、第一及び第二の入力ポー
トと、出力ポートとを有し、前記第一ＡＮＤゲートのｐ
番目の前記第一入力ポートは、前記選択された第一入力
ターミナルのｐ番目と接続され、前記第一ＡＮＤゲート
の第二の入力ポートは第一制御信号に連結されていて、
ｋの逐次順序付けされた第二ＡＮＤゲートよりなるアレ
ーと、前記第二ＡＮＤゲートの各々は、第一及び第二の
入力ポートと、出力ポートとを有し、前記第二ＡＮＤゲ
ートのｑ番目の前記第一入力ポートは、前記選択された
第一入力ターミナルの（ｋ−ｑ＋１）番目と接続され、
前記第二ＡＮＤゲートの第二入力ポートは、第二制御信
号に連結され、ｋの逐次順序付けされたＯＲゲートより
なるアレーとを含み、前記ＯＲゲートの各々は、第一及
び第二入力ポートと、出力ポートとを有し、前記ＯＲゲ
ートのｐ番目の前記第一入力ポートは、前記第一ＡＮＤ
ゲートの前記ｐ番目の前記出力と接続され、前記ＯＲゲ
ートのｑ番目の前記第二入力ポートは、前記第二ＡＮＤ
ゲートの前記ｑ番目の前記出力と連結されていて、ｋは
定数であり、ｐはｌとｋの間の変数であり、ｑはｌとｋ
の間の変数であることを特徴とする項目１１記載のカラ
ーパレット。

【００６９】15. ｋは２４に等しいことを特徴とする項
目１４記載のカラーパレット。 16. 前記複数の第一入力は、１入力を含み、１は２のべ
き乗であることを特徴とする項目１５記載のカラーパレ
ット。 17. １は３２であり、ｋは２４であることを特徴とする
項目１６記載のカラーパレット。

【００７０】18. 前記複数の第三入力は、ｒの入力を含
み、ｒは２のべき乗であることを特徴とする項目１７記
載のカラーパレット。 19. ｒが８であることを特徴とする項目１８記載のカラ
ーパレット。 20. 大エンディアン及び小エンディアンデータフォーマ
ットからなるグループから選択されたデータフォーマッ
トでのカラーコードの多重ビット及び真カラーデータの
多重ビットを受信するための複数の入力と、カラーコー
ドの前記多重ビットの少なくとも幾つかを受信し、応答
して、少なくとも一つの呼び出しアドレスを出力するた
めに、前記入力に接続されたセレクターと、前記セレク
ターに接続され、複数のデータ記憶位置を有す記憶部と
を含み、前記位置の各々は、対応付けされた前記呼び出
しアドレスと、対応付けされた前記書き込みアドレスと
を有し、前記記憶部は、前記セレクターから前記対応付
けされた呼び出しアドレスを受信するとすぐに前記位置
に書き込まれた前記カラーデータ語を出力するように動
作可能であり、バイパス回路と、前記バイパス回路は、
前記第一入力の選択された入力と及び前記出力マルチプ
レクサとに接続された翻訳回路を含み、前記変換回路
は、前記第一入力の選択された入力で受信される真カラ
ーデータのビットを、前記大エンディアン及び小エンデ
ィアンデータフォーマットの内の他の一つに選択的に変
換するように動作可能であり、前記記憶部及び前記翻訳
回路に接続され、前記入力の前記選択された入力で受信
されるカラーコードの前記ビットと、前記入力のその他
の入力で受信された前記多重ビットのカラーコードのビ
ットを含む前記呼び出しアドレスに応答して、前記記憶
部から出力される真カラーデータとの間で出力を選択す
るように動作する出力マルチプレクサとを含むことを特
徴とするカラーパレット。

【００７１】21．前記入力の前記選択された入力は、ｋ
の入力を含み、前記翻訳回路は、ｋの逐次順序付けされ
た第一ＡＮＤゲートよりなるアレーと、前記第一ＡＮＤ
ゲートの各々は、第一及び第二の入力ポートと、出力ポ
ートとを有し、前記第一ＡＮＤゲートのｐ番目の前記第
一入力ポートは、前記選択された入力ターミナルのｐ番
目と接続され、前記第一ＡＮＤゲートの第二の入力ポー
トは前記第一制御信号に連結されていて、ｋの逐次順序
付けされた第二ＡＮＤゲートよりなるアレーと、前記第
二ＡＮＤゲートの各々は、第一及び第二の入力ポート
と、出力ポートとを有し、前記第二ＡＮＤゲートのｐ番
目の前記第一入力ポートは、前記選択された第一入力タ
ーミナルの（ｋ−ｑ＋ｌ）番目と接続され、前記第二Ａ
ＮＤゲートの第二入力ポートは、第二制御信号に連結さ
れ、ｋの逐次順序付けされたＯＲゲートよりなるアレー
とを含み、前記ＯＲゲートの各々は、第一及び第二入力
ポートと、出力ポートとを有し、前記ＯＲゲートのｐ番
目の前記第一入力ポートは、前記第一ＡＮＤゲートの前
記ｐ番目の前記出力と接続され、前記ＯＲゲートのｑ番
目の前記第２入力ポートは、前記第二ＡＮＤゲートの前
記ｑ番目の前記出力と連結されていて、ｋは定数であ
り、ｐはｌとｋの間の変数であり、ｑはｌとｋの間の変
数であることを特徴とする項目２０記載のカラーパレッ
ト。

【００７２】22. 前記選択した出力フォーマットで多重
ビットカラーデータ語を受信するための複数の第二入力
と、前記選択されたデータフォーマットで前記多重ビッ
ト書き込みアドレス語を受信するための複数の第三入力
と、前記第三入力で受信される前記書き込みアドレス語
の前記選択されフォーマットを、前記大エンディアン及
び小エンディアンフォーマットの内の他の一つへ選択的
に翻訳するために、前記複数の第三入力へ接続された第
三翻訳回路と、前記変換回路から受信された前記書き込
みアドレスにより示される前記記憶部の前記位置へ、前
記第二入力で受信された前記カラー語を書き込むため
に、前記変換回路及び前記第二入力へ接続される書き込
み回路とを更に含むことを特徴とする項目２０記載のカ
ラーパレット。

【００７３】23. 前記複数の第三入力ターミナルは，ｊ
の逐次順序付けされた入力ターミナルを含み、前記翻訳
回路は、ｊの逐次順序付けされた第一ＡＮＤゲートより
なるアレーと、前記第一ＡＮＤゲートの各々は、第一及
び第二の入力ポートと、出力ポートとを有し、前記第一
ＡＮＤゲートのｍ番目の前記第一入力ポートは、前記第
三入力ターミナルのｍ番目と接続され、前記第一ＡＮＤ
ゲートの前記入力ポートは第一制御信号に連結されてい
て、ｊの逐次順序付けされた第二ＡＮＤゲートよりなる
アレーと、前記第二ＡＮＤゲートの各々は、第一及び第
二の入力ポートと、出力ポートとを有し、前記第二ＡＮ
Ｄゲートのｎ番目の前記第一入力ポートは、前記入力タ
ーミナルの（ｊ−ｎ＋ｌ）番目と接続され、前記第二Ａ
ＮＤゲートの第二入力ポートは第二制御信号に連結さ
れ、ｊの逐次順序付けされたＯＲゲートよりなるアレー
とを含み、前記ＯＲゲートの各々は、第一及び第二入力
ポートと、出力ポートとを有し、前記ＯＲゲートのｍ番
目の前記第一入力ポートは、前記第一ＡＮＤゲートの前
記ｍ番目の前記出力と接続され、前記ＯＲゲートのｎ番
目の前記第二入力ポートは、前記第二ＡＮＤゲートの前
記ｎ番目の前記出力と連結されていて、ｊは定数であ
り、ｍはｌとｊの間の変数であり、ｎはｌとｊの間の変
数であることを特徴とする項目２２記載のカラーパレッ
ト。

【００７４】24. グラフィックプロセッサー装置であっ
て、前記装置を制御し、大エンディアン及び小エンディ
アンフォーマットから選択されたデータフォーマットで
動作するグラフィックプロセッサーと、前記選択された
フォーマットで複数の多重ビットカラーコードを記憶
し、複数のピクセルとして表示されるビデオ画像を定義
するビデオ記憶部と、カラーパレットとを含み、前記カ
ラーパレットは、前記プロセッサーの制御の下にある前
記ビデオ記憶部から前記カラーコードを受信するため
の、前記ビデオ記憶部に接続されている複数の第一入力
と、前記選択されたデータフォーマットで多重ビデオカ
ラーデータ語を受信し、前記ピクセルのカラーを定義す
る、前記プロセッサーに接続されている複数の第二入力
と、前記選択されたデータフォーマットで多重ビット書
き込みアドレス語を受信する、前記プロセッサーに接続
されている複数の第三入力と、カラーコードの前記多重
ビットの前記ビットの少なくとも幾つかを受信し、応答
して、少なくとも一つの呼び出しアドレスを出力する、
前記第一入力に接続されているセレクターと、前記セレ
クターに接続され、複数のデータ記憶位置を有す記憶部
と、前記位置の各々は、連結された前記呼び出しアドレ
スと、連結された前記書き込みアドレスとを有し、前記
記憶部は、前記セレクターから前記連結された呼び出し
アドレスを受信するとすぐに前記位置に書き込まれた前
記カラーデータ語を出力するように動作可能であり、バ
イパス回路と、前記バイパス回路は、前記第一入力から
選択された入力に接続された翻訳回路と、前記翻訳回路
は、前記第一入力から前記選択された入力で受信される
カラーコードの前記ビットを、前記大エンディアン及び
小エンディアンデータフォーマットの内の他の一つに選
択的に変換するように動作可能であり、前記記憶部及び
前記翻訳回路に接続され、前記入力の前記選択された入
力で受信されるカラーコードの前記ビットと、前記入力
のその他の入力で受信された前記多重ビットのカラーコ
ードのビットを含む前記呼び出しアドレスに応答して、
前記記憶部から出力されるカラーデータ語との間で出力
を選択するように動作する出力マルチプレクサと、前記
第二入力で受信される前記カラー語を、前記翻訳回路か
ら受信される前記書き込みアドレスで対応付けされる前
記記憶部の前記位置へ書き込むための、前記第二翻訳回
路及び前記第二入力へ接続される書き込み回路と、出力
として選択された前記データをアナログ形式に変換する
ための、前記出力マルチプレクサに接続されているＤ／
Ａ変換器と、複数のピクセルとして選択した画像を表示
するための、前記Ｄ／Ａ変換器に接続されている表示部
とを含むことを特徴とするグラフィックプロセッサー装
置。

【００７５】25. 前記複数の第三入力ターミナルは、ｊ
の逐次順序付けされた入力ターミナルを含み、前記第二
翻訳回路は、ｊの逐次順序付けされた第１ＡＮＤゲート
よりなるアレーと、前記第一ＡＮＤゲートの各々は、第
一及び第二の入力ポートと、出力ポートとを有し、前記
第一ＡＮＤゲートのｍ番目の前記第一入力ポートは、前
記第三入力ターミナルのｍ番目と接続され、前記第一Ａ
ＮＤゲートの前記入力ポートは第一制御信号に連結され
ていて、ｊの逐次順序付けされた第二ＡＮＤゲートより
なるアレーと、前記第二ＡＮＤゲートの各々は、第一及
び第二の入力ポートと、出力ポートとを有し、前記第二
ＡＮＤゲートのｎ番目の前記第一入力ポートは、前記入
力ターミナルの（ｊ−ｎ＋ｌ）番目と接続され、前記第
二ＡＮＤゲートの第二入力ポートは、第二制御信号に連
結され、ｊの逐次順序付けされたＯＲゲートよりなるア
レーとを含み、前記ＯＲゲートの各々は、第一及び第二
入力ポートと、出力ポートとを有し、前記ＯＲゲートの
ｍ番目の前記第一入力ポートは、前記第一ＡＮＤゲート
の前記ｍ番目の前記出力と接続され、前記ＯＲゲートの
ｎ番目の前記第二入力ポートは、前記第二ＡＮＤゲート
の前記ｎ番目の前記出力と連結されていて、ｊは定数で
あり、ｍはｌとｊの間の変数であり、ｎはｌとｊの間の
変数であることを特徴とする項目２４記載のカラーパレ
ット。

【００７６】26. 大エンディアン及び小エンディアンフ
ォーマットからなるグループから選択された一つのフォ
ーマットで受信されたデータを前記大エンディアン及び
小エンディアンフォーマットの他の一つに選択的に翻訳
する方法であって、前記大エンディアンフォーマット及
び小エンディアンフォーマットの予め選択した方の一つ
のフォーマットの前記データのｊビットの語を、ｊの逐
次順序付けされた第一ＡＮＤゲートよりなるアレーにて
受信するステップと、逐次順序付けされた第一ＡＮＤゲ
ートアレーのｎ番目の第一入力ポートを入力ターミナル
のｎ番目に接続するステップと、前記第一ＡＮＤゲート
の第二入力ポートを制御信号に切り替え可能に接続する
ステップと、逐次順序付けされた第二ＡＮＤゲートアレ
ーのｎ番目の第一入力ポートを、入力ターミナルの（ｊ
−ｎ＋ｌ）番目に接続するステップと、前記第二ＡＮＤ
ゲートの第二入力ポートを前記制御信号の補数信号に切
り替え可能に接続するステップと、逐次順序付けされた
ＯＲゲートアレーのｍ番目の第一入力ポートを前記第一
ＡＮＤゲートのｍ番目の出力に接続するステップと、前
記ＯＲゲートのｎ番目の第二入力ポートを前記第二ＡＮ
Ｄゲートの前記ｎ番目の出力に接続するステップと、前
記大エンディアンフォーマット及び小エンディアンフォ
ーマットの前記選択された一つのフォーマットでデータ
を出力するために、前記制御信号の補数信号を前記第１
ＡＮＤゲートの第二入力へ供給するステップと、前記大
エンディアンフォーマット及び小エンディアンフォーマ
ットの他の一つのフォーマットでデータを出力するため
に、前記制御信号を前記第一ＡＮＤゲートの前記第二入
力に供給するステップとを含むことを特徴とする方法。

【００７７】27. 記憶部のアドレス指定をする方法であ
って、大エンディアンフォーマット及び小エンディアン
フォーマットから選択された一つのフォーマットで多重
ビットアドレス語を、複数の逐次順序付けされた第二入
力で受信するステップと、前記多重ビットアドレス語を
前記大エンディアンフォーマット及び小エンディアンフ
ォーマットの他の一つのフォーマットに選択的に翻訳す
るステップとを含み、前記翻訳するステップは、逐次順
序付けされた第一ＡＮＤゲートアレーのｎ番目の第一入
力ポートを第二入力ターミナルのｎ番目に接続するサブ
ステップと、第一ＡＮＤゲートの第二入力ポートを制御
信号に切り替え可能に接続するサブステップと、逐次順
序付けされた第二ＡＮＤゲートアレーのｎ番目の第一入
力ポートを、第二入力ターミナルの（ｊ−ｎ＋ｌ）番目
に接続するサブステップと、第二ＡＮＤゲートの第二入
力ポートを前記制御信号の補数信号に切り替え可能に接
続するサブステップと、逐次順序付けされたＯＲゲート
アレーのｍ番目の第一入力ポートを第一ＡＮＤゲートの
ｍ番目の出力に接続するサブステップと、前記ＯＲゲー
トのｎ番目の第二入力ポートを前記第二ＡＮＤゲートの
前記ｎ番目の出力に接続するサブステップと、前記ＯＲ
ゲートの出力を前記記憶部のアドレス回路へ接続するサ
ブステップと、前記大エンディアンフォーマット及び小
エンディアンフォーマットの前記選択された一つフォー
マットで記憶部へアドレス語を出力するために、前記制
御信号の補数信号を前記第一ＡＮＤゲートの前記第二入
力へ供給するサブステップと、前記大エンディアンフォ
ーマット及び小エンディアンフォーマットの他の一つの
フォーマットでアドレス語を出力するために、前記制御
信号を前記第一ＡＮＤゲートの前記第二入力に供給する
サブステップとを選択的に含むことを特徴とする方法。

【００７８】28. カラーコードの多重ビット語を受信す
るための複数の入力と、前記カラーコードの各々は、大
エンディアンフォーマット及び小エンディアンデータフ
ォーマットからなるグループから選択された一つのフォ
ーマットのカラーコードの前記語内で順序付けされた少
なくとも二つのカラーコード語を含み、前記大エンディ
アンフォーマット及び小エンディアンフォーマットの他
の一つへ、前記カラーコード語を選択的に再順序付けす
るように動作可能な、前記入力へ接続された翻訳回路
と、前記翻訳回路から前記カラーコードを受信し、各前
記カラーコードに応答して、少なくとも一つの呼び出し
アドレスを出力する、前記翻訳回路に接続されたセレク
ターと、前記セレクターに接続され、複数のデータ記憶
位置を有す記憶部とを含み、前記位置の各々は、対応付
けされた前記呼び出しアドレスを有し、前記セレクター
から前記対応付けされた呼び出しアドレスを受信すると
すぐに前記位置に書き込まれた前記カラーデータ語を出
力するように動作可能であることを特徴とするカラーパ
レット。

【００７９】29. 前記入力から選択された前記入力で受
信された出力のビットと、前記呼び出しアドレスに応答
して前記記憶部から出力されたカラーデータとの間で出
力を選択するように動作する、前記記憶部に接続された
バイパス回路を更に含む項目２８記載のカラーパレッ
ト。 30. 大エンディアンデータフォーマット及び小エンディ
アンデータフォーマットよりなるグループから選択され
た一つのデータフォーマットでカラーコードの多重ビッ
トを受信するための複数の入力と、カラーコードの前記
ビットを選択的に鏡映するための、前記複数の入力に接
続されている翻訳回路と、カラーコードの前記多重ビッ
トを受信し、応答して少なくとも一つの呼び出しアドレ
スを出力する、前記翻訳回路へ接続されたセレクター
と、前記セレクターは、更に、各前記呼び出しアドレス
を含むビットを選択的に鏡映し、前記セレクターに接続
され、複数のデータ記憶位置を有す記憶部とを含み、各
前記位置は、対応付けされた前記呼び出しアドレスを有
し、前記記憶部は、前記セレクターからの対応付けされ
た前記呼び出しアドレスを受信するとすぐに、前記位置
に書き込まれるカラーデータ語を出力することを特徴と
するカラーパレット。

【００８０】31. 前記セレクターは、前記翻訳回路によ
るカラーコードの前記ビットの鏡映に続いて、各前記呼
び出しアドレスを含む前記ビットを鏡映するように動作
可能であることを特徴とする項目３０記載のカラーパレ
ット。 32. 前記セレクターは、前記呼び出しアドレスを含む前
記ビットの数の関数として、前記呼び出しアドレスを含
む前記ビットを選択的に鏡映するように動作可能である
ことを特徴とする項目３０記載のカラーパレット。

【００８１】33. 前記複数の入力は、ｋの入力を含み、
前記翻訳回路は、ｋの逐次順序付けされた第一ＡＮＤゲ
ートよりなるアレーと、前記第一ＡＮＤゲートの各々
は、第一及び第二の入力ポートと、出力ポートとを有
し、前記第一ＡＮＤゲートのｐ番目の前記第一入力ポー
トは、前記選択された入力ターミナルのｐ番目と接続さ
れ、前記第一ＡＮＤゲートの前記入力ポートは前記第一
制御信号に連結されていて、ｋの逐次順序付けされた第
二ＡＮＤゲートよりなるアレーと、前記第二ＡＮＤゲー
トの各々は、第一及び第二の入力ポートと、出力ポート
とを有し、前記第二ＡＮＤゲートのｑ番目の前記第一入
力ポートは、前記選択された第一入力ターミナルの（ｋ
−ｑ＋ｌ）番目と接続され、前記第二ＡＮＤゲートの前
記第二入力ポートは、第二制御信号に連結され、ｋの逐
次順序付けされたＯＲゲートよりなるアレーとを含み、
前記ＯＲゲートの各々は、第一及び第二入力ポートと、
出力ポートとを有し、前記ＯＲゲートのｐ番目の前記第
一入力ポートは、前記第一ＡＮＤゲートの前記ｐ番目の
前記出力と接続され、前記ＯＲゲートのｑ番目の前記第
二入力ポートは、前記第二ＡＮＤゲートの前記ｑ番目の
前記出力と連結されていて、ｋは定数であり、ｐはｌと
ｋの間の変数であり、ｑはｌとｋの間の変数であること
を特徴とする項目３０記載のカラーパレット。

【００８２】34. カラーコードの多重ビット語を受信す
るための複数の入力と、各前記カラーコード語は、重ね
書きカラーコード語、赤カラーコード語、青カラーコー
ド語及び緑カラーコード語を含み、カラーコードの前記
語を受信し、直接カラーモードでは、前記重ね書き、
赤、青及び緑のカラーコード語を通過させる、前記入力
に接続されたセレクターと、前記セレクターは、前記重
ね書きカラーコードを含むビットを鏡映するように更に
動作可能であり、前記セレクターを通過した前記赤カラ
ーコード語を含むビットを選択的に鏡映する、前記セレ
クターに接続された第一翻訳回路と、前記セレクターを
通過した前記青カラーコード語を含むビットを選択的に
鏡映する、前記セレクターに接続された第二翻訳回路
と、前記セレクターを通過した前記録カラーコード語を
含むビットを選択的に共栄する、前記セレクターに接続
された第三翻訳回路と、前記重ね書きカラーコード語が
第一の値の場合、前記赤、青及び緑のカラーコード語を
通過させ、前記重ね書きカラーコード語が第二の値の場
合、三つの平行な前記重ね書きカラーコード語を通過さ
せる、前記セレクターと前記翻訳回路とに接続されたマ
ルチプレクサと、赤カラーデータ語を記録し、前記重ね
書きカラーコードが前記第一の値の場合は、前記赤カラ
ーコード語に応答し、前記重ね書きカラーコード語が前
記第二の値の場合は、前記平行重ね書きカラー語に応答
し、赤カラーデータ語を出力するように動作可能な赤モ
ジュールと、青カラーデータ語を記憶し、前記重ね書き
カラーコードが前記第一の値の場合は、前記青カラーコ
ード語に応答し、前記重ね書きカラーコード語が前記第
二の値の場合は、前記平行重ね書きカラー語に応答し、
青カラーデータ語を出力するように動作可能な青モジュ
ールと、緑カラーデータ語を記憶し、前記重ね書きカラ
ーコードが前記第一の値の場合は、前記緑カラーコード
語に応答し、前記重ね書きカラーコード語が前記第二の
値の場合は、前記平行重ね書きカラー語に応答し、緑カ
ラーデータ語を出力するように動作可能な緑モジュール
との三つのモジュール分割され、前記マルチプレクサに
接続される記憶部とを含むことを特徴とするカラーパレ
ット。

【００８３】35. 疑似カラーモードでは、前記セレクタ
ーは、前記カラーコード語に応答して疑似カラーアドレ
スを出力するように動作可能であり、前記マルチプレク
サは、前記記憶部に対して三つの平行な前記疑似カラー
アドレスを出力し、前記赤、青及び緑のモジュールは、
それぞれ、前記平行疑似カラーアドレスに応答して、
赤、青及び緑のカラーデータ語を出力することを特徴と
する項目３４記載のカラーパレット。

【００８４】36. 前記記憶部及び前記セレクターに接続
されている出力マルチプレクサを更に含み、前記出力マ
ルチプレクサは、前記記憶モジュールから出力されるカ
ラーデータ語と、前記セレクターによって通過される前
記赤、緑及び青のカラーコード語との間で出力を選択す
ることを特徴とする項目３４記載のカラーコード。 37. 前記重ね書きカラーコード語の前記第一の値は、ゼ
ロの値を表し、前記重ね書きカラーコード語の前記第二
の値は、非ゼロの値を表すことを特徴とする項目３４記
載のカラーパレット。

【００８５】38. 前記入力と前記セレクターとを接続す
る第四の翻訳回路を更に含み、前記第四の翻訳回路は、
前記入力で受信された前記カラーコード語を選択的に鏡
映することを特徴とする項目３４記載のカラーパレッ
ト。 39. 前記赤、青及び緑のカラーコード語の各々は、ｋビ
ットを含み、前記第一、第二及び第三の翻訳回路は各
々、ｋの逐次順序付けされた第一ＡＮＤゲートよりなる
アレーと、前記第一ＡＮＤゲートの各々は、第一及び第
二の入力ポートと、出力ポートとを有し、前記第一ＡＮ
Ｄゲートのｐ番目の前記第一入力ポートは、前記選択さ
れた入力ターミナルのｐ番目と接続され、前記第一ＡＮ
Ｄゲートの前記入力ポートは前記第一制御信号に連結さ
れていて、ｋの逐次順序付けされた第二ＡＮＤゲートよ
りなるアレーと、前記第二ＡＮＤゲートの各々は、第一
及び第二の入力ポートと、出力ポートとを有し、前記第
二ＡＮＤゲートのｑ番目の前記第一入力ポートは、前記
選択された第一入力ターミナルの（ｋ−ｑ＋ｌ）番目と
接続され、前記第二ＡＮＤゲートの前記第二入力ポート
は、前記第二制御信号に連結され、ｋの逐次順序付けさ
れたＯＲゲートよりなるアレーとを含み、前記ＯＲゲー
トの各々は、第一及び第二入力ポートと、出力ポートと
を有し、前記ＯＲゲートのｐ番目の前記第一入力ポート
は、前記第一ＡＮＤゲートの前記ｐ番目の前記出力と接
続され、前記ＯＲゲートのｑ番目の前記第二入力ポート
は、前記第二ＡＮＤゲートの前記ｑ番目の前記出力と連
結されていて、ｋは定数であり、ｐはｌとｋの間の変数
であり、ｑはｌとｋの間の変数であることを特徴とする
項目３０記載のカラーパレット。

【００８６】40. 前記複数の入力は、ｊの逐次順序付け
された入力を含み、前記第四翻訳回路は、ｊの逐次順序
付けされた第一ＡＮＤゲートよりなるアレーと、前記第
一ＡＮＤゲートの各々は、第一及び第二の入力ポート
と、出力ポートとを有し、前記第一ＡＮＤゲートのｍ番
目の前記第一入力ポートは、前記第三入力ターミナルの
ｍ番目と接続され、前記第一ＡＮＤゲートの前記入力ポ
ートは第一制御信号に連結されていて、ｊの逐次順序付
けされた第二ＡＮＤゲートよりなるアレーと、前記第二
ＡＮＤゲートの各々は、第一及び第二の入力ポートと、
出力ポートとを有し、前記第二ＡＮＤゲートのｎ番目の
前記第一入力ポートは、前記入力ターミナルの（ｊ−ｎ
＋ｌ）番目と接続され、前記第二ＡＮＤゲートの前記第
二入力ポートは、第二制御信号に連結され、ｊの逐次順
序付けされたＯＲゲートよりなるアレーとを含み、前記
ＯＲゲートの各々は、第一及び第二入力ポートと、出力
ポートとを有し、前記ＯＲゲートのｍ番目の前記第一入
力ポートは、前記第一ＡＮＤゲートの前記ｍ番目の前記
出力と接続され、前記ＯＲゲートのｎ番目の前記第二入
力ポートは、前記第二ＡＮＤゲートの前記ｎ番目の前記
出力と連結されていて、ｊは定数であり、ｍはｌとｊの
間の変数であり、ｎはｌとｊの間の変数であることを特
徴とする項目３８記載のカラーパレット。

【００８７】41. 大エンディアンフォーマット及び小エ
ンディアンフォーマットから選択された一方のフォーマ
ットで受信されたデータを、大エンディアンフォーマッ
ト及び小エンディアンフォーマットの他の一方のフォー
マットに選択的に翻訳するための回路。本回路は、大エ
ンディアンフォーマット及び小エンディアンフォーマッ
トの予め選択されたフォーマットのデータのｊビット語
を受信するための、ｊの逐次順序付けされたデータ入力
ターミナルよりなるアレーを含む。ｊの逐次順序付けさ
れた第一のＡＮＤゲート１２６よりなるアレーが設けら
れ、各第一のＡＮＤゲート１２６は、第一及び第二の入
力ポートと、一つの出力ポートを有し、第一のＡＮＤゲ
ート１２６のｎ番目の第一の入力ポートは、入力ターミ
ナルのｎ番目と接続され、第一のＡＮＤゲート１２６の
第二の入力ポートは制御信号と接続されている。ｊの逐
次順序付けされた第二のＡＮＤゲート１２８よりなるア
レーが設けられ、各第二ＡＮＤゲート１２８は、第一及
び第二の入力ポートと、一つの出力ポートとを有し、第
二のＡＮＤゲート１２８のｎ番目の第一入力ポートは、
第一の入力ターミナルの（ｊ−ｎ＋ｌ）番目へ接続さ
れ、第二のＡＮＤゲート１２８の第二の入力ポートは、
第二の制御信号に接続されている。ｊの逐次順序付けさ
れたＯＲゲート１３０よりなるアレーが設けられ、それ
らゲートの各々は、第一及び第二の入力ポートと、一つ
の出力ポートを有し、ＯＲゲート１３０のｍ番目の第一
入力ポートは、第一ＡＮＤゲート１２６のｍ番目の出力
と接続され、ＯＲゲート１３０のｎ番目の第二入力ポー
トは、第二のＡＮＤゲート１２８のｎ番目の出力に接続
される。ここで、ｊは定数であり、ｎはｌとｊの間の変
数であり、ｍはｌとｊの間の変数である。

【図面の簡単な説明】

【図１】本発明の一実施例を利用したグラフィックプロ
セッサーシステムの機能ブロック図である。

【図２】本発明に使用するグラフィックプロセッサーの
詳細ブロック図である。

【図３】図１のビデオＲＡＭの好適なアーキテクチャー
の機能ブロック図である。

【図４】図１に示されたビデオパレットの機能ブロック
図である。

【図５】図４のビデオパレットの部分を示すより詳細な
機能ブロック図であり、そこに含まれる参照用テーブル
でのデータ位置への書き込み及び読み込みのためのカラ
ーパレットＲＡＭ及び接続の回路を示す。

【図６】図４に示されるセレクターの電気回路図であ
る。

【図７】図４に示されるセレクターの電気回路図であ
る。

【図８】図４に示されるセレクターの電気回路図であ
る。

【図９】図４に示されるセレクターの電気回路図であ
る。

【図１０】図４に示されるセレクターの電気回路図であ
る。

【図１１】図４に示されるセレクターの電気回路図であ
る。

【図１２】図１の表示部分の要約図であり、図１のビデ
オＲＡＭから表示部へのピクセルの代表的なマッピング
を示す。

【図１３】小エンディアンフォーマットでインターフェ
ースされる、図１のビデオＲＡＭ３０からのデータの図
４のカラーパレットの入力に対するマッピングを説明す
る図である。

【図１４】大エンディアンフォーマットでインターフェ
ースされる、図１のビデオＲＡＭ３０からのデータの図
４のカラーパレットの入力に対するマッピングを説明す
る図である。

【図１５】本発明による大小エンディアンセレクター／
変換回路を説明する電気回路図である。

【図１６】図１に示されたカラーパレットの第二の実施
例の機能ブロック図である。

【図１７】図１のビデオＲＡＭ３０からのデータのマッ
ピングが、カラーパレット４２に対して、大エンディア
ン語フォーマットから小エンディアンフォーマットに変
換された入力であることを説明する図である。

【図１８】図７のセレクター出力段の第二の実施例の電
気回路図である。

【図１９】図１のカラーパレットの第三の実施例の機能
ブロック図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 大エンディアン及び小エンディアンフォ
   ーマットからなるグループから選択された一つのフォー
   マットで受信したデータを、前記大エンディアン及び小
   エンディアンフォーマットの他の一つのフォーマットに
   選択的に変換するための回路であって、 前記大エンディアン及び小エンディアンフォーマットの
   予め選択した方の一つのフォーマットの前記データのｊ
   ビットの語を受信するためのｊの逐次順序付けされたデ
   ータ入力ターミナルよりなるアレーと、 ｊの逐次順序付けされた第一ＡＮＤゲートよりなるアレ
   ーと、前記第一ＡＮＤゲートの各々は、第一及び第二の
   入力ポートと、出力ポートとを有し、前記第一ＡＮＤゲ
   ートのｎ番目の前記第一入力ポートは、前記入力ターミ
   ナルのｎ番目と接続され、前記第一ＡＮＤゲートの第二
   の入力ポートは制御信号に連結されていて、 ｊの逐次順序付けされた第二ＡＮＤゲートよりなるアレ
   ーと、前記第二ＡＮＤゲートの各々は、第一及び第二の
   入力ポートと、出力ポートとを有し、前記第二ＡＮＤゲ
   ートのｎ番目の前記第一入力ポートは、前記入力ターミ
   ナルの（ｊ−ｎ＋１）番目と接続され、前記第二ＡＮＤ
   ゲートの第二入力ポートは、第二制御信号に連結され、 ｊの逐次順序付けされたＯＲゲートよりなるアレーとを
   含み、前記ＯＲゲートの各々は、第一及び第二入力ポー
   トと、出力ポートとを有し、前記ＯＲゲートのｍ番目の
   前記第一入力ポートは、前記第一ＡＮＤゲートの前記ｍ
   番目の出力と接続され、前記ＯＲゲートのｎ番目の前記
   第二入力ポートは、前記第二ＡＮＤゲートの前記ｎ番目
   の前記出力と連結されていて、 ｊは定数であり、ｎはｌとｊの間の変数であり、ｍはｌ
   とｊの間の変数であることを特徴とする回路。
2. 【請求項２】 大エンディアン及び小エンディアンフォ
   ーマットよりなるグループから選択された一つのフォー
   マットで受信したデータを前記大エンディアン及び小エ
   ンディアンフォーマットの他の一つに選択的に翻訳する
   方法であって、 前記大エンディアンフォーマット及び小エンディアンフ
   ォーマットの予め選択した方の一つのフォーマットの前
   記データのｊビットの語を、ｊの逐次順序付けされた第
   一ＡＮＤゲートよりなるアレーにて受信するステップ
   と、 逐次順序付けされた第一ＡＮＤゲートアレーのｎ番目の
   第一入力ポートを入力ターミナルのｎ番目に接続するス
   テップと、 前記第一ＡＮＤゲートの第二入力ポートを制御信号に切
   り替え可能に接続するステップと、 逐次順序付けされた第二ＡＮＤゲートアレーのｎ番目の
   第一入力ポートを、入力ターミナルの（ｊ−ｎ＋１）番
   目に接続するステップと、 前記第二ＡＮＤゲートの第二入力ポートを前記制御信号
   の補数信号に切り替え可能に接続するステップと、 逐次順序付けされたＯＲゲートアレーのｍ番目の第一入
   力ポートを前記第一ＡＮＤゲートのｍ番目の出力に接続
   するステップと、 前記ＯＲゲートのｎ番目の第二入力ポートを前記第二Ａ
   ＮＤゲートの前記ｎ番目の出力に接続するステップと、 前記大エンディアンフォーマット及び小エンディアンフ
   ォーマットの前記選択された一つフォーマットでデータ
   を出力するために、前記制御信号の補数信号を前記第一
   ＡＮＤゲートの第二入力へ供給するステップと、 前記大エンディアンフォーマット及び小エンディアンフ
   ォーマットの他の一つのフォーマットでデータを出力す
   るために、前記制御信号を前記第一ＡＮＤゲートの前記
   第二入力に供給するステップとを含むことを特徴とする
   方法。