JPH05289937A - メモリコントロ−ル回路 - Google Patents

Abstract

(57)【要約】 【目的】 異なるメモリ容量を有するメモリＩＣを用い
て構成された全メモリ空間を、連続したアドレスでマッ
ピングすることができるメモリコントロール回路を提供
することを目的とする。 【構成】 あらかじめ記憶領域のアドレスが低い位置か
ら順にどのような容量のメモリＩＣが設定されているか
を示す情報を記憶しておき、その情報とアドレスデータ
の上位所定ビットに基づいて、該アドレスデータでアク
セスされるべきメモリＩＣを特定し、そのメモリＩＣを
選択する選択信号を出力するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、異なるメモリ容量を
有するメモリＩＣ（集積回路）を複数接続した全メモリ
空間を連続したアドレスでマッピングすることができる
メモリコントロール回路に関する。

【０００２】

【従来の技術】従来より、幾つかのメモリＩＣを用いて
所要の容量を有する記憶領域（メモリ空間）を構成する
ことが行なわれている。この場合、用いるメモリＩＣの
それぞれの容量は異なることも少なくない。図１０は、
１ＭワードのメモリＩＣ２個と４ＭワードのメモリＩＣ
２個とを用いて構成したメモリ空間のメモリマップ例を
示す。この例では、アドレスが低い方から順に、１Ｍ，
４Ｍ，１Ｍ，４Ｍと接続されている。１Ｍワードのメモ
リＩＣのアドレス線を２０ビット、４Ｍワードのメモリ
ＩＣのアドレス線を２２ビットとする。

【０００３】このような例では、例えば入力アドレスラ
イン（例えば、アドレスバスライン）は２４ビットと
し、その上位２ビットをデコードしてチップセレクト信
号を生成する。チップセレクト信号は図１０の〜の
いずれの領域をアクセスするかを特定する。４つのメモ
リＩＣのアドレス線はいずれも入力アドレスラインの下
位側に接続される。すなわち、１ＭワードのメモリＩＣ
のアドレス線２０ビットは入力アドレスラインの下位２
０ビットに接続され、４ＭワードのメモリＩＣのアドレ
ス線２２ビットは入力アドレスラインの下位２２ビット
に接続される。

【０００４】

【発明が解決しようとする課題】ところで、上述したよ
うな接続の仕方だと、全メモリ空間が連続したアドレス
とならない。例えば、図１０のように接続した場合は、
バンクのアドレス０ＨからＦＦＦＦＦＨおよびバンク
のアドレス８０００００Ｈから８ＦＦＦＦＦＨの領域
にはメモリの実体があるが、バンクのアドレス１００
０００Ｈから３ＦＦＦＦＦＨおよびバンクのアドレス
９０００００ＨからＢＦＦＦＦＦＨの領域にはいわゆる
エイリアス（虚像）が発生するという問題点があった。
ここで、……Ｈは１６進表記を示すものとする。

【０００５】一方、このような記憶領域を用いるシステ
ムによっては、連続したアドレスを与えることによりデ
ータをアクセスすることが必要なものもある。例えば、
電子楽器における波形データを記憶する波形メモリやデ
ィジタルシーケンサーのシーケンスパターンメモリなど
である。

【０００６】この発明は、上述の従来例における問題点
に鑑み、異なるメモリ容量を有するメモリＩＣを用いて
構成された全メモリ空間を、連続したアドレスでマッピ
ングすることができるメモリコントロール回路を提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、この発明は、少なくとも２種以上の異なる容量を有
する複数のメモリＩＣを混在させて構成された記憶領域
を連続したアドレスデ−タでアクセスするために用いる
メモリコントロール回路であって、前記記憶領域のアド
レスが低い位置から順にどのような容量のメモリＩＣが
設定されているかを示す情報を記憶する記憶手段と、入
力したアドレスデータの上位所定ビットおよび前記記憶
手段に記憶された情報に基づいて、該アドレスデータで
アクセスされるべきメモリＩＣを特定し、そのメモリＩ
Ｃを選択する選択信号を出力する選択信号生成手段とを
備えたことを特徴とする。

【０００８】前記メモリＩＣとしてはＳＲＡＭ（スタテ
ィックＲＡＭ）のほかＤＲＡＭ（ダイナミックＲＡＭ）
などを用いてもよい。入力アドレスをロウ（ｒｏｗ）ア
ドレスとカラム（ｃｏｌｕｍｎ）アドレスにマルチプレ
ックスするタイプのメモリＩＣを用いてもよい。

【０００９】前記記憶手段は、アドレスが低い位置から
順にどのような容量のメモリＩＣが設定されているかを
示す情報を記憶できるものであればよい。例えば、適当
なスイッチで設定してもよいし、ユーザが入力した情報
を保持するレジスタでもよい。また、始めから前記情報
を設定しておいてもよいし、システムが自動的にこの情
報を検出できるようにしてもよい。この場合は、アドレ
スが低い位置から順にどのような容量のメモリＩＣが設
定されているかを検出する手段を設けるようにする。

【００１０】

【作用】異なる容量の複数のメモリＩＣを混在させて構
成された記憶領域について、その記憶領域のアドレスが
低い位置から順にどのような容量のメモリＩＣが設定さ
れているかを示す情報が記憶手段に記憶されている。そ
して、入力したアドレスデータの上位所定ビットおよび
前記記憶手段に記憶された情報に基づいて、入力アドレ
スデータでアクセスされるべきメモリＩＣを特定する選
択信号が出力される。したがって、例えば第１のメモリ
ＩＣの次に第２のメモリＩＣが接続されている場合、第
１のメモリＩＣの最終アドレスの次のアドレスから第２
のメモリＩＣの選択信号を出力するようにできる。

【００１１】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１２】図１は、この発明の一実施例に係るメモリ
コントロール回路を適用した電子楽器のブロック構成を
示す。この実施例の電子楽器は、鍵盤１０１、波形入力
部１０２、マイク１０３、ディスプレイ１０４、パネル
スイッチ１０５、中央処理装置（ＣＰＵ）１０６、リー
ドオンリメモリ（ＲＯＭ）１０７、ランダムアクセスメ
モリ（ＲＡＭ）１０８、音源１０９、サウンドシステム
１１０、およびバスライン１１１を備えている。

【００１３】鍵盤１０１は音階に対応した複数の鍵を有
し、演奏者の鍵盤の操作に応じて発音指示信号、音高情
報およびタッチ情報などの演奏情報を出力する。波形入
力部１０２は、音源１０９の内部に設けられている波形
メモリに記憶する波形データを入力するためのユニット
である。波形入力部１０２にはマイク１０３が接続でき
るようになっており、このマイク１０３により入力した
音声の波形データが波形入力部１０２を介して音源１０
９内の波形メモリに記憶される。なお、マイク１０３の
代わりに磁気ディスクやＭＩＤＩによる入力を用いるこ
ともできる。

【００１４】ディスプレイ１０４は、各種の情報を表示
するための表示装置である。パネルスイッチ１０５は、
音色の設定や波形データの読み込みなど各種の操作を行
なうためのスイッチである。中央処理装置（ＣＰＵ）１
０６は、この電子楽器全体の動作を制御する。リードオ
ンリメモリ（ＲＯＭ）１０７は、ＣＰＵ１０６が実行す
るプログラムや各種のテーブルなどを記憶している。

【００１５】ランダムアクセスメモリ（ＲＡＭ）１０８
は、ワークレジスタなどに用いられる。音源１０９は、
ＣＰＵ１０６からの指示に基づき楽音信号を発生する。
音源１０９の詳細は図２を参照して後述する。サウンド
システム１１０は音源１０９からの楽音信号に基づき実
際に楽音を放音する。バスライン１１１は、上述した各
部を接続する双方向のバスラインである。

【００１６】この電子楽器では、ディスプレイ１０４を
参照しながらパネルスイッチ１０５を操作することによ
り、マイク１０３から音声を入力し、その音声をサンプ
リングした波形データを音源１０９内の波形メモリに記
憶させることができる。また、所定の操作により、波形
メモリに記憶された波形データを用いて楽音を発生する
ことができる。例えば、人間の声をサンプリングして波
形メモリに記憶させ、鍵盤１０１を演奏することにより
その波形データを再生して、人間の声の音色で楽音を発
生することなどを行なうことができる。

【００１７】図２は、音源１０９の詳細なブロック構成
を示す。音源１０９は、インターフェース２０１、アド
レス発生部２０２、アドレス変換部２０３、波形メモリ
２０４、ダイレクト書込読出部２０５、エンベロープ発
生部２０６、乗算器２０７、およびディジタルアナログ
（Ｄ／Ａ）変換器２０８を備えている。

【００１８】インターフェース２０１は、バスライン１
１１を介して情報の授受を行なうためのインターフェー
スである。アドレス発生部２０２は、波形メモリ２０４
をアクセスする際のアドレスを発生する。発生したアド
レスはアドレス変換部２０３により所定の変換が施され
る。変換後のアドレスが波形メモリ２０４に入力し、そ
のアドレスの波形データが読出される。読出された波形
データは、乗算器２０７においてエンベロープ発生部２
０６から出力されたエンベロープデータと乗算され、エ
ンベロープが付与される。エンベロープが付与された波
形データは、Ｄ／Ａ変換器２０８によりアナログの楽音
信号に変換され、サウンドシステム１１０に送出され
る。ダイレクト書込読出部２０５は、直接に波形メモリ
２０４に対して書込読出を行なうためのユニットであ
る。

【００１９】図３は、音源１０９内のアドレス変換部２
０３および波形メモリ２０４の詳細なブロック構成を示
す。波形メモリ２０４は、４つのバンクから構成され
る。各バンクは、アドレスが低い方から順に、第０バン
クＤＢ０、第１バンクＤＢ１、第２バンクＤＢ２、およ
び第３バンクＤＢ３と呼ぶ。図７（ｂ）に４つのバンク
の並びを示す。第０バンクＤＢ０の先頭位置がアドレス
「０」となる。

【００２０】各バンクは４Ｍワードまたは１Ｍワードの
ＤＲＡＭからなる。図７（ｃ）にＤＲＡＭの接続例を示
す。この例では、第０バンクＤＢ０に１ＭワードのＤＲ
ＡＭ、第１バンクＤＢ１に１ＭワードのＤＲＡＭ、第２
バンクＤＢ２に４ＭワードのＤＲＡＭ、および第３バン
クＤＢ３に４ＭワードのＤＲＡＭを接続している。各バ
ンクにどちらの容量のＤＲＡＭを用いるかによって、波
形メモリ２０４全体のメモリ容量は変わってくる。しか
し、どのような組合せ方をしても、波形メモリ２０４は
常に連続したアドレスでアクセスできなければならな
い。

【００２１】そこで、この発明のメモリコントロール回
路を適用したアドレス変換部２０３によって、入力アド
レス（連続したアドレス）に所定の変換を施して波形メ
モリ２０４をアクセスするようにし、各バンクに４Ｍま
たは１ＭのどちらのＤＲＡＭを用いていたとしても連続
したアドレスで波形メモリ２０４の全メモリ空間がアク
セスできるようにしている。波形メモリ２０４の全メモ
リ空間の最大容量は、４Ｍワード×４バンク＝１６Ｍワ
ード、であるから、アドレス変換部２０３への入力アド
レスは２４ビットとしている。

【００２２】図３を参照して、波形メモリ２０４は、第
０バンクＤＢ０を構成するＤＲＡＭ３０５、第１バンク
ＤＢ１を構成するＤＲＡＭ３０６、第２バンクＤＢ２を
構成するＤＲＡＭ３０７、および第３バンクＤＢ３を構
成するＤＲＡＭ３０８からなる。ＤＲＡＭ３０５〜３０
８は、上述したように４Ｍワードまたは１Ｍワードのい
ずれかの容量を有する。４ＭワードのＤＲＡＭは、入力
アドレスを１１ビットのロウ（ｒｏｗ）アドレスと１１
ビットのカラム（ｃｏｌｕｍｎ）アドレスにマルチプレ
ックスして入力するため、アドレス端子は１１ビットと
なっている。

【００２３】またこれらのＤＲＡＭは、ロウアドレスの
入力を選択するための制御信号であるロウアドレス選択
信号、カラムアドレスの入力を選択するための制御信号
であるカラムアドレス選択信号、およびリフレッシュ制
御信号の各制御信号の入力端子を有する。１Ｍワードの
ＤＲＡＭも同様の端子を有するものだが、アドレス端子
は１０ビットである。

【００２４】アドレス変換部２０３は、メモリサイズレ
ジスタ３０１、アドレスデコーダ３０２、アドレスマル
チプレックサ３０３、およびＲＡＳコントローラ３０４
からなる。

【００２５】メモリサイズレジスタ３０１は、波形メモ
リ２０４の各バンクに４Ｍまたは１ＭのどちらのＤＲＡ
Ｍが用いられているかを示すメモリサイズ情報を記憶す
る４ビットのレジスタである。波形メモリ２０４の第０
バンクＤＢ０、第１バンクＤＢ１、第２バンクＤＢ２、
および第３バンクＤＢ３に関するメモリサイズ情報を記
憶する各ビットを、それぞれメモリサイズビットＢ０、
メモリサイズビットＢ１、メモリサイズビットＢ２、お
よびメモリサイズビットＢ３と呼ぶものとする。各メモ
リサイズビットは、「１」でそのバンクに４Ｍワードの
ＤＲＡＭが接続されていることを示し、「０」でそのバ
ンクに１ＭワードのＤＲＡＭが接続されていることを示
す。

【００２６】アドレスデコーダ３０２は、入力アドレス
２４ビットの上位４ビットをデコードしデコード信号Ｕ
Ｄを出力する。アドレスデコーダ３０２およびデコード
信号ＵＤの詳細については、図５および図８を参照して
後述する。

【００２７】ＲＡＳコントローラ３０４は、アドレスデ
コーダ３０２からのデコード信号ＵＤおよびメモリサイ
ズレジスタ３０１からのメモリサイズ情報に基づいて、
入力アドレス（２４ビット）に対して実際にはどのバン
クのＤＲＡＭにアクセスするかを示すロウアドレス選択
信号ＲＡＳ０，ＲＡＳ１，ＲＡＳ２，ＲＡＳ３を出力す
る。ロウアドレス選択信号ＲＡＳ０，ＲＡＳ１，ＲＡＳ
２，ＲＡＳ３は、それぞれ第０バンクＤＢ０、第１バン
クＤＢ１、第２バンクＤＢ２、および第３バンクＤＢ３
のＤＲＡＭを選択し、その選択したバンクに対しロウア
ドレスを出力することを示す負論理の信号である。２４
ビットの入力アドレスが１つ入力すると、ロウアドレス
選択信号ＲＡＳ０，ＲＡＳ１，ＲＡＳ２，ＲＡＳ３のい
ずれか１つが「０」で、他は「１」となる。なお、ＲＡ
Ｓコントローラ３０４の詳細は図６を参照して後述す
る。

【００２８】アドレスマルチプレックサ３０３は、入力
アドレスをロウアドレスとカラムアドレスにマルチプレ
ックスする。なお、この実施例の電子楽器では、波形メ
モリ２０４を構成するＤＲＡＭ３０５〜３０８はマルチ
プレックスされたロウアドレスとカラムアドレスを入力
するようになっている。４ＭワードのＤＲＡＭのアドレ
ス端子（１１ビット）にはアドレスマルチプレックサ３
０３からの１１ビットのアドレスラインが接続される。
１ＭワードのＤＲＡＭのアドレス端子（１０ビット）に
はアドレスマルチプレックサ３３からの１１ビットのア
ドレスラインのうち下位側の１０ビットが接続される。

【００２９】図４（ａ）は、各種のタイミング信号を発
生するタイミング発生器を示す。タイミング発生器４０
１は、基本クロックφ0 のほか、ロウアドレス選択クロ
ックφRAS 、カラムアドレス選択クロックφCAS 、およ
びリフレッシュ制御信号φref を出力する。これらのタ
イミング信号は、いずれも正論理の信号である。

【００３０】図４（ｂ）は、アドレスマルチプレックサ
３０３の構成を示す。アドレスマルチプレックサ３０３
は、セレクタ４０２、インバータ４０３，４０４、ＡＮ
Ｄゲート４０５，４０６を有する。セレクタ４０２の端
子Ａには、入力アドレス２４ビットの下位１１ビット
（２の０乗ビットから２の１０乗ビット）が接続されて
いる。端子Ｂには、入力アドレス２４ビットのうち２の
１０乗ビットから２の１９乗ビットまでの１０ビットが
接続されている。端子Ｃには、入力アドレス２４ビット
の上位１１ビット（２の１１乗ビットから２の２１乗ビ
ット）が接続されている。

【００３１】インバータ４０３にはロウアドレス選択ク
ロックφRAS が入力している。インバータ４０３の出力
は、セレクタ４０２の端子ＳＡに接続されている。イン
バータ４０４には４Ｍワードフラグ信号４ＭＦが入力し
ている。４Ｍワードフラグ信号４ＭＦは、アクセスすべ
きバンクが４ＭワードのＤＲＡＭか１ＭワードのＤＲＡ
Ｍかを示す。すなわち、入力アドレスに対してどのバン
クのＤＲＡＭをアクセスすべきかが決定されるが、その
バンクが４ＭワードのＤＲＡＭであるときは４Ｍワード
フラグ信号４ＭＦは「１」、１ＭワードのＤＲＡＭであ
るときは「０」とされる。４Ｍワードフラグ信号４ＭＦ
は、図６のＲＡＳコントローラ３０４で生成出力され
る。

【００３２】ＡＮＤゲート４０５は、ロウアドレス選択
クロックφRAS およびインバータ４０４の出力信号を入
力する。ＡＮＤゲート４０５の出力端子は、セレクタ４
０２の端子ＳＢに接続されている。ＡＮＤゲート４０６
は、ロウアドレス選択クロックφRAS および４Ｍワード
フラグ信号４ＭＦを入力する。ＡＮＤゲート４０６の出
力端子は、セレクタ４０２の端子ＳＣに接続されてい
る。セレクタ４０２は、端子ＳＡが「１」のとき端子Ａ
の入力を選択出力する。同様に、端子ＳＢが「１」のと
き端子Ｂの入力を選択出力し、端子ＳＣが「１」のとき
端子Ｃの入力を選択出力する。

【００３３】ロウアドレス選択クロックφRAS が「１」
のときかつアクセスすべきバンクが１ＭワードのＤＲＡ
Ｍである（４ＭＦが「０」）とき、端子ＳＢが「１」と
なり、セレクタ４０２は端子Ｂに入力している入力アド
レス２４ビットのうちの２の１０乗ビットから２の１９
乗ビットまでの１０ビットを出力する。ただし、最上位
に１ビットの「０」を加えて実際には１１ビットデータ
として出力される。このとき、入力しているアドレス２
２ビットは、１ＭワードのＤＲＡＭをアクセスするアド
レスであり、２の０乗ビットから２の９乗ビットはカラ
ムアドレス、２の１０乗ビットから２の１９乗ビットま
ではロウアドレス、２の２０乗ビットから最上位ビット
までは無意味である。したがって、セレクタ４０２は端
子Ｂに入力している１ＭワードのＤＲＡＭに対するロウ
アドレスを選択出力することとなる。

【００３４】ロウアドレス選択クロックφRAS が「１」
のときかつアクセスすべきバンクが４ＭワードのＤＲＡ
Ｍである（４ＭＦが「１」）とき、端子ＳＣが「１」と
なり、セレクタ４０２は端子Ｃに入力している入力アド
レス２２ビットのうち２の１１乗ビットから２の２１乗
ビットまでの１１ビットを出力する。このとき、入力し
ているアドレス２２ビットは、４ＭワードのＤＲＡＭを
アクセスするアドレスであり、２の０乗ビットから２の
１０乗ビットはカラムアドレス、２の１１乗ビットから
２の２１乗ビットまではロウアドレスである。したがっ
て、セレクタ４０２は端子Ｃに入力している４Ｍワード
のＤＲＡＭに対するロウアドレスを選択出力することと
なる。

【００３５】ロウアドレス選択クロックφRAS が「０」
のとき、端子ＳＡが「１」となり、セレクタ４０２は端
子Ａに入力しているアドレス２２ビットの下位１１ビッ
トを出力する。このとき、アクセスすべきバンクのＤＲ
ＡＭの容量にかかわらず、カラムアドレスが出力される
こととなる。なお、１ＭワードのＤＲＡＭにアクセスす
るときのカラムアドレスは１０ビットであるので、セレ
クタ４０２から出力される１１ビットの最上位ビットは
用いられない。

【００３６】図５は、図３のアドレスデコーダ３０２の
回路図である。アドレスデコーダ３０２は、加算器５１
１，５２１，５３１、「００」検出器５０１，５１２，
５２２，５３２，５３３、デコーダ５０２，５１３、Ｎ
ＯＲゲート５２３、インバータ５２５、およびＡＮＤゲ
ート５０３，５０４，５０５，５０６，５１４，５１
５，５１６，５２４，５２６，５２７，５３４からな
る。

【００３７】アドレスデコーダ３０２に入力した４ビッ
トデータ（入力アドレス２４ビットの上位４ビット）の
下位２ビットは「００」検出器５０１に入力する。「０
０」検出器５０１は、入力した２ビットデータが「０
０」のとき「１」を出力し、「００」以外の入力のとき
「０」を出力する。なお、他の「００」検出器の動作も
同様である。入力データ４ビットの上位２ビットはデコ
ーダ５０２に入力する。

【００３８】デコーダ５０２は、入力した２ビットが
「００」のとき端子Ｙ０に「１」を、「０１」のとき端
子Ｙ１に「１」を、「１０」のとき端子Ｙ２に「１」
を、「１１」のとき端子Ｙ３に「１」を、それぞれ出力
する。デコーダ５０２の端子Ｙ０，Ｙ１，Ｙ２，Ｙ３か
らの出力は，それぞれそのままデコード信号ＵＡ０−
３，ＵＡ４−７，ＵＡ８−１１，ＵＡ１２−１５として
出力する。

【００３９】ＡＮＤゲート５０３は、「００」検出器５
０１からの出力およびデコーダ５０２の端子Ｙ０からの
出力を入力し、アンド演算の結果をデコード信号ＵＡ０
として出力する。ＡＮＤゲート５０４は、「００」検出
器５０１からの出力およびデコーダ５０２の端子Ｙ１か
らの出力を入力し、アンド演算の結果をデコード信号Ｕ
Ａ４として出力する。ＡＮＤゲート５０５は、「００」
検出器５０１からの出力およびデコーダ５０２の端子Ｙ
２からの出力を入力し、アンド演算の結果をデコード信
号ＵＡ８として出力する。ＡＮＤゲート５０６は、「０
０」検出器５０１からの出力およびデコーダ５０２の端
子Ｙ３からの出力を入力し、アンド演算の結果をデコー
ド信号ＵＡ１２として出力する。

【００４０】アドレスデコーダ３０２に入力した４ビッ
トデータは、加算器５１１に入力し「−１」と加算され
る。その結果の下位２ビットは「００」検出器５１２に
入力する。加算器５１１からの出力データ４ビットの上
位２ビットはデコーダ５１３に入力する。デコーダ５１
３は、入力した２ビットが「００」のとき端子Ｙ０に
「１」を、「０１」のとき端子Ｙ１に「１」を、「１
０」のとき端子Ｙ２に「１」を、それぞれ出力する。デ
コーダ５１３の端子Ｙ０，Ｙ１，Ｙ２からの出力は，そ
れぞれそのままデコード信号ＵＡ１−４，ＵＡ５−８，
ＵＡ９−１２として出力する。

【００４１】ＡＮＤゲート５１４は、「００」検出器５
１２からの出力およびデコーダ５１３の端子Ｙ０からの
出力を入力し、アンド演算の結果をデコード信号ＵＡ１
として出力する。ＡＮＤゲート５１５は、「００」検出
器５１２からの出力およびデコーダ５１３の端子Ｙ１か
らの出力を入力し、アンド演算の結果をデコード信号Ｕ
Ａ５として出力する。ＡＮＤゲート５１６は、「００」
検出器５１２からの出力およびデコーダ５１３の端子Ｙ
２からの出力を入力し、アンド演算の結果をデコード信
号ＵＡ９として出力する。

【００４２】アドレスデコーダ３０２に入力した４ビッ
トデータは、加算器５２１に入力し「−２」と加算され
る。その結果の下位２ビットは「００」検出器５２２に
入力する。インバータ５２５は加算器５２１からの出力
データ４ビットの最上位ビットを入力する。ＡＮＤゲー
ト５２６は、インバータ５２５の出力および加算器５２
１の出力４ビットの第２位ビットを入力し、アンド演算
の結果をデコード信号ＵＡ６−９として出力する。ＮＯ
Ｒゲート５２３は、加算器５２１からの出力データ４ビ
ットの最上位ビットおよび第２位ビットを入力し、ＮＯ
Ｒ演算の結果をデコード信号ＵＡ２−５として出力す
る。

【００４３】ＡＮＤゲート５２４は、「００」検出器５
２２からの出力およびＮＯＲゲート５２３からの出力を
入力し、アンド演算の結果をデコード信号ＵＡ２として
出力する。ＡＮＤゲート５２７は、「００」検出器５２
２からの出力およびＡＮＤゲート５２６からの出力を入
力し、アンド演算の結果をデコード信号ＵＡ６として出
力する。

【００４４】アドレスデコーダ３０２に入力した４ビッ
トデータは、加算器５３１に入力し「−３」と加算され
る。その結果の下位２ビットは「００」検出器５３２に
入力し、上位２ビットは「００」検出器５３３に入力す
る。「００」検出器５３３からの出力は、そのままデコ
ード信号ＵＡ３−６として出力する。ＡＮＤゲート５３
４は、「００」検出器５３２および「００」検出器５３
３からの出力を入力し、アンド演算の結果をデコード信
号ＵＡ３として出力する。

【００４５】図６は、図３のＲＡＳコントローラ３０４
の回路図である。ＲＡＳコントローラ３０４は、ＡＮＤ
ゲート６０１〜６２０、ＯＲゲート６２１〜６２４、イ
ンバータ６３０〜６３３、ＥＸＯＲ（エクスクルーシブ
ＯＲ）ゲート６３４、ＡＮＤゲート６３５〜６３８、Ｏ
Ｒゲート６３９，６４０、ＡＮＤゲート６５０〜６５
３、ＯＲゲート６５４，６５５、ＯＲゲート６６０〜６
６３、およびＮＡＮＤゲート６７０〜６７３からなる。

【００４６】ＲＡＳコントローラ３０４に入力するメモ
リサイズレジスタ３０１からのメモリサイズビットＢ０
〜Ｂ３は、それぞれインバータ６３０〜６３３に入力す
る。ＥＸＯＲゲート６３４は、メモリサイズビットＢ０
およびＢ１を入力し、ＥＸＯＲ演算する。したがって、
ＥＸＯＲゲート６３４は、波形メモリ２０４の第０バン
クＤＢ０が１ＭワードのＤＲＡＭでかつ第１バンクＤＢ
１が４ＭワードのＤＲＡＭであるか、または逆に第０バ
ンクＤＢ０が４Ｍでかつ第１バンクＤＢ１が１Ｍである
とき、「１」を出力する。

【００４７】ＡＮＤゲート６３５は、メモリサイズビッ
トＢ０およびＢ１並びにインバータ６３２の出力を入力
し、アンド演算の結果をＯＲゲート６３９に入力する。
ＡＮＤゲート６３５の出力が「１」になるのは、第０バ
ンクＤＢ０が４Ｍ、第１バンクＤＢ１が４Ｍ、かつ第２
バンクＤＢ２が１Ｍのときである。ＡＮＤゲート６３６
は、メモリサイズビットＢ２およびＥＸＯＲゲート６３
４の出力を入力し、アンド演算の結果をＯＲゲート６３
９に入力する。ＡＮＤゲート６３６の出力が「１」にな
るのは、第０バンクＤＢ０と第１バンクＤＢ１とが４Ｍ
と１Ｍで構成され（どちらが４Ｍでもよい）、かつ第２
バンクＤＢ２が４Ｍのときである。ＯＲゲート６３９
は、ＡＮＤゲート６３５および６３６の出力をＯＲ演算
する。

【００４８】ＡＮＤゲート６０１は、デコード信号ＵＡ
０−３およびメモリサイズビットＢ０を入力し、アンド
演算の結果をＯＲゲート６２１に出力する。ＡＮＤゲー
ト６０２は、デコード信号ＵＡ０およびインバータ６３
０の出力を入力し、アンド演算の結果をＯＲゲート６２
１に出力する。ＯＲゲート６２１は、これらの入力信号
をＯＲ演算し、演算結果を第０バンク選択信号Ｓ０とし
て出力する。

【００４９】ＡＮＤゲート６０３は、デコード信号ＵＡ
４−７並びにメモリサイズビットＢ０およびＢ１を入力
し、アンド演算の結果をＯＲゲート６２２に出力する。
ＡＮＤゲート６０４は、デコード信号ＵＡ４、メモリサ
イズビットＢ０およびインバータ６３１の出力を入力
し、アンド演算の結果をＯＲゲート６２２に出力する。
ＡＮＤゲート６０５は、デコード信号ＵＡ１−４、イン
バータ６３０の出力およびメモリサイズビットＢ１を入
力し、アンド演算の結果をＯＲゲート６２２に出力す
る。ＡＮＤゲート６０６は、デコード信号ＵＡ１、イン
バータ６３０の出力およびインバータ６３１の出力を入
力し、アンド演算の結果をＯＲゲート６２２に出力す
る。ＯＲゲート６２２は、これらの入力信号をＯＲ演算
し、演算結果を第１バンク選択信号Ｓ１として出力す
る。

【００５０】ＡＮＤゲート６０７は、デコード信号ＵＡ
８−１１およびメモリサイズビットＢ０，Ｂ１，Ｂ２を
入力し、アンド演算の結果をＯＲゲート６２３に出力す
る。ＡＮＤゲート６０８は、デコード信号ＵＡ８、メモ
リサイズビットＢ０，Ｂ１およびインバータ６３２の出
力を入力し、アンド演算の結果をＯＲゲート６２３に出
力する。ＡＮＤゲート６０９は、デコード信号ＵＡ５−
８、ＥＸＯＲゲート６３４の出力およびメモリサイズビ
ットＢ２を入力し、アンド演算の結果をＯＲゲート６２
３に出力する。

【００５１】ＡＮＤゲート６１０は、デコード信号ＵＡ
５、ＥＸＯＲゲート６３４およびインバータ６３２の出
力を入力し、アンド演算の結果をＯＲゲート６２３に出
力する。ＡＮＤゲート６１１は、デコード信号ＵＡ２−
５、インバータ６３０の出力、インバータ６３１の出
力、およびメモリサイズビットＢ２を入力し、アンド演
算の結果をＯＲゲート６２３に出力する。ＡＮＤゲート
６１２は、デコード信号ＵＡ２、インバータ６３０の出
力、インバータ６３１の出力、およびインバータ６３２
の出力を入力し、アンド演算の結果をＯＲゲート６２３
に出力する。ＯＲゲート６２３は、これらの入力信号を
ＯＲ演算し、演算結果を第２バンク選択信号Ｓ２として
出力する。

【００５２】ＡＮＤゲート６１３は、デコード信号ＵＡ
１２−１５およびメモリサイズビットＢ０，Ｂ１，Ｂ
２，Ｂ３を入力し、アンド演算の結果をＯＲゲート６２
４に出力する。ＡＮＤゲート６１４は、デコード信号Ｕ
Ａ１２、メモリサイズビットＢ０，Ｂ１，Ｂ２およびイ
ンバータ６３３の出力を入力し、アンド演算の結果をＯ
Ｒゲート６２４に出力する。ＡＮＤゲート６１５は、デ
コード信号ＵＡ９−１２、ＯＲゲート６３９の出力およ
びメモリサイズビットＢ３を入力し、アンド演算の結果
をＯＲゲート６２４に出力する。ＡＮＤゲート６１６
は、デコード信号ＵＡ９、ＯＲゲート６３９の出力およ
びインバータ６３３を入力し、アンド演算の結果をＯＲ
ゲート６２４に出力する。

【００５３】ＡＮＤゲート６１７は、デコード信号ＵＡ
６−９、ＯＲゲート６４０およびメモリサイズビットＢ
３の出力を入力し、アンド演算の結果をＯＲゲート６２
４に出力する。ＡＮＤゲート６１８は、デコード信号Ｕ
Ａ６、ＯＲゲート６４０およびインバータ６３３の出力
を入力し、アンド演算の結果をＯＲゲート６２４に出力
する。ＡＮＤゲート６１９は、デコード信号ＵＡ３−
６、インバータ６３０の出力、インバータ６３１の出
力、インバータ６３２の出力およびメモリサイズビット
Ｂ３を入力し、アンド演算の結果をＯＲゲート６２４に
出力する。ＡＮＤゲート６２０は、デコード信号ＵＡ
３、インバータ６３０の出力、インバータ６３１の出
力、インバータ６３２の出力およびインバータ６３３の
出力を入力し、アンド演算の結果をＯＲゲート６２４に
出力する。ＯＲゲート６２４は、これらの入力信号をＯ
Ｒ演算し、演算結果を第３バンク選択信号Ｓ３として出
力する。

【００５４】詳しくは後述するが、上記の第０バンク選
択信号Ｓ０、第１バンク選択信号Ｓ１、第２バンク選択
信号Ｓ２、および第３バンク選択信号Ｓ３は、現在アク
セスしようとしているメモリ空間上の位置が、それぞれ
第０バンク、第１バンク、第２バンク、および第３バン
クであることを示している。

【００５５】ＡＮＤゲート６５０は、メモリサイズビッ
トＢ０および第０バンク選択信号Ｓ０を入力し、アンド
演算の結果をＯＲゲート６５４に出力する。ＡＮＤゲー
ト６５１は、メモリサイズビットＢ１および第１バンク
選択信号Ｓ１を入力し、アンド演算の結果をＯＲゲート
６５４に出力する。ＡＮＤゲート６５２は、メモリサイ
ズビットＢ２および第２バンク選択信号Ｓ２を入力し、
アンド演算の結果をＯＲゲート６５４に出力する。ＡＮ
Ｄゲート６５３は、メモリサイズビットＢ３および第３
バンク選択信号Ｓ３を入力し、アンド演算の結果をＯＲ
ゲート６５４に出力する。結果として、ＯＲゲート６５
４は、第ｎバンク（ｎ＝０〜３）をアクセスするときそ
の第ｎバンクが４Ｍであれば「１」、４Ｍでなければ
（すなわち１Ｍ）「０」を出力することとなる。

【００５６】ＯＲゲート６５５は、ＯＲゲート６５４の
出力およびリフレッシュ制御信号φref を入力し、オア
演算の結果を４Ｍワードフラグ信号４ＭＦとして出力す
る。したがって、４Ｍワードフラグ信号４ＭＦは、第ｎ
バンク（ｎ＝０〜３）をアクセスするときその第ｎバン
クが４Ｍであれば「１」、４Ｍでなければ（すなわち１
Ｍ）「０」を出力し、さらにリフレッシュのタイミング
時にも「１」を出力することとなる。

【００５７】ＯＲゲート６６０は、第０バンク選択信号
Ｓ０およびリフレッシュ制御信号φref を入力し、オア
演算の結果をＮＡＮＤゲート６７０に出力する。また、
ＮＡＮＤゲート６７０には、ロウアドレス選択クロック
φRAS が入力する。ＮＡＮＤゲート６７０は、ＮＡＮＤ
演算の結果を第０バンクロウアドレス選択信号ＲＡＳ０
として出力する。したがって、第０バンクロウアドレス
選択信号ＲＡＳ０（負論理）は、第０バンクをアクセス
するときまたはリフレッシュのタイミング時であって、
かつロウアドレス選択クロックφRAS （正論理）が
「１」のときのみ、「０」を出力することとなる。この
とき第０バンクが選択されたこととなる。

【００５８】ＯＲゲート６６１，６６２，６６３は、Ｏ
Ｒゲート６６０と同様の役割を果たす。また、ＮＡＮＤ
ゲート６７１，６７２，６７３もＮＡＮＤゲート６７０
と同様の役割を果たす。結果として、第ｎバンクロウア
ドレス選択信号ＲＡＳｎ（ｎ＝１〜３）は、第ｎバンク
をアクセスするときまたはリフレッシュのタイミング時
であって、かつロウアドレス選択クロックφRAS が
「１」のときのみ、「０」を出力することとなる。この
とき第ｎバンクが選択されたこととなる。

【００５９】次に、図３のアドレス変換部および波形メ
モリの詳細図並びに図４〜図６を参照して、本実施例に
おける波形メモリ２０４のアクセスの動作を詳しく説明
する。

【００６０】本実施例では、カラムアドレスはすべての
バンクにそのまま入力するようにしている。したがっ
て、カラムアドレス選択クロックφCAS が「１」のとき
には、第０〜第３のすべてのバンクのＤＲＡＭ３０５〜
３０８に、カラムアドレスクロックφCAS に基づくカラ
ムアドレス選択信号が入力しかつアドレスマルチプレッ
クサ３０３からのカラムアドレス（入力アドレスの下位
１１ビット）が入力する。そして、ロウアドレス選択の
タイミングでは、負論理のロウアドレス選択信号ＲＡＳ
ｎ（ｎ＝０〜３）のいずれか１つを「０」とすることで
アクセスすべき１つのバンクを特定するようにしてい
る。

【００６１】次に、ロウアドレス選択時の動作、特にア
ドレスデコーダ３０２とＲＡＳコントローラ３０４の動
作を説明する。

【００６２】図５を参照して、まずアドレスデコーダ３
０２は、入力アドレス２４ビットの上位４ビットを入力
する。この上位４ビットを１０進表記すると「０」〜
「１５」の整数となる。アドレスデコーダ３０２は、入
力した４ビットデータに応じたデコード信号ＵＡを出力
する。

【００６３】例えば、図５において入力４ビットデータ
が１０進表記で「０」であるとき、デコーダ５０２は端
子Ｙ０に「１」を出力し、「００」検出器５０１が
「１」を出力する。したがって、デコード信号ＵＡ０お
よびＵＡ０−３が「１」となり、他は「０」となる。ま
た、入力４ビットデータが１０進表記で「１」であると
き、加算器５１１は「０」を出力し、デコーダ５１３は
端子Ｙ０に「１」を出力し、「００」検出器５１２が
「１」を出力する。したがって、デコード信号ＵＡ１お
よびＵＡ１−４が「１」となり、他は「０」となる。

【００６４】図８は、アドレスデコーダ３０２に入力す
る４ビットデータと、その入力に対応して出力されるデ
コード信号ＵＡを示す。図８の「上位４ビット」の欄は
アドレスデコーダ３０２に入力する４ビットデータを１
０進表記した値を示す。「デコード信号」の欄は入力デ
ータに対応して出力されるデコード信号を示す。例え
ば、入力した４ビットが「０」のときはデコード信号Ｕ
Ａ０，ＵＡ０−３が、入力した４ビットが「１」のとき
はデコード信号ＵＡ１，ＵＡ１−４が、入力した４ビッ
トが「２」のときはデコード信号ＵＡ０−３，ＵＡ２，
ＵＡ２−５が、入力した４ビットが「３」のときはデコ
ード信号ＵＡ０−３，ＵＡ３，ＵＡ３−６が、…という
ように入力に対応するデコード信号が出力される。

【００６５】ここで、アドレスデコーダ３０２に入力す
る４ビットデータは、入力アドレス２４ビットの上位４
ビットであるから、その値は波形メモリ空間を１Ｍワー
ド単位に区切ったうちのどの領域をアクセスしようとし
ているのかを示すこととなる。この実施例では、４Ｍワ
ードのＤＲＡＭを４つ用いた１６Ｍワードが最大容量と
なる。図７（ｄ）は、この１６Ｍワードを１Ｍワード単
位で区切った図である。アドレス０ＨからＦＦＦＦＦＨ
までを第０領域、アドレス１０００００Ｈから１ＦＦＦ
ＦＦＨまでを第１領域、…、アドレスＦ０００００Ｈか
らＦＦＦＦＦＦＨまでを第１５領域と、それぞれ呼ぶも
のとする。アドレスデコーダ３０２に入力する４ビット
データの値が１０進表記でｎ（ｎ＝０〜１５）なら、ア
クセスしようとしているのは第ｎ領域であることにな
る。

【００６６】一方、第０〜第３の４つのバンクに１Ｍま
たは４ＭのＤＲＡＭを設ける組合せは１６通りある。図
７（ａ）は、これらの組合せを一覧表にしたものであ
る。メモリサイズレジスタの各ビットＢ０〜Ｂ３は上述
したように各バンクに１Ｍまたは４Ｍのどちらが設けら
れているかを示す。「ＤＲＡＭ空間」の欄は、各バンク
ＤＢ０〜ＤＢ３が図７（ｄ）のどの領域に対応するのか
を示す。

【００６７】例えば、図７（ａ）の番号（０）は４つの
バンクすべてが１ＭのＤＲＡＭの場合であり、この番号
（０）の「ＤＲＡＭ空間」の欄は、第０バンクＤＢ０が
図７（ｄ）の第０領域に、第１バンクＤＢ１が第１領域
に、第２バンクＤＢ２が第２領域に、第３バンクＤＢ３
が第３領域に、それぞれ当たることを示している。例え
ば、図７（ｃ）の接続例は図７（ａ）の番号（１２）に
相当し、この番号（１２）の「ＤＲＡＭ空間」の欄を見
ると、ＤＢ０が「０」、ＤＢ１が「１」、ＤＢ２が「２
−５」、ＤＢ３が「６−９」になっているが、これは第
０バンクＤＢ０が図７（ｄ）の第０領域に、第１バンク
ＤＢ１が第１領域に、第２バンクＤＢ２が第２領域から
第５領域までに、第３バンクＤＢ３が第６領域から第９
領域までに、それぞれ当たることを示している。他の番
号についても、同様に、「ＤＲＡＭ空間」の欄はバンク
ＤＢ０〜ＤＢ３が図７（ｄ）のどの領域に対応するのか
を示している。

【００６８】図８の「アクセスの可能性のあるバンク」
の欄は、各デコード信号が出力されるときにアクセスの
可能性のあるバンクが図７（ａ）のどの番号のどのバン
クであるか、その対応関係を示したものである。

【００６９】例えば、デコード信号ＵＡ０が出力される
ときは図７（ｄ）の第０領域をアクセスすることになる
が、図７（ａ）の「ＤＲＡＭ空間」の欄から第０領域を
探してみると、番号（０）（２）（４）（６）（８）
（１０）（１２）（１４）のバンクＤＢ０がそれに当た
る。これは、デコード信号ＵＡ０が出力されるときは、
番号（０）（２）（４）（６）（８）（１０）（１２）
（１４）のいずれかの組合せでＤＲＡＭが設定されてい
る可能性があり、その場合にはバンクＤＢ０は１Ｍであ
って、現在そのバンクＤＢ０をアクセスしようとしてい
る、と見ることができることを表している。

【００７０】同様に、図８のデコード信号ＵＡ０−３の
「アクセスの可能性のあるバンク」の欄は「番号（１）
（３）（５）（７）（９）（１１）（１３）（１５）の
バンクＤＢ０（４Ｍ）」と記載されているが、この記載
は、デコード信号ＵＡ０−３が出力されるときは、番号
（１）（３）（５）（７）（９）（１１）（１３）（１
５）のいずれかの組合せでＤＲＡＭが設定されている可
能性があり、その場合にはバンクＤＢ０は４Ｍであっ
て、現在そのバンクＤＢ０をアクセスしようとしてい
る、と見ることができることを表している。以下、他の
デコード信号の「アクセスの可能性のあるバンク」の欄
も同様である。

【００７１】次に、図７，８を参照して、入力アドレス
２４ビットの上位４ビットの値に応じてバンクロウアド
レス選択信号ＲＡＳ０〜ＲＡＳ３の生成の方式を説明す
る。

【００７２】［上位４ビットが「０」のとき］アドレス
デコーダ３０２に入力するアドレス上位４ビットが
「０」のときは、図５のアドレスデコーダ３０２はデコ
ード信号ＵＡ０とＵＡ０−３を出力する。このときアク
セスの可能性のあるバンクは図８に示すとおり以下のよ
うなものとなる。 番号（０）（２）（４）（６）（８）（１０）（１
２）（１４）のバンクＤＢ０。このバンクは１Ｍワード
である。 番号（１）（３）（５）（７）（９）（１１）（１
３）（１５）のバンクＤＢ０。このバンクは４Ｍワード
である。

【００７３】ここで、はバンクＤＢ０が１Ｍの場合
で、はバンクＤＢ０が４Ｍの場合である。そこで、図
６のＲＡＳコントローラ３０４においては、ＡＮＤゲー
ト６０２でデコード信号ＵＡ０とバンクＤＢ０が１Ｍで
あることを示す信号（メモリサイズビットＢ０をインバ
ータ６３０により反転した値）とのＡＮＤをとり、また
ＡＮＤゲート６０１でデコード信号ＵＡ０−３とバンク
ＤＢ０が４Ｍであることを示す信号（メモリサイズビッ
トＢ０）とのＡＮＤをとり、これらの出力をＯＲゲート
６２１でＯＲ演算して第０バンク選択信号Ｓ０を生成し
ている。そして、この選択信号Ｓ０から第０バンクロウ
アドレス選択信号ＲＡＳ０を生成している。

【００７４】［上位４ビットが「１」のとき］アドレス
デコーダ３０２に入力するアドレス上位４ビットが
「１」のときは、図５のアドレスデコーダ３０２はデコ
ード信号ＵＡ０−３とＵＡ１とＵＡ１−４を出力する。
このときアクセスの可能性のあるバンクは図８に示すと
おり以下のようなものとなる。 番号（１）（３）（５）（７）（９）（１１）（１
３）（１５）のバンクＤＢ０。このバンクは４Ｍワード
である。 番号（０）（４）（８）（１２）のバンクＤＢ１。こ
のバンクは１Ｍワードである。 番号（２）（６）（１０）（１４）のバンクＤＢ１。
このバンクは４Ｍワードである。

【００７５】ここで、はバンクＤＢ０が４Ｍの場合、
はバンクＤＢ１が１Ｍの場合、はバンクＤＢ１が４
Ｍの場合である。そこで、図６のＲＡＳコントローラ３
０４においては、ＡＮＤゲート６０１でデコード信号Ｕ
Ａ０−３とバンクＤＢ０が４Ｍであることを示す信号
（メモリサイズビットＢ０）とのＡＮＤをとり、ＯＲゲ
ート６２１を介して第０バンク選択信号Ｓ０を生成して
いる。また、ＡＮＤゲート６０６でデコード信号ＵＡ１
とバンクＤＢ１が１Ｍであることを示す信号（メモリサ
イズビットＢ１をインバータ６３１により反転した値）
とのＡＮＤをとり、またＡＮＤゲート６０５でデコード
信号ＵＡ１−４とバンクＤＢ０が１Ｍであることを示す
信号（メモリサイズビットＢ０をインバータ６３０によ
り反転した値）とバンクＤＢ１が４Ｍであることを示す
信号（メモリサイズビットＢ１）とのＡＮＤをとり、こ
れらの出力をＯＲゲート６２２でＯＲ演算して第１バン
ク選択信号Ｓ１を生成している。そして、この選択信号
Ｓ１から第１バンクロウアドレス選択信号ＲＡＳ１を生
成している。

【００７６】以下、アドレス上位４ビットが「２」〜
「１５」のそれぞれの場合も同様であり、入力アドレス
２４ビットのうちの上位４ビットによりアドレスデコー
ダ３０２で図８に示すようなデコード信号を生成し、そ
のデコード信号とメモリサイズレジスタの値を用いてＡ
ＮＤゲート６０１〜６２０およびＯＲゲート６２１〜６
２４により選択信号Ｓ０〜Ｓ３を生成している。そし
て、選択信号Ｓ０〜Ｓ３に基づいてバンク選択信号ＲＡ
Ｓ０〜ＲＡＳ３を生成している。

【００７７】図９は、この実施例の電子楽器の動作を説
明するためのフローチャートである。この電子楽器で動
作がスタートすると、まずステップ９１で初期設定を行
う。次にステップ９２でメモリ構成を検出する。このメ
モリ構成の検出は波形メモリ２０４を構成する４つのバ
ンクに１Ｍまたは４ＭのどちらのＤＲＡＭが設定されて
いるのかを検出する処理である。検出結果は、ステップ
９３でメモリサイズレジスタ３０１に書込まれる。次
に、ステップ９４で鍵処理を行い、ステップ９５でパネ
ルスイッチ処理を行い、ステップ９６でその他の処理を
行う。その後はステップ９４に戻る。

【００７８】なお、上記ステップ９２のメモリ構成の検
出は具体的には以下のようにして行っている。まず、す
べて４ＭのＤＲＡＭが接続されているものとして全メモ
リ空間を１６分割し、各１Ｍ領域ごとに異なるデータを
書込む。そのデータを読込んだとき、書込んだデータと
異なる場合は、エイリアスを読込んだためであるからこ
の領域に１ＭのＤＲＡＭが接続されていると判断する。
このようにして、メモリサイズの組合せが判明する。こ
の結果をメモリサイズレジスタ３０１に設定すればよ
い。

【００７９】なお、上述したようにメモリ構成を検出し
てＣＰＵからメモリサイズレジスタ３０１に設定するの
でなく、例えばディップスイッチなどのスイッチでメモ
リサイズの状態を設定するようにしてもよい。また、最
初からメモリサイズレジスタに設定値を記憶させておい
てもよいし、メモリユニットを差込んで使用する場合に
はユニットの内部にそのユニットの構成を示すデータを
読出せるように記憶させておきそのデータを読出してメ
モリサイズレジスタに設定するようにしてもよい。さら
に、メモリの設定を行った操作者がマニュアルで入力す
るようにしてもよい。

【００８０】上記実施例では、１ＭワードのメモリＩＣ
と４ＭワードのメモリＩＣを組合せる例を説明したが、
容量はこれに限らない。また、２種類の容量のＩＣを組
合せる例を説明したが３種以上とすることもできる。

【００８１】

【発明の効果】以上説明したように、この発明によれ
ば、あらかじめ記憶領域のアドレスが低い位置から順に
どのような容量のメモリＩＣが設定されているかを示す
情報を記憶しておき、その情報とアドレスデータの上位
所定ビットに基づいて、該アドレスデータでアクセスさ
れるべきメモリＩＣを特定し、そのメモリＩＣを選択す
る選択信号を出力するようにしているので、異なるメモ
リ容量を有するメモリＩＣを用いて構成された全メモリ
空間を、連続したアドレスでマッピングすることがで
き、構成が簡単になるとともに、設計が楽になるという
効果が得られる。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るメモリコントロー
ル回路を適用した電子楽器のブロック構成図

【図２】 音源の詳細なブロック構成図

【図３】 アドレス変換部および波形メモリの詳細なブ
ロック構成図

【図４】 タイミング発生器およびアドレスマルチプレ
ックサの構成図

【図５】 アドレスデコーダの回路図

【図６】 ＲＡＳコントローラの回路図

【図７】 各バンクのＤＲＡＭ組合せ表、バンクの並
び、ＤＲＡＭ接続例、およびメモリ空間の領域を示す図

【図８】 アドレスデコーダが出力するデコード信号一
覧を示す図

【図９】 この実施例の電子楽器の動作を説明するため
のフローチャート

【図１０】 従来におけるメモリ空間のメモリマップ例

【符号の説明】

１０１…鍵盤、１０２…波形入力部、１０３…マイク、
１０４…ディスプレイ、１０５…パネルスイッチ、１０
６…中央処理装置（ＣＰＵ）、１０７…リードオンリメ
モリ（ＲＯＭ）、１０８…ランダムアクセスメモリ（Ｒ
ＡＭ）、１０９…音源、１１０…サウンドシステム、１
１１…バスライン、２０１…インターフェース、２０２
…アドレス発生部、２０３…アドレス変換部、２０４…
波形メモリ、２０５…ダイレクト書込読出部、２０６…
エンベロープ発生部、２０７…乗算器、２０８…ディジ
タルアナログ（Ｄ／Ａ）変換器、３０１…メモリサイズ
レジスタ、３０２…アドレスデコーダ、３０３…アドレ
スマルチプレックサ、３０４…ＲＡＳコントローラ、３
０５〜３０８…ＤＲＡＭ、ＤＢ０…第０バンク、ＤＢ１
…第１バンク、ＤＢ２…第２バンク、ＤＢ３…第３バン
ク。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも２種以上の異なる容量を有す
   る複数のメモリを混在させて構成された記憶領域を連続
   したアドレスデ−タでアクセスするために用いるメモリ
   コントロール回路であって、 前記記憶領域のアドレスが低い位置から順にどのような
   容量のメモリが設定されているかを示す情報を記憶する
   記憶手段と、 入力したアドレスデータの上位所定ビットおよび前記記
   憶手段に記憶された情報に基づいて、該アドレスデータ
   でアクセスされるべきメモリを特定し、そのメモリを選
   択する選択信号を出力する選択信号生成手段とを備えた
   ことを特徴とするメモリコントロール回路。