JPH0528848Y2 - - Google Patents
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- JPH0528848Y2 JPH0528848Y2 JP10556487U JP10556487U JPH0528848Y2 JP H0528848 Y2 JPH0528848 Y2 JP H0528848Y2 JP 10556487 U JP10556487 U JP 10556487U JP 10556487 U JP10556487 U JP 10556487U JP H0528848 Y2 JPH0528848 Y2 JP H0528848Y2
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- signal
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- Synchronizing For Television (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は映像信号処理用ICを備えるテレビジ
ヨン受像機に関する。[Detailed description of the invention] (a) Industrial application field The present invention relates to a television receiver equipped with a video signal processing IC.
(ロ) 従来の技術
近年、テレビジヨン受像機に必要な同期分離、
偏向用信号処理、映像信号処理、及び色信号処理
の機能を１チツプ化したIC、例えばLA−7620
（三洋電機(株)製）が開発されている。第２図に上
記ICの要部及び周辺回路の回路図を示す。(b) Conventional technology In recent years, synchronization separation and
An IC that integrates the functions of deflection signal processing, video signal processing, and color signal processing into one chip, such as the LA-7620.
(manufactured by Sanyo Electric Co., Ltd.) has been developed. Figure 2 shows a circuit diagram of the main parts and peripheral circuits of the above IC.
VIF回路（図示省略）で検波された複合映像信
号はバツフアトランジスタT1のベースに入力さ
れエミツタより出力される。そして、この信号は
抵抗R2，R3及びコンデンサC1よりなる時定数回
路１を通してIC２の27ピンに入力される。27ピ
ンに入力された信号は同期分離トランジスタT2
のエミツタに印加される。この同期分離トランジ
スタT2は同期信号期間のみオンし、コレクタか
ら同期信号が出力されるように抵抗R5，R6によ
りベースバイアスされている。 The composite video signal detected by the VIF circuit (not shown) is input to the base of buffer transistor T1 and output from the emitter. This signal is then input to pin 27 of the IC 2 through a time constant circuit 1 consisting of resistors R 2 and R 3 and a capacitor C 1 . The signal input to pin 27 is sent to the synchronous isolation transistor T2
is applied to the emitter of This synchronization separation transistor T2 is turned on only during the synchronization signal period, and is base-biased by resistors R5 and R6 so that the synchronization signal is output from the collector.
そして、このベース電圧からベースエミツタ間
電圧VBEを引いた電圧Vsとすると、Vsは第３図
ａに示す如くペデスタルレベルとシンクチツプと
の間に設定されておりこれが同期分離レベルとな
る。尚、上述の同期分離回路の詳細は本願出願人
が先に提案している実開昭61−23769号公報
（H04N5／08）に記載されている。 Then, when the voltage Vs is obtained by subtracting the base-emitter voltage V BE from this base voltage, Vs is set between the pedestal level and the sync chip as shown in FIG. 3a, and this becomes the synchronous separation level. The details of the above-mentioned synchronization separation circuit are described in Japanese Utility Model Application No. 61-23769 (H04N5/08), which was previously proposed by the applicant of the present invention.
そして、前記同期分離トランジスタT2のコレ
クタに現われる第３図ｂの同期信号は反転トラン
ジスタT3で反転されAFC回路３に供給される。 The synchronizing signal shown in FIG .
一方、バツフアトランジスタT1のエミツタに
現われる複合映像信号は、3.58MHzのカラーサブ
キヤリヤを減衰せしめ抵抗R3、コイルＬ及びコ
ンデンサC2で構成されるトラツプ回路４及び直
流カツト用のコンデンサC3を通つてIC２の４ピ
ンに入力される。４ピンに入力された信号は反転
増巾用のトランジスタT4のベースに印加され、
コレクタ出力がコントラスストアンプ５等の映像
信号処理回路へ供給される。 On the other hand, the composite video signal appearing at the emitter of the buffer transistor T1 attenuates the 3.58MHz color subcarrier, and a trap circuit 4 consisting of a resistor R3 , a coil L, and a capacitor C2 , and a DC cut capacitor C. 3 and is input to pin 4 of IC2. The signal input to pin 4 is applied to the base of transistor T4 for inversion and amplification,
The collector output is supplied to a video signal processing circuit such as a contrast amplifier 5.
前記トランジスタT4はIC内部の直流バイアス
回路６によりベースバイアスされている。 The base of the transistor T4 is biased by a DC bias circuit 6 inside the IC.
上述の従来回路におけるIC２では映像信号は
同期分離用には時定数回路１を介して入力され、
コントラストアンプ５等のビデオ入力用にはトラ
ツプ回路４を介して入力される構成となつてお
り、映像信号の入力端子が夫々独立していたた
め、ICのピン数の削減の妨げとなつていた。 In the IC2 in the conventional circuit described above, the video signal is inputted via the time constant circuit 1 for synchronization separation,
The video input of the contrast amplifier 5 and the like is configured to be input through the trap circuit 4, and the video signal input terminals are each independent, which hinders the reduction in the number of IC pins.
また、ビデオ入力用の端子に接続された反転増
巾用のトランジスタをIC内部に直流バイアス手
段を別途必要としていた。 Furthermore, the inverting and amplifying transistor connected to the video input terminal required a separate DC bias means inside the IC.
(ハ) 考案が解決しようとする問題点
本考案は上述の点に鑑み為されたものであり、
映像信号処理用ICのピン数を削減すると共にIC
内の反転増巾用トランジスタの直流バイアス手段
を別途必要としないテレビジヨン受像機を提供す
るものである。(c) Problems that the invention aims to solve This invention was created in view of the above points,
Reduce the number of pins of video signal processing IC and
The present invention provides a television receiver that does not require a separate DC bias means for the inverting amplification transistor.
(ニ) 問題点を解決するための手段
本考案は集積回路に複合映像信号からカラーサ
ブキヤリヤ成分を除去した信号を入力する入力端
子を設け、この入力端子に同期分離トランジスタ
及び反転増巾回路を接続し、前記反転増巾トラン
ジスタにはバイアス手段により直流バイアスされ
た前記信号が供給されるテレビジヨン受像機であ
る。(d) Means for solving the problem The present invention provides an input terminal for inputting a signal obtained by removing color subcarrier components from a composite video signal in an integrated circuit, and connects a synchronous separation transistor and an inverting amplification circuit to this input terminal. , and the inverting amplification transistor is supplied with the signal biased by a DC bias means.
(ホ) 作用
上述の手段により同期分離トランジスタ及び反
転増巾トランジスタにはカラーサブキヤリヤ成分
が除去された映像信号が共通のICの入力端子よ
り入力される。(e) Effect By the means described above, a video signal from which color subcarrier components have been removed is input to the synchronous separation transistor and the inverting amplification transistor from the input terminal of a common IC.
(ヘ) 実施例
以下、図面に従い本考案の一実施例を説明す
る。(f) Example An example of the present invention will be described below with reference to the drawings.
第１図は本実施例における映像信号処理回路の
回路図であり、第２図と同一部分には同一符号を
付し説明を省略する。 FIG. 1 is a circuit diagram of a video signal processing circuit in this embodiment, and the same parts as in FIG. 2 are given the same reference numerals and explanations are omitted.
本実施例においては時定数回路１の後段にトラ
ツプ回路４を設けている。そして、映像信号処理
用のIC７に入力される複合映像信号は従来同様、
同期分離トランジスタT2のエミツタに印加され
ると共に、反転増巾用のトランジスタT4のベー
スに印加される。 In this embodiment, a trap circuit 4 is provided after the time constant circuit 1. The composite video signal input to the IC 7 for video signal processing is the same as before.
It is applied to the emitter of the synchronous separation transistor T 2 and to the base of the inverting and amplifying transistor T 4 .
従つて、前記トランジスタT4のベースに印加
される映像信号は既にカラーサブキヤリヤ成分が
減衰されている。また、前記映像信号は同期分離
トランジスタT2のベースバイアスにり直流バイ
アスされているため、別途バイアス手段を介する
ことなく前記トランジスタT4のベースに印加さ
れる。 Therefore, the color subcarrier component of the video signal applied to the base of the transistor T4 has already been attenuated. Further, since the video signal is DC biased by the base bias of the synchronous separation transistor T2 , it is applied to the base of the transistor T4 without going through a separate biasing means.
尚、前記同期分離トランジスタに印加される映
像信号は3.58MHz成分がトラツプされているが、
同期分離動作には何ら影響を与えない。 Note that the 3.58MHz component of the video signal applied to the synchronous separation transistor is trapped.
It has no effect on the synchronization separation operation.
(ト) 考案の効果
上述の如く本考案に依れば、映像信号処理用
ICのピン数を削減できる。(g) Effects of the invention As mentioned above, according to the invention, it is possible to
The number of IC pins can be reduced.
また、ビデオ入力の直流カツトコンデンサ及び
IC内部の反転増巾用トランジスタの直流バイア
ス手段を削除することができる。 Also, the video input DC cut capacitor and
The DC bias means for the inverting amplification transistor inside the IC can be eliminated.
第１図は従来の映像信号処理回路の回路図、第
２図は同要部波形図である。第３図は本考案の一
実施例における映像信号処理回路の回路図であ
る。
１……時定数回路、２７……映像信号処理用の
IC、４……トラツプ回路、６……直流バイアス
回路、T2……同期分離用トランジスタ、T4……
反転増巾トランジスタ。
FIG. 1 is a circuit diagram of a conventional video signal processing circuit, and FIG. 2 is a waveform diagram of the main part thereof. FIG. 3 is a circuit diagram of a video signal processing circuit in one embodiment of the present invention. 1... Time constant circuit, 27... Video signal processing
IC, 4...trap circuit, 6...DC bias circuit, T2 ...transistor for synchronization separation, T4 ...
Inverting amplification transistor.
Claims (1)
から同期信号が出力される同期分離トランジスタ
と、この同期分離トランジスタのベース電極を直
流バイアスする手段と、前記複合映像信号からカ
ラーサブキヤリヤ成分を除去した信号が印加され
反転増巾出力が出力される反転増巾トランジスタ
と、この反転増巾出力が入力される映像信号処理
回路とを備える集積回路を有するテレビジヨン受
像機において、前記集積回路に、前記複合映像信
号からカラーサブキヤリヤ成分を除去した信号を
入力する入力端子を設け、この入力端子に前記同
期分離トランジスタ及び前記反転増巾トランジス
タを接続し、前記反転増巾トランジスタには前記
バイアス手段により直流バイアスされた前記信号
が供給されることを特徴とするテレビジヨン受像
機。 a synchronous separation transistor to which a composite video signal is applied to an input electrode and a synchronous signal is output from an output electrode; means for applying a DC bias to a base electrode of the synchronous separation transistor; and a color subcarrier component is removed from the composite video signal. In a television receiver having an integrated circuit comprising an inverting amplifying transistor to which a signal is applied and an inverted amplified output is output, and a video signal processing circuit to which the inverted amplified output is input, the integrated circuit includes: An input terminal for inputting a signal obtained by removing color subcarrier components from the composite video signal is provided, the synchronous separation transistor and the inverting amplification transistor are connected to this input terminal, and the inverting amplification transistor is connected to the biasing means. A television receiver, characterized in that said signal is supplied with a DC bias.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10556487U JPH0528848Y2 (en) | 1987-07-09 | 1987-07-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10556487U JPH0528848Y2 (en) | 1987-07-09 | 1987-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411062U JPS6411062U (en) | 1989-01-20 |
| JPH0528848Y2 true JPH0528848Y2 (en) | 1993-07-23 |
Family
ID=31338292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10556487U Expired - Lifetime JPH0528848Y2 (en) | 1987-07-09 | 1987-07-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528848Y2 (en) |
-
1987
- 1987-07-09 JP JP10556487U patent/JPH0528848Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411062U (en) | 1989-01-20 |
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