JPH05283707A - 不揮発性半導体記憶素子の駆動方法 - Google Patents
不揮発性半導体記憶素子の駆動方法Info
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- JPH05283707A JPH05283707A JP7503492A JP7503492A JPH05283707A JP H05283707 A JPH05283707 A JP H05283707A JP 7503492 A JP7503492 A JP 7503492A JP 7503492 A JP7503492 A JP 7503492A JP H05283707 A JPH05283707 A JP H05283707A
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- Japan
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- gate electrode
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Abstract
(57)【要約】
【目的】アバランチェ降服を抑えて中性トラップの生成
のなくし、消去特性の劣化を防止する。 【構成】半導体基板１を接地しドレイン領域３を開放状
態のままとする。ソース領域２に、このソース領域２の
接合耐電圧の１／２以下の電圧を印加する。制御ゲート
電極７に負の電圧を印加する。
のなくし、消去特性の劣化を防止する。 【構成】半導体基板１を接地しドレイン領域３を開放状
態のままとする。ソース領域２に、このソース領域２の
接合耐電圧の１／２以下の電圧を印加する。制御ゲート
電極７に負の電圧を印加する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶素子
の駆動方法に関し、特に浮遊ゲート電極を有し電気的に
プログラム可能，消去可能な不揮発性半導体記憶素子の
駆動方法に関する。
の駆動方法に関し、特に浮遊ゲート電極を有し電気的に
プログラム可能，消去可能な不揮発性半導体記憶素子の
駆動方法に関する。
【０００２】
【従来の技術】浮遊ゲート電極を有し電気的にプログラ
ム可能で、電気的に消去可能な不揮発性半導体記憶素子
の代表的な構造例を図５（Ｂ）に示す。
ム可能で、電気的に消去可能な不揮発性半導体記憶素子
の代表的な構造例を図５（Ｂ）に示す。
【０００３】この不揮発性半導体記憶素子は、Ｐ型の半
導体基板１に所定の間隔をおいて形成されたＮ型のソー
ス領域２及びドレイン領域３と、第１の絶縁膜４を介し
てソース領域２上の一部からソース領域２，ドレイン領
域３間上及びドレイン領域３上の一部にかけて形成され
た浮遊ゲート電極５と、第２の絶縁膜６を介して浮遊ゲ
ート電極５上に形成された制御ゲート電極７とを有する
構造となっている。第１及び第２の絶縁膜４，６の膜厚
はそれぞれ、酸化膜厚換算で１０ｎｍ，２４ｎｍ程度で
ある。
導体基板１に所定の間隔をおいて形成されたＮ型のソー
ス領域２及びドレイン領域３と、第１の絶縁膜４を介し
てソース領域２上の一部からソース領域２，ドレイン領
域３間上及びドレイン領域３上の一部にかけて形成され
た浮遊ゲート電極５と、第２の絶縁膜６を介して浮遊ゲ
ート電極５上に形成された制御ゲート電極７とを有する
構造となっている。第１及び第２の絶縁膜４，６の膜厚
はそれぞれ、酸化膜厚換算で１０ｎｍ，２４ｎｍ程度で
ある。
【０００４】上述の不揮発性半導体記憶素子の従来の代
表的な駆動方法は、例えばアイ・イー・イー・イー ジ
ャーナル オブ ソリッド ステイト サーキッツ，第
２４巻、第５号，１９８９年１０月，１２５９〜１２６
４頁「ア ９０ ナノ ワンミリオン イレイズ／プロ
グラム サイクル １メガビット フラッシュ メモリ
ー」（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２４，ＮＯ
５，ＯＣＴＯＢＥＲ １９８９“Ａ ９０・ｎｓ Ｏｎ
ｅ−Ｍｉｌｌｉｏｎ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ Ｃ
ｙｃｌｅ １−Ｍｂｉｔ Ｆｌａｓｈ Ｍｅｍｏｒ
ｙ”）に記載されている。
表的な駆動方法は、例えばアイ・イー・イー・イー ジ
ャーナル オブ ソリッド ステイト サーキッツ，第
２４巻、第５号，１９８９年１０月，１２５９〜１２６
４頁「ア ９０ ナノ ワンミリオン イレイズ／プロ
グラム サイクル １メガビット フラッシュ メモリ
ー」（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２４，ＮＯ
５，ＯＣＴＯＢＥＲ １９８９“Ａ ９０・ｎｓ Ｏｎ
ｅ−Ｍｉｌｌｉｏｎ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ Ｃ
ｙｃｌｅ １−Ｍｂｉｔ Ｆｌａｓｈ Ｍｅｍｏｒ
ｙ”）に記載されている。
【０００５】以下にその駆動方法を説明する。
【０００６】プログラムの際の書込み動作は、半導体基
板１及びソース領域２を接地して制御ゲート電極７に例
えば１２Ｖ、ドレイン領域３に例えば７Ｖの電圧を印加
して飽和領域動作させ、ドレイン領域３近傍で生じるチ
ャンネルホットエネレクトロンを浮遊ゲート電極５に注
入することにより行なう。
板１及びソース領域２を接地して制御ゲート電極７に例
えば１２Ｖ、ドレイン領域３に例えば７Ｖの電圧を印加
して飽和領域動作させ、ドレイン領域３近傍で生じるチ
ャンネルホットエネレクトロンを浮遊ゲート電極５に注
入することにより行なう。
【０００７】また、消去動作は、図５（Ａ）に示すよう
に、半導体基板１及び制御ゲート電極７を接地し、ドレ
イン領域３を電気的に開放状態（何も接続しない状態）
にして、ソース領域２に例えば１１Ｖの高電圧を印加し
て浮遊ゲート電極５に蓄積された電子を絶縁膜４を介し
てソース領域２にファウエラー・ノルドハイムトンネル
効果により放出させることにより行なう。
に、半導体基板１及び制御ゲート電極７を接地し、ドレ
イン領域３を電気的に開放状態（何も接続しない状態）
にして、ソース領域２に例えば１１Ｖの高電圧を印加し
て浮遊ゲート電極５に蓄積された電子を絶縁膜４を介し
てソース領域２にファウエラー・ノルドハイムトンネル
効果により放出させることにより行なう。
【０００８】図６は上述の消去動作を説明するために、
浮遊ゲート電極５と制御ゲート電極７とが電気的に短絡
されているテスト間の不揮発性半導体記憶素子を用いて
測定した、ソース電圧Ｖｓに対するソース電流Ｉｓ特
性，ゲート電流Ｉｇ特性を示す特性図である（このテス
ト用の素子の電気的に短絡された制御ゲート電極７と浮
遊ゲート電極５とを合わせて、以下ゲート電極と呼
ぶ）。
浮遊ゲート電極５と制御ゲート電極７とが電気的に短絡
されているテスト間の不揮発性半導体記憶素子を用いて
測定した、ソース電圧Ｖｓに対するソース電流Ｉｓ特
性，ゲート電流Ｉｇ特性を示す特性図である（このテス
ト用の素子の電気的に短絡された制御ゲート電極７と浮
遊ゲート電極５とを合わせて、以下ゲート電極と呼
ぶ）。
【０００９】測定は上述の消去動作と同様に、半導体基
板及びゲート電極を接地してドレイン領域を開放状態に
し、ソース領域にソース電圧Ｖｓを印加して行った。ソ
ース電流Ｉｓはソース電圧Ｖｓが約１０Ｖ以上でアバラ
ンチェ領域になる。また、ゲート電流Ｉｇが流れ出すの
はソース電圧ＶＳが約１０Ｖの時であり、ソース領域の
接合耐電圧（図６から約１２Ｖ）以下でもゲート電流Ｉ
ｇが流れている時には、ソース領域にはアバランチェ降
服が少しは起っていることになる。
板及びゲート電極を接地してドレイン領域を開放状態に
し、ソース領域にソース電圧Ｖｓを印加して行った。ソ
ース電流Ｉｓはソース電圧Ｖｓが約１０Ｖ以上でアバラ
ンチェ領域になる。また、ゲート電流Ｉｇが流れ出すの
はソース電圧ＶＳが約１０Ｖの時であり、ソース領域の
接合耐電圧（図６から約１２Ｖ）以下でもゲート電流Ｉ
ｇが流れている時には、ソース領域にはアバランチェ降
服が少しは起っていることになる。
【００１０】
【発明が解決しようとする課題】前述した従来の不揮発
性半導体記憶素子の駆動方法では、消去動作の際、ソー
ス領域２に接合耐電圧近い高電圧を印加して浮遊ゲート
電極５に蓄積された電子を放出させる構成となっている
ので、ソース領域２のアバランチェ降服を伴なうため、
アバランチェ降服により生成された正孔が絶縁膜４に注
入され、この絶縁膜４中に中性トラップを生成し、この
中性トラップに電子が捕獲されることにより消去特性が
劣化するという問題点があった。
性半導体記憶素子の駆動方法では、消去動作の際、ソー
ス領域２に接合耐電圧近い高電圧を印加して浮遊ゲート
電極５に蓄積された電子を放出させる構成となっている
ので、ソース領域２のアバランチェ降服を伴なうため、
アバランチェ降服により生成された正孔が絶縁膜４に注
入され、この絶縁膜４中に中性トラップを生成し、この
中性トラップに電子が捕獲されることにより消去特性が
劣化するという問題点があった。
【００１１】本発明の目的は、消去特性の劣化を防止す
ることができる不揮発性半導体記憶素子の駆動方法を提
供することにある。
ることができる不揮発性半導体記憶素子の駆動方法を提
供することにある。
【００１２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶素子の駆動方法は、Ｐ型の半導体基板に所定の間隔
をおいて形成されたＮ型のソース領域及びドレイン領域
と、第１の絶縁膜を介して前記ソース領域上の一部から
前記ソース領域，ドレイン領域間上及び前記ドレイン領
域上の一部にかけて形成された浮遊ゲート電極と、第２
の絶縁膜を介して前記浮遊ゲート電極上に形成された制
御ゲート電極とを備えた不揮発性半導体記憶素子のドレ
イン領域に電圧を印加しない開放状態とし、前記ソース
領域にこのソース領域の接合耐電圧の１／２の電圧を越
えない正の電圧を前記半導体基板の電圧を基準として印
加し、前記制御ゲート電極に前記半導体基板の電圧を基
準として負の所定の電圧を印加し前記不揮発性半導体記
憶素子の記憶内容を消去するようにした構成を有してい
る。
記憶素子の駆動方法は、Ｐ型の半導体基板に所定の間隔
をおいて形成されたＮ型のソース領域及びドレイン領域
と、第１の絶縁膜を介して前記ソース領域上の一部から
前記ソース領域，ドレイン領域間上及び前記ドレイン領
域上の一部にかけて形成された浮遊ゲート電極と、第２
の絶縁膜を介して前記浮遊ゲート電極上に形成された制
御ゲート電極とを備えた不揮発性半導体記憶素子のドレ
イン領域に電圧を印加しない開放状態とし、前記ソース
領域にこのソース領域の接合耐電圧の１／２の電圧を越
えない正の電圧を前記半導体基板の電圧を基準として印
加し、前記制御ゲート電極に前記半導体基板の電圧を基
準として負の所定の電圧を印加し前記不揮発性半導体記
憶素子の記憶内容を消去するようにした構成を有してい
る。
【００１３】また、ソース領域を開放状態とし、ドレイ
ン領域にこのドレイン領域の接合耐電圧の１／２の電圧
を越えない正の所定の電圧を半導体基板の電圧を基準と
して印加し、不揮発性半導体記憶素子の記憶内容を消去
するようにした構成を有している。
ン領域にこのドレイン領域の接合耐電圧の１／２の電圧
を越えない正の所定の電圧を半導体基板の電圧を基準と
して印加し、不揮発性半導体記憶素子の記憶内容を消去
するようにした構成を有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例を説明するための等価回路図及び駆動対象の
不揮発性半導体素子の断面図である。
１の実施例を説明するための等価回路図及び駆動対象の
不揮発性半導体素子の断面図である。
【００１６】この実施例が図５（Ａ），（Ｂ）に示され
た従来の不揮発性半導体記憶素子の駆動方法と相違する
点は、ソース領域２にこのソース領域２の接合耐電圧の
１／２の電圧を越えない正のソース電圧Ｖｓ（例えば＋
５Ｖ）を印加し、制御ゲート電極７に負のゲート電圧−
Ｖｇ（例えば−９Ｖ）を印加し、不揮発性半導体記憶素
子ＭＣの記憶内容を消去するようにした点にある。
た従来の不揮発性半導体記憶素子の駆動方法と相違する
点は、ソース領域２にこのソース領域２の接合耐電圧の
１／２の電圧を越えない正のソース電圧Ｖｓ（例えば＋
５Ｖ）を印加し、制御ゲート電極７に負のゲート電圧−
Ｖｇ（例えば−９Ｖ）を印加し、不揮発性半導体記憶素
子ＭＣの記憶内容を消去するようにした点にある。
【００１７】次にこの実施例の動作について説明する。
【００１８】書込み動作については従来例と同様である
ので、その説明は省略する。
ので、その説明は省略する。
【００１９】消去動作は、半導体基板１を接地し、ドレ
イン領域３を開放状態にしてソース領域２にはそのソー
ス領域２の接合耐電圧（この例では約１２Ｖ）より十分
に低く接合耐電圧の１／２以下の電圧、例えば＋５Ｖを
印加し、制御ゲート電極７には負の電圧、例えば−９Ｖ
を印加して浮遊ゲート電極５に蓄積された電子をファウ
エラー、ノルドハイムトンネル効果により放出させるこ
とにより行う。
イン領域３を開放状態にしてソース領域２にはそのソー
ス領域２の接合耐電圧（この例では約１２Ｖ）より十分
に低く接合耐電圧の１／２以下の電圧、例えば＋５Ｖを
印加し、制御ゲート電極７には負の電圧、例えば−９Ｖ
を印加して浮遊ゲート電極５に蓄積された電子をファウ
エラー、ノルドハイムトンネル効果により放出させるこ
とにより行う。
【００２０】図２は本発明の消去動作を説明するため、
前述の従来例の説明にも用いた、浮遊ゲート電極５と制
御ゲート電極７とを電気的に短絡したテスト用の素子を
用いてトンネル膜となる第１の絶縁膜４に消去動作時に
約１３ＭＶ／ｃｍの電界が印加されると想定してソース
領域２に印加されるソース電圧Ｖｓにより、ソース電流
Ｉｓのゲート電流Ｉｇに対する割合Ｉｓ／Ｉｇがどう変
わるかを測定したものである。
前述の従来例の説明にも用いた、浮遊ゲート電極５と制
御ゲート電極７とを電気的に短絡したテスト用の素子を
用いてトンネル膜となる第１の絶縁膜４に消去動作時に
約１３ＭＶ／ｃｍの電界が印加されると想定してソース
領域２に印加されるソース電圧Ｖｓにより、ソース電流
Ｉｓのゲート電流Ｉｇに対する割合Ｉｓ／Ｉｇがどう変
わるかを測定したものである。
【００２１】ソース電圧Ｖｓが大きくなりソース領域２
の接合耐電圧１２Ｖに近づくに従いＩｓ／Ｉｇは急増し
ている。これはソース電圧Ｖｓが接合耐電圧に近づくに
従いソース電流Ｉｓのアバランチェ電流の成分が急増す
ることを示している。ソース電圧Ｖｓが接合耐電圧の約
半分（約６Ｖ）以下ではＩｓ／Ｉｇはほぼ一定であり、
この領域ではソース領域のアバランチェ降服はほぼ完全
に抑えられていると考えられる。従って、消去動作の
際、ソース領域２に印加する電圧はソース領域２の接合
耐電圧の半分以下にしている。
の接合耐電圧１２Ｖに近づくに従いＩｓ／Ｉｇは急増し
ている。これはソース電圧Ｖｓが接合耐電圧に近づくに
従いソース電流Ｉｓのアバランチェ電流の成分が急増す
ることを示している。ソース電圧Ｖｓが接合耐電圧の約
半分（約６Ｖ）以下ではＩｓ／Ｉｇはほぼ一定であり、
この領域ではソース領域のアバランチェ降服はほぼ完全
に抑えられていると考えられる。従って、消去動作の
際、ソース領域２に印加する電圧はソース領域２の接合
耐電圧の半分以下にしている。
【００２２】このように本発明による電圧配分で不揮発
性半導体記憶素子ＭＣを駆動することによりソース領域
２のアバランチェ降服を完全に抑えることができ、従っ
て絶縁膜４中の中性トランプの生成もなくなり、消去特
性の劣化を防止することができる。この様子を図３に示
す。
性半導体記憶素子ＭＣを駆動することによりソース領域
２のアバランチェ降服を完全に抑えることができ、従っ
て絶縁膜４中の中性トランプの生成もなくなり、消去特
性の劣化を防止することができる。この様子を図３に示
す。
【００２３】従来例の場合、繰り返し回数が１万回を越
えると消去特性の劣化が顕著になっているのに対し、本
発明の場合には、消去特性の劣化は繰り返し回数が１０
万回を越えても僅かである。これは前述したように本発
明の場合には、消去動作時にアバランチェ降服が抑えら
れているため、ソース領域２近傍の絶縁膜４に捕獲され
る電子量が従来例より少なくなるためである。
えると消去特性の劣化が顕著になっているのに対し、本
発明の場合には、消去特性の劣化は繰り返し回数が１０
万回を越えても僅かである。これは前述したように本発
明の場合には、消去動作時にアバランチェ降服が抑えら
れているため、ソース領域２近傍の絶縁膜４に捕獲され
る電子量が従来例より少なくなるためである。
【００２４】図４は本発明の第２の実施例を説明するた
めの等価回路図である。
めの等価回路図である。
【００２５】上述の第１の実施例では、消去動作の際、
浮遊ゲート電極５か３ソース領域２へ電子を放出させた
が、この実施例のように、浮遊ゲート電極５からドレイ
ン領域３へ放出させることも可能である。
浮遊ゲート電極５か３ソース領域２へ電子を放出させた
が、この実施例のように、浮遊ゲート電極５からドレイ
ン領域３へ放出させることも可能である。
【００２６】すなわち、半導体基板１を接地し、ソース
領域２を開放状態にしたドレイン領域３にはこのドレイ
ン領域３の接合耐電圧の半分以下の正電圧、例えば４Ｖ
を、また、制御ゲート電極７には負電圧、例えば−１０
Ｖをそれぞれ印加して浮遊ゲート電極５に蓄積される電
子を絶縁膜４を介してドレイン領域３へファウエラー・
ノルドハイムトンネル効果により放出して行う。
領域２を開放状態にしたドレイン領域３にはこのドレイ
ン領域３の接合耐電圧の半分以下の正電圧、例えば４Ｖ
を、また、制御ゲート電極７には負電圧、例えば−１０
Ｖをそれぞれ印加して浮遊ゲート電極５に蓄積される電
子を絶縁膜４を介してドレイン領域３へファウエラー・
ノルドハイムトンネル効果により放出して行う。
【００２７】ここで不揮発性半導体記憶素子ＭＣを用い
てメモリセルアレイを構成したときの動作を考えると、
第１の実施例では消去動作の際、ソース領域２は共通接
続され、制御ゲート電極７は通常ワード線に接続される
ので、共通のワード線と接続するメモリセルは全て一括
消去されるのに対し、第２の実施例では、ドレイン領域
３と接続するディジット線及び制御ゲート電極７と接続
するワード線により任意の１アドレスのメモリセルを消
去できる利点がある。
てメモリセルアレイを構成したときの動作を考えると、
第１の実施例では消去動作の際、ソース領域２は共通接
続され、制御ゲート電極７は通常ワード線に接続される
ので、共通のワード線と接続するメモリセルは全て一括
消去されるのに対し、第２の実施例では、ドレイン領域
３と接続するディジット線及び制御ゲート電極７と接続
するワード線により任意の１アドレスのメモリセルを消
去できる利点がある。
【００２８】
【発明の効果】以上説明したように本発明は、不揮発性
半導体記憶素子のドレイン領域（又はソース領域）を開
放状態とし、ソース領域（又はドレイン領域）にこのソ
ース領域（ドレイン領域）の接合耐電圧の１／２以下の
電圧を印加し、制御ゲート電極に負の電圧を印加する構
成とすることにより、ソース領域（ドレイン領域）のア
バランチェ降服を抑えることができるので、第１の絶縁
膜に中性トラップが発生しなくなり、従って消去特性の
劣化を防止することができる効果がある。
半導体記憶素子のドレイン領域（又はソース領域）を開
放状態とし、ソース領域（又はドレイン領域）にこのソ
ース領域（ドレイン領域）の接合耐電圧の１／２以下の
電圧を印加し、制御ゲート電極に負の電圧を印加する構
成とすることにより、ソース領域（ドレイン領域）のア
バランチェ降服を抑えることができるので、第１の絶縁
膜に中性トラップが発生しなくなり、従って消去特性の
劣化を防止することができる効果がある。
【図１】本発明の第１の実施例を説明するための等価回
路図及び駆動対象の不揮発性半導体記憶素子の断面図で
ある。
路図及び駆動対象の不揮発性半導体記憶素子の断面図で
ある。
【図２】第１の実施例の消去動作を説明するためのソー
ス電圧に対するソース電流のゲート電流比の特性図であ
る。
ス電圧に対するソース電流のゲート電流比の特性図であ
る。
【図３】第１の実施例の効果を説明するための消去特性
の劣化特性図である。
の劣化特性図である。
【図４】本発明の第２の実施例を説明するための等価回
路図である。
路図である。
【図５】従来の不揮発性半導体記憶素子の駆動方法を説
明するための等価回路図及び駆動対象の不揮発性半導体
記憶素子の断面図である。
明するための等価回路図及び駆動対象の不揮発性半導体
記憶素子の断面図である。
【図６】図５に示された不揮発性半導体記憶素子の駆動
方法の消去動作を説明するためのソース電圧に対するソ
ース電流，ゲート電流の特性図である。
方法の消去動作を説明するためのソース電圧に対するソ
ース電流，ゲート電流の特性図である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ 絶縁膜 ５ 浮遊ゲート電極 ６ 絶縁膜 ７ 制御ゲート電極 ＭＣ 不揮発性半導体記憶素子
Claims (2)
- 【請求項１】 Ｐ型の半導体基板に所定の間隔をおいて
形成されたＮ型のソース領域及びドレイン領域と、第１
の絶縁膜を介して前記ソース領域上の一部から前記ソー
ス領域，ドレイン領域間上及び前記ドレイン領域上の一
部にかけて形成された浮遊ゲート電極と、第２の絶縁膜
を介して前記浮遊ゲート電極上に形成された制御ゲート
電極とを備えた不揮発性半導体記憶素子のドレイン領域
に電圧を印加しない開放状態とし、前記ソース領域にこ
のソース領域の接合耐電圧の１／２の電圧を越えない正
の電圧を前記半導体基板の電圧を基準として印加し、前
記制御ゲート電極に前記半導体基板の電圧を基準として
負の所定の電圧を印加し前記不揮発性半導体記憶素子の
記憶内容を消去するようにしたことを特徴とする不揮発
性半導体記憶素子の駆動方法。 - 【請求項２】 ソース領域を開放状態とし、ドレイン領
域にこのドレイン領域の接合耐電圧の１／２の電圧を越
えない正の所定の電圧を半導体基板の電圧を基準として
印加し、不揮発性半導体記憶素子の記憶内容を消去する
ようにした請求項１記載の不揮発性半導体記憶素子の駆
動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7503492A JPH05283707A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体記憶素子の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7503492A JPH05283707A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体記憶素子の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283707A true JPH05283707A (ja) | 1993-10-29 |
Family
ID=13564511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7503492A Pending JPH05283707A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体記憶素子の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829175B2 (en) * | 2002-09-09 | 2004-12-07 | Macronix International Co., Ltd. | Erasing method for non-volatile memory |
-
1992
- 1992-03-31 JP JP7503492A patent/JPH05283707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829175B2 (en) * | 2002-09-09 | 2004-12-07 | Macronix International Co., Ltd. | Erasing method for non-volatile memory |
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