JPH05283706A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents

絶縁ゲ−ト型電界効果トランジスタ

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JPH05283706A
JPH05283706A JP4103658A JP10365892A JPH05283706A JP H05283706 A JPH05283706 A JP H05283706A JP 4103658 A JP4103658 A JP 4103658A JP 10365892 A JP10365892 A JP 10365892A JP H05283706 A JPH05283706 A JP H05283706A
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Wataru Tomoshige
渉 友繁
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Shindengen Electric Manufacturing Co Ltd
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Shindengen Electric Manufacturing Co Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 絶縁ゲ−ト型電界効果トランジスタにおいて
有効面積の拡大を図り低オン抵抗化を図ると共に製造プ
ロセス時のウェハ−の損傷を防止する。 【構成】 予め画定されたソ−スボンディングパット区
域直下の半導体基体２に複数個のセル領域８と、プロ−
バ工程対応の小区域のプロ−バ領域９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野の説明】本発明は絶縁ゲ−ト型電界
効果トランジスタ（以下ＭＯＳＦＥＴ）の構造に関する
ものである。
【０００２】
【従来技術とその問題点】図１及び図２はこの種の従来
構造を示す平面パタ−ン図及び同１図Ａ−Ａ′拡大断面
図で、この構造はＮ-／Ｎ+エピタキシアルウェハ−２上
にチャネル領域３及びソ−ス領域４から成る単位セルを
複数個形成し、電流を縦にドレイン５からソ−ス４へ流
し込む構造となっている。この従来構造はスイッチング
タイムが速く、高耐圧化が計り易いという点では優れて
いるが、反面ＭＯＳトランジスタ特有のオン抵抗が大き
いという欠点がある。
【０００３】一方半導体基体２の一面に多数のセル単位
体を形成し、共通配線７を施し外部電極とする場合には
該基体２の一区域を予めソ−ス等のボンディングパッ （２） ド領域Ｓとして特定し、該領域Ｓの直下の半導体基体面
にはセル単位体を形成しない。なお図ではＦＥＴとして
機能しないＰ+拡散領域６を設けている。このため該領域
Ｓ下の半導体基体領域の有効利用が図れず、これ又、オ
ン抵抗を大きくする要因になっている。
【０００４】
【発明の目的】本発明は半導体基体の有効面積の拡大を
図りオン抵抗を小さくすると共に製造工程でのギス等に
よる特性不良の発生を防止したＭＯＳＦＥＴを提供する
ものである。
【０００５】
【課題を解決するための本発明の手段】本発明は半導体
基体の一面に単位セルの群から成るソ−ス領域を設け
又、他面にドレイン領域を形成した絶縁ゲ−ト型電界効
果トランジスタにおいて、前記半導体基体の一面に予め
単位セル共通のソ−スボンディングパット区域を設ける
と共に該ソ−スボンディング区域直下の半導体基体を複
数の単位セル領域と、前記単位セル領域の２倍〜３倍の
面積のプロ−バ領域として利用を図るように構成したも
のである。
【０００６】
【実施例】図３ａ、ｂ、及びｃは本発明の一実施例構造
を示す平面図、同ａ図Ａ−Ａ′拡大断面図及び同ａ図Ｂ
−Ｂ′拡大断面図で従来例と同一符号は同等部分を示
す。本発明は従来例と対比して明確なように予め設定さ
れたソ−スボンディングパット領域Ｓ直下の半導体基体
に複数個の単位セル領域８と、該単位セル領域８の２〜
３倍の面積のＰ+拡散（プロ−バ）領域９を設けるよう
にしたものである。なお、図中１０は酸化膜、１１はゲ
−トポリシリコン、１２層間絶縁膜（ＰＳＧ）７はソ−
ス電極金属（Ａｌ）、１３は最終保護膜である。
【０００７】（３） 実施例はソ−スボンディングパットＳの１部(たとえば
１００μ×１００μ)をＰ+にしてプロ−バ領域として他
の部分はＭＯＳＦＥＴとして働く有効部として利用した
点である。上記Ｐ+の面積はプロ−バの針によって付く
キズよりも大きければよく一般的には１００×１００μ
あれば十分である。因みにプロ−バ工程とはウェハ−の
状態で拡散工程等の終了後において各セル等の特性チェ
ック選択等のためにプロ−バ針を電極部に接触せしめて
ソ−ス・ドレイン間の電流、電圧等の良、非判定を行う
ものであり、プロ−バ針接触時に直下のウェハ−表面を
損傷し、特性劣化をしばしば来す。
【０００８】
【発明の効果】以上の説明から明らかなように本発明に
よれば半導体基体の有効面積の利用向上が図れるのでオ
ン抵抗の低減化に好適であると同時に製造プロセスでの
ウェハ−損傷を防止できるので特にＭＯＳＦＥＴやＩＧ
ＢＴの製品に有効でありソ−スボンディングパットの大
きくなる大電流用の大型チップに有効である。
【図面の簡単な説明】
【図１】従来構造図
【図２】従来構造図
【図３ａ】本発明の実施例構造（平面）図
【図３ｂ】本発明の一実施例構造（断面）図
【図３ｃ】本発明の一実施例構造（断面）図
【符号の説明】
２ 半導体基体 （４） ３ チャネル領域 ４ ソ−ス領域 ５ ドレイン領域 ６ Ｐ+領域 ７ ソ−ス電極金属 ８ セル領域 ９ プロ−バ領域 Ｓ ソ−スボンディングパット区域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の一面に単位セルの群から成
    るソ−ス領域を設け又、他面にドレイン領域を形成した
    絶縁ゲ−ト型電界効果トランジスタにおいて、前記半導
    体基体の一面に予め単位セル共通のソ−スボンディング
    パット区域を設けると共に該ソ−スボンディング区域直
    下の半導体基体を複数の単位セル領域と、前記単位セル
    領域の２倍〜３倍の面積のプロ−バ領域としたことを特
    徴とする絶縁ゲ−ト型電界効果トランジスタ。
  2. 【請求項２】 プロ−バ領域の面積を１００μｍ2〜２
    ００μｍ2としたことを特徴とする特許請求の範囲１項
    記載の絶縁ゲ−ト型電界効果トランジスタ。
JP4103658A 1992-03-30 1992-03-30 絶縁ゲ−ト型電界効果トランジスタ Pending JPH05283706A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018225571A1 (ja) * 2017-06-09 2018-12-13 富士電機株式会社 半導体装置および半導体装置の製造方法

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