JPH05282888A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH05282888A JPH05282888A JP7792792A JP7792792A JPH05282888A JP H05282888 A JPH05282888 A JP H05282888A JP 7792792 A JP7792792 A JP 7792792A JP 7792792 A JP7792792 A JP 7792792A JP H05282888 A JPH05282888 A JP H05282888A
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Abstract
(57)【要約】
【目的】 本発明は、メモリセルに破壊が生じても、重
複して記憶させた各データが同時に失われず高い信頼性
を保持することを目的とする。 【構成】 複数個のページから構成されるブロックに分
割されたメモリセルアレイを備えたメモリ手段１０と、
同一内容のデータをメモリ手段１０の複数箇所に重複し
て記憶させる場合において、その各データが記憶される
領域が同一ブロックを共有することがないように制御す
る制御手段２０とを有することを特徴とする。
複して記憶させた各データが同時に失われず高い信頼性
を保持することを目的とする。 【構成】 複数個のページから構成されるブロックに分
割されたメモリセルアレイを備えたメモリ手段１０と、
同一内容のデータをメモリ手段１０の複数箇所に重複し
て記憶させる場合において、その各データが記憶される
領域が同一ブロックを共有することがないように制御す
る制御手段２０とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。
【０００２】
【従来の技術】従来コンピュータシステムの記憶装置と
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。
【０００３】そこで近年ＥＥＰＲＯＭを用いた半導体メ
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。
【０００４】しかしＥＥＰＲＯＭは書き込み／消去回数
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。
【０００５】ＥＥＰＲＯＭのひとつとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常１ブロックは独
立に消去可能な最小単位となる。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常１ブロックは独
立に消去可能な最小単位となる。
【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶSSとし、ｐ型
ウェル及びｎ型基板に高電圧ＶPP（例えば２０Ｖ）を印
加する。これにより、全てのメモリセルにおいて浮遊ゲ
ートから基板に電子が放出され、しきい値は負の方向に
シフトする。通常この状態を”１”状態と定義する。ま
たチップ消去は全ＮＡＮＤブロックを選択状態にするこ
とによりなされる。
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶSSとし、ｐ型
ウェル及びｎ型基板に高電圧ＶPP（例えば２０Ｖ）を印
加する。これにより、全てのメモリセルにおいて浮遊ゲ
ートから基板に電子が放出され、しきい値は負の方向に
シフトする。通常この状態を”１”状態と定義する。ま
たチップ消去は全ＮＡＮＤブロックを選択状態にするこ
とによりなされる。
【０００７】データ書き込み動作は、ビット線から最も
離れた位置のメモリセルから順に行われる。ＮＡＮＤブ
ロック内の選択された制御ゲートには高電圧ＶPP（例え
ば２０Ｖ）を印加し、他の非選択ゲートには中間電位Ｖ
M （例えば１０Ｖ）を与える。またビット線にはデータ
に応じて、ＶSS又はＶM を与える。ビット線にＶSSが与
えられたとき（”０”書き込み）、その電位は選択メモ
リセルに伝達され、浮遊ゲートに電子注入が生ずる。こ
れによりその選択メモリセルのしきい値は正方向にシフ
トする。通常この状態を”０”状態と定義する。ビット
線にＶM が与えられた（”１”書き込み）メモリセルに
は電子注入は起らず、従ってしきい値は変化せず負に留
まる。
離れた位置のメモリセルから順に行われる。ＮＡＮＤブ
ロック内の選択された制御ゲートには高電圧ＶPP（例え
ば２０Ｖ）を印加し、他の非選択ゲートには中間電位Ｖ
M （例えば１０Ｖ）を与える。またビット線にはデータ
に応じて、ＶSS又はＶM を与える。ビット線にＶSSが与
えられたとき（”０”書き込み）、その電位は選択メモ
リセルに伝達され、浮遊ゲートに電子注入が生ずる。こ
れによりその選択メモリセルのしきい値は正方向にシフ
トする。通常この状態を”０”状態と定義する。ビット
線にＶM が与えられた（”１”書き込み）メモリセルに
は電子注入は起らず、従ってしきい値は変化せず負に留
まる。
【０００８】データの読み出し動作はＮＡＮＤブロック
内の選択されたメモリセルの制御ゲートをＶSSとして、
その以外の制御ゲート及び選択ゲートをＶCCとし選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。
内の選択されたメモリセルの制御ゲートをＶSSとして、
その以外の制御ゲート及び選択ゲートをＶCCとし選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。
【０００９】ここでは４ＭビットＮＡＮＤ型ＥＥＰＲＯ
Ｍを用いたメモリ装置における従来のファイル管理領域
のデータに対するバックアップデータの記憶方法につい
て説明する。４ＭビットＮＡＮＤ型ＥＥＰＲＯＭは１ペ
ージが５１２バイト（１バイトは８ビット）で、１ＮＡ
ＮＤブロックは８ページ（５１２×８＝４Ｋバイト）構
成となっており、１２８ブロックを有する。このような
構成のメモリ装置において、従来はデータの破壊に備え
て、図５に示すように、ファイル管理領域のデータ等重
要データに対して同様の内容のバックアップデータを保
持していたが、これらの半導体メモリ素子の構造に関す
る配慮がされないため、第１のファイル管理領域と、第
２のファイル管理領域の両データは同一ＮＡＮＤブロッ
ク１を共有する位置に記憶されることが多かった。
Ｍを用いたメモリ装置における従来のファイル管理領域
のデータに対するバックアップデータの記憶方法につい
て説明する。４ＭビットＮＡＮＤ型ＥＥＰＲＯＭは１ペ
ージが５１２バイト（１バイトは８ビット）で、１ＮＡ
ＮＤブロックは８ページ（５１２×８＝４Ｋバイト）構
成となっており、１２８ブロックを有する。このような
構成のメモリ装置において、従来はデータの破壊に備え
て、図５に示すように、ファイル管理領域のデータ等重
要データに対して同様の内容のバックアップデータを保
持していたが、これらの半導体メモリ素子の構造に関す
る配慮がされないため、第１のファイル管理領域と、第
２のファイル管理領域の両データは同一ＮＡＮＤブロッ
ク１を共有する位置に記憶されることが多かった。
【００１０】しかしここでＮＡＮＤ型ＥＥＰＲＯＭにお
いて、動作中の破壊モードについて考える。ＮＡＮＤ型
ＥＥＰＲＯＭでは書き込み動作中にメモリセルのトンネ
ル酸化膜に高電界が印加されるため、破壊を生じるおそ
れがある。破壊が生じた場合には同時に浮遊ゲートと制
御ゲート間の絶縁膜も破壊し、制御ゲートと基板間がシ
ョートし結果としてロウ（ｒｏｗ）不良（１ページ不
良）となるおそれがある。ＮＡＮＤ型ＥＥＰＲＯＭにお
いてロウ不良が発生すると、ＮＡＮＤブロック全体が正
常に動作しなくなる。なぜならワード線は非選択の時に
おいてもトランスファーゲートとして正しく作用する必
要があるため、１ページでも不良となるとＮＡＮＤブロ
ック全体のデータが破壊される。よって同一ＮＡＮＤブ
ロック上に存在する両データはいずれもが破壊されてし
まいバックアップデータとしての役割を有しなくなる。
いて、動作中の破壊モードについて考える。ＮＡＮＤ型
ＥＥＰＲＯＭでは書き込み動作中にメモリセルのトンネ
ル酸化膜に高電界が印加されるため、破壊を生じるおそ
れがある。破壊が生じた場合には同時に浮遊ゲートと制
御ゲート間の絶縁膜も破壊し、制御ゲートと基板間がシ
ョートし結果としてロウ（ｒｏｗ）不良（１ページ不
良）となるおそれがある。ＮＡＮＤ型ＥＥＰＲＯＭにお
いてロウ不良が発生すると、ＮＡＮＤブロック全体が正
常に動作しなくなる。なぜならワード線は非選択の時に
おいてもトランスファーゲートとして正しく作用する必
要があるため、１ページでも不良となるとＮＡＮＤブロ
ック全体のデータが破壊される。よって同一ＮＡＮＤブ
ロック上に存在する両データはいずれもが破壊されてし
まいバックアップデータとしての役割を有しなくなる。
【００１１】
【発明が解決しようとする課題】上述のように従来の半
導体メモリ装置では、本来、高信頼性を確保するために
重複して記憶された両データのうちの一方のメモリセル
に破壊が発生しただけで、その両データが同時に失われ
て、装置の信頼性を著しく損なうという問題があった。
導体メモリ装置では、本来、高信頼性を確保するために
重複して記憶された両データのうちの一方のメモリセル
に破壊が発生しただけで、その両データが同時に失われ
て、装置の信頼性を著しく損なうという問題があった。
【００１２】本発明は以上のような問題に鑑みなされた
もので、その目的とするところは、メモリセルアレイを
構成するメモリセルに破壊が生じても、重複して記憶さ
せた各データが同時に失われることがなく高い信頼性を
保持することができる不揮発性半導体メモリ装置を提供
することにある。
もので、その目的とするところは、メモリセルアレイを
構成するメモリセルに破壊が生じても、重複して記憶さ
せた各データが同時に失われることがなく高い信頼性を
保持することができる不揮発性半導体メモリ装置を提供
することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数個のページから構成されるブロック
に分割されたメモリセルアレイを備え、不揮発性メモリ
機能を有するメモリ手段と、同一内容のデータを前記メ
モリ手段の複数箇所に重複して記憶させる不揮発性半導
体メモリ装置において、当該各データの記憶される領域
が同一の前記ブロックを共有することがないように制御
する制御手段とを有することを要旨とする。
に、本発明は、複数個のページから構成されるブロック
に分割されたメモリセルアレイを備え、不揮発性メモリ
機能を有するメモリ手段と、同一内容のデータを前記メ
モリ手段の複数箇所に重複して記憶させる不揮発性半導
体メモリ装置において、当該各データの記憶される領域
が同一の前記ブロックを共有することがないように制御
する制御手段とを有することを要旨とする。
【００１４】
【作用】上記構成において、重複して記憶させる各デー
タの領域が同一ブロックを共有することがないので、メ
モリセルアレイを構成するメモリセルに破壊が生じて
も、各データが同時に失われることがなく高い信頼性を
保持することが可能となる。
タの領域が同一ブロックを共有することがないので、メ
モリセルアレイを構成するメモリセルに破壊が生じて
も、各データが同時に失われることがなく高い信頼性を
保持することが可能となる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１６】図１は、不揮発性半導体メモリ装置の構成
を示すブロック図である。本装置は、メモリ手段として
のメモリ部１０とその制御手段となるコントローラ部２
０及びホストシステム４０とのインターフェイス部３０
からなっている。メモリ部１０は、複数個のページから
なるブロックに分割されたＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイで構成されている。
を示すブロック図である。本装置は、メモリ手段として
のメモリ部１０とその制御手段となるコントローラ部２
０及びホストシステム４０とのインターフェイス部３０
からなっている。メモリ部１０は、複数個のページから
なるブロックに分割されたＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイで構成されている。
【００１７】次に、上述のように構成された不揮発性半
導体メモリ装置において、コントローラ部２０の制御に
よりメモリ部１０の複数箇所にファイル管理領域を記憶
する例を説明する。
導体メモリ装置において、コントローラ部２０の制御に
よりメモリ部１０の複数箇所にファイル管理領域を記憶
する例を説明する。
【００１８】図２は、メモリ部１０上の第１のメモリマ
ップ例を示している。この制御例では、同図に示すメモ
リマップのようにメモリ部１０上に第１のファイル管理
領域と第２のファイル管理領域を確保し、残りをメモリ
領域として割り当てている。この第１及び第２の管理領
域は別々のＮＡＮＤブロック１，２上に配置されるよう
にコントローラ部２０によって、制御されている。
ップ例を示している。この制御例では、同図に示すメモ
リマップのようにメモリ部１０上に第１のファイル管理
領域と第２のファイル管理領域を確保し、残りをメモリ
領域として割り当てている。この第１及び第２の管理領
域は別々のＮＡＮＤブロック１，２上に配置されるよう
にコントローラ部２０によって、制御されている。
【００１９】ホストシステム４０からデータ読み出しの
要求があると、コントローラ部２０はファイル管理領域
を参照して、ホストシステム４０から示された論理アド
レスをメモリチップ内の物理アドレスに変換してアクセ
スする。このときコントローラ部２０は第１及び第２の
ファイル管理領域のデータを比較し、両者が同じ内容な
らば上記ファイル管理領域のデータは破壊されず正しい
情報を保持していると判断することができる。内容が異
なる場合には、冗長ビットを参照して２つのファイル管
理領域のデータのうち一方を正しいデータとして選択す
る。
要求があると、コントローラ部２０はファイル管理領域
を参照して、ホストシステム４０から示された論理アド
レスをメモリチップ内の物理アドレスに変換してアクセ
スする。このときコントローラ部２０は第１及び第２の
ファイル管理領域のデータを比較し、両者が同じ内容な
らば上記ファイル管理領域のデータは破壊されず正しい
情報を保持していると判断することができる。内容が異
なる場合には、冗長ビットを参照して２つのファイル管
理領域のデータのうち一方を正しいデータとして選択す
る。
【００２０】当然のことながら、ファイル管理領域はＮ
ＡＮＤブロックと等しい大きさを有する必要はない。図
３の第２のメモリマップ例に示すように複数個のＮＡＮ
Ｄブロック１〜４にわたって確保されてもよい。
ＡＮＤブロックと等しい大きさを有する必要はない。図
３の第２のメモリマップ例に示すように複数個のＮＡＮ
Ｄブロック１〜４にわたって確保されてもよい。
【００２１】また図４の第３のメモリマップ例に示すよ
うに、第１、第２及び第３のファイル管理領域を確保し
てもよい。当然この場合も３つのファイル管理領域は別
々のＮＡＮＤブロック１，２，３上に配置されるよう制
御されるのはいうまでもない。この場合３つのファイル
管理領域のデータ内容を比較照合し、全てのデータが同
一であれば、正しい情報とみなし、１つのデータが他の
２つのデータと異なれば、残りの２つのデータが正しい
情報であると認識する。
うに、第１、第２及び第３のファイル管理領域を確保し
てもよい。当然この場合も３つのファイル管理領域は別
々のＮＡＮＤブロック１，２，３上に配置されるよう制
御されるのはいうまでもない。この場合３つのファイル
管理領域のデータ内容を比較照合し、全てのデータが同
一であれば、正しい情報とみなし、１つのデータが他の
２つのデータと異なれば、残りの２つのデータが正しい
情報であると認識する。
【００２２】そして、以上の各例に示したように、ファ
イル管理領域のデータとそのファイル管理領域のデータ
に対するバックアップデータが同一ＮＡＮＤブロック内
に記憶されないよう制御することによって、メモリセル
に破壊が生じても同時に各データが失われることがな
く、高い信頼性を保持することが可能となる。
イル管理領域のデータとそのファイル管理領域のデータ
に対するバックアップデータが同一ＮＡＮＤブロック内
に記憶されないよう制御することによって、メモリセル
に破壊が生じても同時に各データが失われることがな
く、高い信頼性を保持することが可能となる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
第１に、同一内容のデータをメモリ手段の複数箇所に記
憶させる場合において、その各データの記憶される領域
が同一のブロックを共有することがないようにしたた
め、メモリセルアレイを構成するメモリセルに破壊が生
じても、重複して記憶させた各データが同時に失われる
ことがなく高い信頼性を保持することができる。
第１に、同一内容のデータをメモリ手段の複数箇所に記
憶させる場合において、その各データの記憶される領域
が同一のブロックを共有することがないようにしたた
め、メモリセルアレイを構成するメモリセルに破壊が生
じても、重複して記憶させた各データが同時に失われる
ことがなく高い信頼性を保持することができる。
【００２４】第２に、重複して記憶するデータは、例え
ばファイル管理領域の一部の重要データ等、メモリ手段
に記憶されるデータのうちの一部分とすることにより、
重複記憶領域となるブロック数を少なくすることができ
るとともに一層高い信頼性を保持することができる。
ばファイル管理領域の一部の重要データ等、メモリ手段
に記憶されるデータのうちの一部分とすることにより、
重複記憶領域となるブロック数を少なくすることができ
るとともに一層高い信頼性を保持することができる。
【図１】本発明に係る不揮発性半導体メモリ装置の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】本実施例においてメモリ部上の第１のメモリマ
ップ例を示す図である。
ップ例を示す図である。
【図３】本実施例においてメモリ部上の第２のメモリマ
ップ例を示す図である。
ップ例を示す図である。
【図４】本実施例においてメモリ部上の第３のメモリマ
ップ例を示す図である。
ップ例を示す図である。
【図５】従来例におけるメモリ部上のメモリマップを示
す図である。
す図である。
１，２，３，４ ＮＡＮＤブロック １０ メモリ部（メモリ手段） ２０ コントローラ部（制御手段）
Claims (1)
- 【請求項１】 複数個のページから構成されるブロック
に分割されたメモリセルアレイを備え、不揮発性メモリ
機能を有するメモリ手段と、同一内容のデータを前記メ
モリ手段の複数箇所に重複して記憶させる不揮発性半導
体メモリ装置において、当該各データの記憶される領域
が同一の前記ブロックを共有することがないように制御
する制御手段とを有することを特徴とする不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7792792A JPH05282888A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7792792A JPH05282888A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282888A true JPH05282888A (ja) | 1993-10-29 |
Family
ID=13647724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7792792A Pending JPH05282888A (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282888A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235028A (ja) * | 2004-02-23 | 2005-09-02 | Sony Corp | 情報処理装置及び情報処理方法、並びにコンピュータ・プログラム |
| US8527733B2 (en) | 2010-12-15 | 2013-09-03 | Kabushiki Kaisha Toshiba | Memory system |
-
1992
- 1992-03-31 JP JP7792792A patent/JPH05282888A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235028A (ja) * | 2004-02-23 | 2005-09-02 | Sony Corp | 情報処理装置及び情報処理方法、並びにコンピュータ・プログラム |
| US8756384B2 (en) | 2004-02-23 | 2014-06-17 | Sony Corporation | Information processing device and information processing method for data recovery after failure |
| US8527733B2 (en) | 2010-12-15 | 2013-09-03 | Kabushiki Kaisha Toshiba | Memory system |
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